JP2000341260A - クロック位相同期回路及びその位相同期方法 - Google Patents
クロック位相同期回路及びその位相同期方法Info
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- JP2000341260A JP2000341260A JP11146876A JP14687699A JP2000341260A JP 2000341260 A JP2000341260 A JP 2000341260A JP 11146876 A JP11146876 A JP 11146876A JP 14687699 A JP14687699 A JP 14687699A JP 2000341260 A JP2000341260 A JP 2000341260A
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Abstract
(57)【要約】
【課題】 入力信号の位相と網同期回路内の自走クロッ
ク信号との位相合わせ込みを不要とする。 【解決手段】 周波数カウント部１１は、入力信号１５
のＮ倍の自走クロック信号１４とロードパルス信号１７
とを入力し、分周パルス信号１８，１９およびパルスカ
ウント値２１を出力する。立ち上がりエッジ検出部１２
は、入力信号１５と自走クロック信号１４とを入力し、
検出パルス信号２０を出力する。ロードパルス生成部１
３は、分周パルス信号１８，１９およびパルスカウント
値２１と検出パルス信号２０とを入力し、出力クロック
信号１６とロードパルス信号１７とを出力する。
ク信号との位相合わせ込みを不要とする。 【解決手段】 周波数カウント部１１は、入力信号１５
のＮ倍の自走クロック信号１４とロードパルス信号１７
とを入力し、分周パルス信号１８，１９およびパルスカ
ウント値２１を出力する。立ち上がりエッジ検出部１２
は、入力信号１５と自走クロック信号１４とを入力し、
検出パルス信号２０を出力する。ロードパルス生成部１
３は、分周パルス信号１８，１９およびパルスカウント
値２１と検出パルス信号２０とを入力し、出力クロック
信号１６とロードパルス信号１７とを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック位相同期
回路に関し、特に周波数カウンタを使用して入力信号の
位相に合わせ込みを行うクロック位相同期回路に関す
る。
回路に関し、特に周波数カウンタを使用して入力信号の
位相に合わせ込みを行うクロック位相同期回路に関す
る。
【０００２】
【従来の技術】伝送装置の網同期回路においては一般
に、伝送路から入力される受信データより抽出した従属
クロックを入力信号とし、該入力信号の位相に網同期回
路内の自走クロックの位相を同期させるために、位相同
期ループ（Phase-Locked Loop；ＰＬＬ）を用いたデジ
タル回路が使用されている。
に、伝送路から入力される受信データより抽出した従属
クロックを入力信号とし、該入力信号の位相に網同期回
路内の自走クロックの位相を同期させるために、位相同
期ループ（Phase-Locked Loop；ＰＬＬ）を用いたデジ
タル回路が使用されている。
【０００３】図６は、従来のクロック位相同期回路を示
すブロック図である。図６を参照すると、従来のクロッ
ク位相同期回路は位相比較器１と，ループフィルタ２
と，電圧制御発振器３と，分周器４とにより構成され、
外部入力の基準周波数５と電圧制御発振器３の出力周波
数６との位相差を誤差電圧として電圧制御発振器３の発
振周波数を制御することにより、基準周波数５と出力周
波数６とが同一周波数，同一位相になるよう動作する。
すブロック図である。図６を参照すると、従来のクロッ
ク位相同期回路は位相比較器１と，ループフィルタ２
と，電圧制御発振器３と，分周器４とにより構成され、
外部入力の基準周波数５と電圧制御発振器３の出力周波
数６との位相差を誤差電圧として電圧制御発振器３の発
振周波数を制御することにより、基準周波数５と出力周
波数６とが同一周波数，同一位相になるよう動作する。
【０００４】
【発明が解決しようとする課題】上述した従来のクロッ
ク位相同期回路は、電圧制御発振器の発振周波数を入力
信号の周波数に対して常に一定に保つよう周波数制御さ
れる負帰還回路であり、さらに、出力信号の位相を入力
信号の位相に合わせ込むためにアクティブループフィル
タを使用し、該アクティブループフィルタ内の可変抵抗
器による実機での合わせ込みの作業を必要とする欠点を
有している。
ク位相同期回路は、電圧制御発振器の発振周波数を入力
信号の周波数に対して常に一定に保つよう周波数制御さ
れる負帰還回路であり、さらに、出力信号の位相を入力
信号の位相に合わせ込むためにアクティブループフィル
タを使用し、該アクティブループフィルタ内の可変抵抗
器による実機での合わせ込みの作業を必要とする欠点を
有している。
【０００５】本発明の目的は、入力信号のＮ倍の自走ク
ロックをディジタル的に分周する周波数カウンタ部を用
いて、位相の合わせ込み作業を不要とするクロック位相
同期回路を提供することにある。
ロックをディジタル的に分周する周波数カウンタ部を用
いて、位相の合わせ込み作業を不要とするクロック位相
同期回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のクロック位相同
期回路は、入力信号のＮ倍（Ｎは偶数倍の整数）の自走
クロック信号を入力し、ロードパルス信号の立ち上がり
をカウント初期値として分周パルス信号とパルスカウン
ト値とを生成する周波数カウンタ部と、前記入力信号の
立ち上がりエッジを前記自走クロック信号により検出し
て検出パルス信号を生成する立ち上がりエッジ検出部
と、前記検出パルス信号と前記分周パルス信号とを入力
し出力クロック信号と前記ロードパルス信号とを生成す
るロードパルス生成部とを備えたことを特徴としてい
る。
期回路は、入力信号のＮ倍（Ｎは偶数倍の整数）の自走
クロック信号を入力し、ロードパルス信号の立ち上がり
をカウント初期値として分周パルス信号とパルスカウン
ト値とを生成する周波数カウンタ部と、前記入力信号の
立ち上がりエッジを前記自走クロック信号により検出し
て検出パルス信号を生成する立ち上がりエッジ検出部
と、前記検出パルス信号と前記分周パルス信号とを入力
し出力クロック信号と前記ロードパルス信号とを生成す
るロードパルス生成部とを備えたことを特徴としてい
る。
【０００７】また、前記周波数カウンタ部が、前記自走
クロック信号をＮ分周し、前記ロードパルス信号の立ち
上がりをカウント初期値として前記自走クロック信号の
パルスカウントを始め、０から（Ｎ／２−３）の区間を
ハイレベルとする第１の分周パルス信号と、（Ｎ／２＋
３）から（Ｎ−１）の区間をハイレベルとする第２の分
周パルス信号と、前記自走クロック信号の０から（Ｎ−
１）のクロックをカウントするパルスカウント値とを生
成することを特徴としている。
クロック信号をＮ分周し、前記ロードパルス信号の立ち
上がりをカウント初期値として前記自走クロック信号の
パルスカウントを始め、０から（Ｎ／２−３）の区間を
ハイレベルとする第１の分周パルス信号と、（Ｎ／２＋
３）から（Ｎ−１）の区間をハイレベルとする第２の分
周パルス信号と、前記自走クロック信号の０から（Ｎ−
１）のクロックをカウントするパルスカウント値とを生
成することを特徴としている。
【０００８】また、前記立ち上がりエッジ検出部が、前
記入力信号が立ち上がるエッジを前記自走クロック信号
により検出し、検出直後の前記自走クロック信号の１ク
ロック分をハイレベルとする検出パルス信号を生成する
ことを特徴としている。
記入力信号が立ち上がるエッジを前記自走クロック信号
により検出し、検出直後の前記自走クロック信号の１ク
ロック分をハイレベルとする検出パルス信号を生成する
ことを特徴としている。
【０００９】さらに、前記ロードパルス生成部が、前記
パルスカウント値が０から（Ｎ／２−３）の区間に前記
検出パルス信号が検出されたときに、パルスカウント値
（Ｎ−２）を選択して前記入力信号の周期毎に前記自走
クロック信号の１クロック分前にシフトした前記ロード
パルス信号を生成し、前記パルスカウント値が（Ｎ／２
−２）から（Ｎ／２＋２）の区間に前記検出パルス信号
が検出されたときに、パルスカウント値（Ｎ−１）を選
択して前記ロードパルス信号を生成し、前記パルスカウ
ント値が（Ｎ／２＋３）から（Ｎ−１）の区間に前記検
出パルス信号が検出されたときに、パルスカウント値
（Ｎ）として次のカウント周期の（０）を選択して前記
入力信号の周期毎に前記自走クロック信号の１クロック
分後にシフトした前記ロードパルス信号を生成すること
を特徴としている。
パルスカウント値が０から（Ｎ／２−３）の区間に前記
検出パルス信号が検出されたときに、パルスカウント値
（Ｎ−２）を選択して前記入力信号の周期毎に前記自走
クロック信号の１クロック分前にシフトした前記ロード
パルス信号を生成し、前記パルスカウント値が（Ｎ／２
−２）から（Ｎ／２＋２）の区間に前記検出パルス信号
が検出されたときに、パルスカウント値（Ｎ−１）を選
択して前記ロードパルス信号を生成し、前記パルスカウ
ント値が（Ｎ／２＋３）から（Ｎ−１）の区間に前記検
出パルス信号が検出されたときに、パルスカウント値
（Ｎ）として次のカウント周期の（０）を選択して前記
入力信号の周期毎に前記自走クロック信号の１クロック
分後にシフトした前記ロードパルス信号を生成すること
を特徴としている。
【００１０】また、入力信号のＮ倍（Ｎは偶数倍の整
数）の自走クロック信号を入力し、ロードパルス信号の
立ち上がりをカウント初期値として分周パルス信号とパ
ルスカウント値とを生成し、前記入力信号の立ち上がり
エッジを前記自走クロック信号により検出して検出パル
ス信号を生成し、前記検出パルス信号と前記分周パルス
信号とを入力し出力クロック信号と前記ロードパルス信
号とを生成する方法を特徴としている。
数）の自走クロック信号を入力し、ロードパルス信号の
立ち上がりをカウント初期値として分周パルス信号とパ
ルスカウント値とを生成し、前記入力信号の立ち上がり
エッジを前記自走クロック信号により検出して検出パル
ス信号を生成し、前記検出パルス信号と前記分周パルス
信号とを入力し出力クロック信号と前記ロードパルス信
号とを生成する方法を特徴としている。
【００１１】さらに、前記自走クロック信号をＮ分周
し、前記ロードパルス信号の立ち上がりをカウント初期
値として前記自走クロック信号のパルスカウントを始
め、０から（Ｎ／２−３）の区間をハイレベルとする第
１の分周パルス信号と、（Ｎ／２＋３）から（Ｎ−１）
の区間をハイレベルとする第２の分周パルス信号と、前
記自走クロック信号の０から（Ｎ−１）のクロックをカ
ウントするパルスカウント値とを生成し、前記入力信号
が立ち上がるエッジを前記自走クロックにより検出し、
検出直後の前記自走クロック信号の１クロック分をハイ
レベルとする検出パルス信号を生成し、前記パルスカウ
ント値が０から（Ｎ／２−３）の区間に前記検出パルス
信号が検出されたときに、パルスカウント値（Ｎ−２）
を選択して前記入力信号の周期毎に前記自走クロック信
号の１クロック分前にシフトした前記ロードパルス信号
を生成し、前記パルスカウント値が（Ｎ／２−２）から
（Ｎ／２＋２）の区間に前記検出パルス信号が検出され
たときに、パルスカウント値（Ｎ−１）を選択して前記
ロードパルス信号を生成し、前記パルスカウント値が
（Ｎ／２＋３）から（Ｎ−１）の区間に前記検出パルス
信号が検出されたときに、パルスカウント値（Ｎ）とし
て次のカウント周期の（０）を選択して前記入力信号の
周期毎に前記自走クロック信号の１クロック分後にシフ
トした前記ロードパルス信号を生成する方法を特徴とし
ている。
し、前記ロードパルス信号の立ち上がりをカウント初期
値として前記自走クロック信号のパルスカウントを始
め、０から（Ｎ／２−３）の区間をハイレベルとする第
１の分周パルス信号と、（Ｎ／２＋３）から（Ｎ−１）
の区間をハイレベルとする第２の分周パルス信号と、前
記自走クロック信号の０から（Ｎ−１）のクロックをカ
ウントするパルスカウント値とを生成し、前記入力信号
が立ち上がるエッジを前記自走クロックにより検出し、
検出直後の前記自走クロック信号の１クロック分をハイ
レベルとする検出パルス信号を生成し、前記パルスカウ
ント値が０から（Ｎ／２−３）の区間に前記検出パルス
信号が検出されたときに、パルスカウント値（Ｎ−２）
を選択して前記入力信号の周期毎に前記自走クロック信
号の１クロック分前にシフトした前記ロードパルス信号
を生成し、前記パルスカウント値が（Ｎ／２−２）から
（Ｎ／２＋２）の区間に前記検出パルス信号が検出され
たときに、パルスカウント値（Ｎ−１）を選択して前記
ロードパルス信号を生成し、前記パルスカウント値が
（Ｎ／２＋３）から（Ｎ−１）の区間に前記検出パルス
信号が検出されたときに、パルスカウント値（Ｎ）とし
て次のカウント周期の（０）を選択して前記入力信号の
周期毎に前記自走クロック信号の１クロック分後にシフ
トした前記ロードパルス信号を生成する方法を特徴とし
ている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明のクロック位
相同期回路の一つの実施の形態を示すブロック図であ
る。
て図面を参照して説明する。図１は本発明のクロック位
相同期回路の一つの実施の形態を示すブロック図であ
る。
【００１３】図１に示す本実施の形態は、入力信号１５
のＮ倍の自走クロック信号１４を入力し分周パルス信号
（Ｌ１）１８，（Ｌ２）１９およびパルスカウント値２
１を出力する周波数カウンタ部１１と、入力信号１５の
立ち上がりエッジを自走クロック信号１４により検出す
る立ち上がりエッジ検出部１２と、立ち上がりエッジ検
出部１２からの検出パルス信号（Ｅ１）２０と、周波数
カウンタ部１１からの分周出力（Ｌ１）１８，（Ｌ２）
１９および２１とを入力して出力クロック信号１６と周
波数カウンタ部１１のカウント初期値を与えるロードパ
ルス信号１７を生成するロードパルス生成部１３とから
構成される。
のＮ倍の自走クロック信号１４を入力し分周パルス信号
（Ｌ１）１８，（Ｌ２）１９およびパルスカウント値２
１を出力する周波数カウンタ部１１と、入力信号１５の
立ち上がりエッジを自走クロック信号１４により検出す
る立ち上がりエッジ検出部１２と、立ち上がりエッジ検
出部１２からの検出パルス信号（Ｅ１）２０と、周波数
カウンタ部１１からの分周出力（Ｌ１）１８，（Ｌ２）
１９および２１とを入力して出力クロック信号１６と周
波数カウンタ部１１のカウント初期値を与えるロードパ
ルス信号１７を生成するロードパルス生成部１３とから
構成される。
【００１４】出力クロック信号１６の位相合わせ込み動
作は、入力信号１５の立ち上がりエッジが自走クロック
のカウント値の一定範囲内となるようにロードパルス信
号１７を１／Ｎクロックずつシフトすることにより、自
動的に行われる。
作は、入力信号１５の立ち上がりエッジが自走クロック
のカウント値の一定範囲内となるようにロードパルス信
号１７を１／Ｎクロックずつシフトすることにより、自
動的に行われる。
【００１５】図２は図１に示す周波数カウンタ部の動作
を示すタイムチャート、図３は図１に示す立ち上がりエ
ッジ検出部の動作を示すタイムチャート、図４は図１に
示すロードパルス生成部の動作を示すタイムチャートで
ある。
を示すタイムチャート、図３は図１に示す立ち上がりエ
ッジ検出部の動作を示すタイムチャート、図４は図１に
示すロードパルス生成部の動作を示すタイムチャートで
ある。
【００１６】次に、図１，図２，図３および図４を参照
して、本実施の形態の動作をより詳細に説明する。
して、本実施の形態の動作をより詳細に説明する。
【００１７】周波数カウンタ部１１では、自走クロック
信号１４とロードパルス信号１７とを入力とし、ロード
パルス信号１７の立ち上がりエッジをカウント初期値と
し生成した分周パルス信号（Ｌ１）１８，（Ｌ２）１９
およびＮ個のパルスカウント値２１［０から（Ｎ−
１）］を出力する。
信号１４とロードパルス信号１７とを入力とし、ロード
パルス信号１７の立ち上がりエッジをカウント初期値と
し生成した分周パルス信号（Ｌ１）１８，（Ｌ２）１９
およびＮ個のパルスカウント値２１［０から（Ｎ−
１）］を出力する。
【００１８】立ち上がりエッジ検出部１２では、入力信
号１５と自走クロック信号１４とを入力とし、入力信号
１５の”Ｌ”（Ｌｏｗレベル）から”Ｈ”（Ｈｉｇｈレ
ベル）への変化点を自走クロック信号１４により検出し
て検出パルス信号（Ｅ１）２０を出力する。
号１５と自走クロック信号１４とを入力とし、入力信号
１５の”Ｌ”（Ｌｏｗレベル）から”Ｈ”（Ｈｉｇｈレ
ベル）への変化点を自走クロック信号１４により検出し
て検出パルス信号（Ｅ１）２０を出力する。
【００１９】ロードパルス生成部１３では、周波数カウ
ンタ部１１から出力される分周パルス信号（Ｌ１）１
８，（Ｌ２）１９およびパルスカウント値２１［０から
（Ｎ−１）］と、立ち上がりエッジ検出部１２から出力
された検出パルス信号（Ｅ１）２０とを入力とし、出力
クロック信号１６とロードパルス信号１７とを出力す
る。
ンタ部１１から出力される分周パルス信号（Ｌ１）１
８，（Ｌ２）１９およびパルスカウント値２１［０から
（Ｎ−１）］と、立ち上がりエッジ検出部１２から出力
された検出パルス信号（Ｅ１）２０とを入力とし、出力
クロック信号１６とロードパルス信号１７とを出力す
る。
【００２０】ここで、入力信号１５と自走クロック信号
１４とのクロック比率は１：Ｎである。
１４とのクロック比率は１：Ｎである。
【００２１】周波数カウンタ部１１は、図２に示すよう
に、ロードパルス信号１７の立ち上がりを初期値として
自走クロック信号１４のパルスカウントを始め、カウン
トパルスのパルスカウント値２１［０から（Ｎ−１）］
と、パルスカウント値２１が０から（Ｎ／２−３）の区
間を”Ｈ”とする分周パルス信号（Ｌ１）１８と、パル
スカウント値２１が（Ｎ／２＋３）から（Ｎ−１）の区
間を”Ｈ”とする分周パルス信号（Ｌ２）１９と、を出
力する。
に、ロードパルス信号１７の立ち上がりを初期値として
自走クロック信号１４のパルスカウントを始め、カウン
トパルスのパルスカウント値２１［０から（Ｎ−１）］
と、パルスカウント値２１が０から（Ｎ／２−３）の区
間を”Ｈ”とする分周パルス信号（Ｌ１）１８と、パル
スカウント値２１が（Ｎ／２＋３）から（Ｎ−１）の区
間を”Ｈ”とする分周パルス信号（Ｌ２）１９と、を出
力する。
【００２２】立ち上がりエッジ検出部１２では、図３に
示すように、入力信号１５が”Ｌ”から”Ｈ”へ立ち上
がるエッジを自走クロック信号１４により検出し、自走
クロック信号１４の検出直後の１クロック分を”Ｈ”と
する検出パルス信号（Ｅ１）２０を出力する。
示すように、入力信号１５が”Ｌ”から”Ｈ”へ立ち上
がるエッジを自走クロック信号１４により検出し、自走
クロック信号１４の検出直後の１クロック分を”Ｈ”と
する検出パルス信号（Ｅ１）２０を出力する。
【００２３】ロードパルス生成部１３では、図４に示す
ように、分周パルス信号（Ｌ１）１８が”Ｈ”となるパ
ルスカウント値２１の０から（Ｎ／２−３）の区間に検
出パルス信号２０の”Ｈ”が検出されたとき、パルスカ
ウント値２１のカウント値（Ｎ−２）を選択しカウント
値（Ｎ−２）の１クロック分を”Ｌ”とするロードパル
ス信号１７を出力する。また、分周パルス信号（Ｌ２）
１９が”Ｈ”となるパルスカウント値２１のカウント値
（Ｎ／２＋３）から（Ｎ−１）の区間に検出パルス信号
２０の”Ｈ”が検出されたとき、パルスカウント値２１
のカウント値（Ｎ）として次のカウント周期のカウント
値（０）を選択しカウント値（０）の１クロック分を”
Ｌ”とするロードパルス信号１７を出力する。さらに、
分周パルス信号（Ｌ１）１８および分周パルス信号（Ｌ
２）１９がどちらも、”Ｌ”となるパルスカウント値２
１の（Ｎ／２−２）から（Ｎ／２＋２）の区間に検出パ
ルス信号（Ｅ１）２０の”Ｈ”が検出されたとき、パル
スカウント値２１のカウント値（Ｎ−１）を選択しカウ
ント値（Ｎ−１）の１クロック分を”Ｌ”とするロード
パルス信号１７を出力する。
ように、分周パルス信号（Ｌ１）１８が”Ｈ”となるパ
ルスカウント値２１の０から（Ｎ／２−３）の区間に検
出パルス信号２０の”Ｈ”が検出されたとき、パルスカ
ウント値２１のカウント値（Ｎ−２）を選択しカウント
値（Ｎ−２）の１クロック分を”Ｌ”とするロードパル
ス信号１７を出力する。また、分周パルス信号（Ｌ２）
１９が”Ｈ”となるパルスカウント値２１のカウント値
（Ｎ／２＋３）から（Ｎ−１）の区間に検出パルス信号
２０の”Ｈ”が検出されたとき、パルスカウント値２１
のカウント値（Ｎ）として次のカウント周期のカウント
値（０）を選択しカウント値（０）の１クロック分を”
Ｌ”とするロードパルス信号１７を出力する。さらに、
分周パルス信号（Ｌ１）１８および分周パルス信号（Ｌ
２）１９がどちらも、”Ｌ”となるパルスカウント値２
１の（Ｎ／２−２）から（Ｎ／２＋２）の区間に検出パ
ルス信号（Ｅ１）２０の”Ｈ”が検出されたとき、パル
スカウント値２１のカウント値（Ｎ−１）を選択しカウ
ント値（Ｎ−１）の１クロック分を”Ｌ”とするロード
パルス信号１７を出力する。
【００２４】図５は、図１の各部動作をケース別に示す
タイムチャートである。
タイムチャートである。
【００２５】上述の通り、３つの動作ケースがあり、こ
れら３つのケースについての動作を図５を用いて次に示
す。
れら３つのケースについての動作を図５を用いて次に示
す。
【００２６】ケース１は、通常のロード位置であり、分
周パルス信号（Ｌ１）１８及び分周パルス信号（Ｌ２）
１９がどちらも、”Ｌ”となるパルスカウント値２１の
カウント値（Ｎ／２−２）から（Ｎ／２＋２）の区間
に、入力信号１５の立ち上がりを示す自走クロック信号
１４の１クロック分を”Ｈ”とする検出パルス信号（Ｅ
１）２０が検出されたとき、ロードパルス信号１７はパ
ルスカウント値２１のカウント値（Ｎ−１）を選択す
る。
周パルス信号（Ｌ１）１８及び分周パルス信号（Ｌ２）
１９がどちらも、”Ｌ”となるパルスカウント値２１の
カウント値（Ｎ／２−２）から（Ｎ／２＋２）の区間
に、入力信号１５の立ち上がりを示す自走クロック信号
１４の１クロック分を”Ｈ”とする検出パルス信号（Ｅ
１）２０が検出されたとき、ロードパルス信号１７はパ
ルスカウント値２１のカウント値（Ｎ−１）を選択す
る。
【００２７】ケース２では、分周パルス信号（Ｌ１）１
８が”Ｈ”となるパルスカウント値２１のカウント値が
０から（Ｎ／２−３）の区間に、入力信号１５の立ち上
がりを示す自走クロック信号１４の１クロック分を”
Ｈ”とする検出パルス信号（Ｅ１）２０が検出されたと
きに、ケース１の通常のロード位置より自走クロック信
号１４の１クロック分前にシフトした、パルスカウント
値２１のカウント値（Ｎ−２）を選択し、入力信号１５
の周期毎に自走クロック信号１４の１クロック分前にシ
フトすることにより、ケース１の通常のロード位置にな
るまで継続する。
８が”Ｈ”となるパルスカウント値２１のカウント値が
０から（Ｎ／２−３）の区間に、入力信号１５の立ち上
がりを示す自走クロック信号１４の１クロック分を”
Ｈ”とする検出パルス信号（Ｅ１）２０が検出されたと
きに、ケース１の通常のロード位置より自走クロック信
号１４の１クロック分前にシフトした、パルスカウント
値２１のカウント値（Ｎ−２）を選択し、入力信号１５
の周期毎に自走クロック信号１４の１クロック分前にシ
フトすることにより、ケース１の通常のロード位置にな
るまで継続する。
【００２８】また、ケース３では、分周パルス信号（Ｌ
２）１９が”Ｈ”となるパルスカウント値２１のカウン
ト値が（Ｎ／２＋３）から（Ｎ−１）の区間に、入力信
号１５の立ち上がりを示す自走クロック信号１４の１ク
ロック分を”Ｈ”とする検出パルス信号（Ｅ１）２０が
検出されたときに、ケース１の通常のロード位置より自
走クロック信号１４の１クロック分後にシフトした、パ
ルスカウント値２１のカウント値（Ｎ）として次のカウ
ント周期のカウント値（０）を選択し、入力信号１５の
周期毎に自走クロック信号１４の１クロック分後にシフ
トすることにより、ケース１の通常のロード位置になる
まで継続する。
２）１９が”Ｈ”となるパルスカウント値２１のカウン
ト値が（Ｎ／２＋３）から（Ｎ−１）の区間に、入力信
号１５の立ち上がりを示す自走クロック信号１４の１ク
ロック分を”Ｈ”とする検出パルス信号（Ｅ１）２０が
検出されたときに、ケース１の通常のロード位置より自
走クロック信号１４の１クロック分後にシフトした、パ
ルスカウント値２１のカウント値（Ｎ）として次のカウ
ント周期のカウント値（０）を選択し、入力信号１５の
周期毎に自走クロック信号１４の１クロック分後にシフ
トすることにより、ケース１の通常のロード位置になる
まで継続する。
【００２９】以上の方法により、入力信号１５の位相に
自走クロック信号としての自走クロック信号１６の位相
を合わせ込むことが可能となる。
自走クロック信号としての自走クロック信号１６の位相
を合わせ込むことが可能となる。
【００３０】
【発明の効果】以上説明したように、本クロック位相同
期回路は、入力信号の位相と自走クロック信号との位相
合わせ込みを周波数カウンタを用いて実現できるので、
アクティブループフィルタ内の可変抵抗器による実機で
の合わせ込み作業を不要にできるという効果を有してい
る。
期回路は、入力信号の位相と自走クロック信号との位相
合わせ込みを周波数カウンタを用いて実現できるので、
アクティブループフィルタ内の可変抵抗器による実機で
の合わせ込み作業を不要にできるという効果を有してい
る。
【図１】本発明のクロック位相同期回路の一つの実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】図１に示す周波数カウンタ部の動作を示すタイ
ムチャートである。
ムチャートである。
【図３】図１に示す立ち上がりエッジ検出部の動作を示
すタイムチャートである。
すタイムチャートである。
【図４】図１に示すロードパルス生成部の動作を示すタ
イムチャートである。
イムチャートである。
【図５】図１の各部動作をケース別に示すタイムチャー
トである。
トである。
【図６】従来のクロック位相同期回路を示すブロック図
である。
である。
１ 位相比較器 ２ ループフィルタ ３ 電圧制御発振器 ４ 分周器 ５ 基準周波数 ６ 出力周波数 １１ 周波数カウンタ部 １２ 立ち上がりエッジ検出部 １３ ロードパルス生成部 １４ 自走クロック信号 １５ 入力信号 １６ 出力クロック信号 １７ ロードパルス信号 １８，１９ 分周パルス信号 ２０ 検出パルス信号 ２１ パルスカウント値
Claims (6)
- 【請求項１】 入力信号のＮ倍（Ｎは偶数倍の整数）の
自走クロック信号を入力し、ロードパルス信号の立ち上
がりをカウント初期値として分周パルス信号とパルスカ
ウント値とを生成する周波数カウンタ部と、前記入力信
号の立ち上がりエッジを前記自走クロック信号により検
出して検出パルス信号を生成する立ち上がりエッジ検出
部と、前記検出パルス信号と前記分周パルス信号とを入
力し出力クロック信号と前記ロードパルス信号とを生成
するロードパルス生成部とを備えたことを特徴とするク
ロック位相同期回路。 - 【請求項２】 前記周波数カウンタ部が、前記自走クロ
ック信号をＮ分周し、前記ロードパルス信号の立ち上が
りをカウント初期値として前記自走クロック信号のパル
スカウントを始め、０から（Ｎ／２−３）の区間をハイ
レベルとする第１の分周パルス信号と、（Ｎ／２＋３）
から（Ｎ−１）の区間をハイレベルとする第２の分周パ
ルス信号と、前記自走クロック信号の０から（Ｎ−１）
のクロックをカウントするパルスカウント値とを生成す
ることを特徴とする請求項１記載のクロック位相同期回
路。 - 【請求項３】 前記立ち上がりエッジ検出部が、前記入
力信号が立ち上がるエッジを前記自走クロック信号によ
り検出し、検出直後の前記自走クロック信号の１クロッ
ク分をハイレベルとする検出パルス信号を生成すること
を特徴とする請求項１又は請求項２記載のクロック位相
同期回路。 - 【請求項４】 前記ロードパルス生成部が、前記パルス
カウント値が０から（Ｎ／２−３）の区間に前記検出パ
ルス信号が検出されたときに、パルスカウント値（Ｎ−
２）を選択して前記入力信号の周期毎に前記自走クロッ
ク信号の１クロック分前にシフトした前記ロードパルス
信号を生成し、前記パルスカウント値が（Ｎ／２−２）
から（Ｎ／２＋２）の区間に前記検出パルス信号が検出
されたときに、パルスカウント値（Ｎ−１）を選択して
前記ロードパルス信号を生成し、前記パルスカウント値
が（Ｎ／２＋３）から（Ｎ−１）の区間に前記検出パル
ス信号が検出されたときに、パルスカウント値（Ｎ）と
して次のカウント周期の（０）を選択して前記入力信号
の周期毎に前記自走クロック信号の１クロック分後にシ
フトした前記ロードパルス信号を生成することを特徴と
する請求項１，２又は３記載のクロック位相同期回路。 - 【請求項５】 入力信号のＮ倍（Ｎは偶数倍の整数）の
自走クロック信号を入力し、ロードパルス信号の立ち上
がりをカウント初期値として分周パルス信号とパルスカ
ウント値とを生成し、前記入力信号の立ち上がりエッジ
を前記自走クロック信号により検出して検出パルス信号
を生成し、前記検出パルス信号と前記分周パルス信号と
を入力し出力クロック信号と前記ロードパルス信号とを
生成することを特徴とする位相同期方法。 - 【請求項６】 前記自走クロック信号をＮ分周し、前記
ロードパルス信号の立ち上がりをカウント初期値として
前記自走クロック信号のパルスカウントを始め、０から
（Ｎ／２−３）の区間をハイレベルとする第１の分周パ
ルス信号と、（Ｎ／２＋３）から（Ｎ−１）の区間をハ
イレベルとする第２の分周パルス信号と、前記自走クロ
ック信号の０から（Ｎ−１）のクロックをカウントする
パルスカウント値とを生成し、前記入力信号が立ち上が
るエッジを前記自走クロックにより検出し、検出直後の
前記自走クロック信号の１クロック分をハイレベルとす
る検出パルス信号を生成し、前記パルスカウント値が０
から（Ｎ／２−３）の区間に前記検出パルス信号が検出
されたときに、パルスカウント値（Ｎ−２）を選択して
前記入力信号の周期毎に前記自走クロック信号の１クロ
ック分前にシフトした前記ロードパルス信号を生成し、
前記パルスカウント値が（Ｎ／２−２）から（Ｎ／２＋
２）の区間に前記検出パルス信号が検出されたときに、
パルスカウント値（Ｎ−１）を選択して前記ロードパル
ス信号を生成し、前記パルスカウント値が（Ｎ／２＋
３）から（Ｎ−１）の区間に前記検出パルス信号が検出
されたときに、パルスカウント値（Ｎ）として次のカウ
ント周期の（０）を選択して前記入力信号の周期毎に前
記自走クロック信号の１クロック分後にシフトした前記
ロードパルス信号を生成することを特徴とする請求項５
記載の位相同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146876A JP2000341260A (ja) | 1999-05-26 | 1999-05-26 | クロック位相同期回路及びその位相同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146876A JP2000341260A (ja) | 1999-05-26 | 1999-05-26 | クロック位相同期回路及びその位相同期方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000341260A true JP2000341260A (ja) | 2000-12-08 |
Family
ID=15417575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11146876A Pending JP2000341260A (ja) | 1999-05-26 | 1999-05-26 | クロック位相同期回路及びその位相同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000341260A (ja) |
-
1999
- 1999-05-26 JP JP11146876A patent/JP2000341260A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020813 |