KR950019570A - 프레임 위상 정렬기 - Google Patents

프레임 위상 정렬기 Download PDF

Info

Publication number
KR950019570A
KR950019570A KR1019930028932A KR930028932A KR950019570A KR 950019570 A KR950019570 A KR 950019570A KR 1019930028932 A KR1019930028932 A KR 1019930028932A KR 930028932 A KR930028932 A KR 930028932A KR 950019570 A KR950019570 A KR 950019570A
Authority
KR
South Korea
Prior art keywords
clock
data
frame
input
signal
Prior art date
Application number
KR1019930028932A
Other languages
English (en)
Other versions
KR960009536B1 (en
Inventor
이상훈
고정훈
이태희
심창섭
Original Assignee
양승택
재단법인 한국전자통신연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 재단법인 한국전자통신연구소 filed Critical 양승택
Priority to KR93028932A priority Critical patent/KR960009536B1/ko
Priority to US08/360,032 priority patent/US5546401A/en
Priority to FR9415427A priority patent/FR2714240B1/fr
Publication of KR950019570A publication Critical patent/KR950019570A/ko
Application granted granted Critical
Publication of KR960009536B1 publication Critical patent/KR960009536B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 프레임 위상 정렬기에 관한 것으로, 프레임 위상 정렬기의 구성은 입력되는 데이터(data)들을 시스템 설정 환경에 따라 선택하는 단순 2:1 선택부와 선택된 데이터들을 낮은 속도의 데이터들로 변환시키기 위해 조절 신호들을 발생시키는 조절 신호 발생부와 선택된 데이터가 낮은 속도의 데이터로 변환되어 저장되는 데이터 역다중화부, 기준 클럭과 기준 프레임 펄스에 의해 출력되는 데이터를 프레임 및 비트 동기 시키기 위한 기준 신호 발생부, 낮은 속도로 역다중화된 데이터를 기준 클럭과 기준 프레임 펄스에 동기 시켜 출력시키는 데이터 다중화부 및 시스템 구성을 바꾸거나 감시하기 위한 선택 신호 발생부로 구성된다.

Description

프레임 위상 정렬기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 프레임 위상 정렬기를 적용한 디지탈 전송 시스템의 구성도.

Claims (7)

  1. 디지탈 전송 장치의 다중화부에서 입력되는 신호 및 프레임 동기 신호들 간에 시간적 편차가 존재하여 이를 정확하게 리타이밍 하여 동기 출력할 수 없는 경우 이를 기준 프레임 동기 신호와 기준 리타이밍 동기 클럭에 재동기 시키기 위하여 입력 데이터, 입력 클럭, 입력 클럭역, 입력 프레임 싱크 신호들을 선택하는 단순 2:1 선택수단(8); 상기 단순 2:1 선택수단(8)으로부터 선택된 입력 데이터를 낮은 속도의 데이터로 역다중화 시키는 역다중화수단(10); 상기 단순 2:1 선택수단(8)으로부터 선택 입력된 데이터를 역다중화하기 위한 조절 신호를 발생 시키고 그 위상을 제어하는 조절 신호 발생수단(9); 상기 역다중화수단(10)에 연결되어 위상이 조절된 역다중화 데이터를 기준 프레임 동기 신호와 기준 클럭에 동기 시켜 다시 다중화 출력 시키는 다중화수단(12); 상기 다중화수단(12)에서 입력된 역다중 데이터를 동기 출력시키기 위해서 기준 프레임 동기신호와 기준 동기 클럭들을 제공하는 기준 신호 발생수단(11); 상기 단순 2:1 선택수단(8)에 연결되어 시스템 구성의 변경 및 감시를 위해서 입력되는 데이터, 클럭, 클럭역 및 프레임 싱크 신호를 선택하거나 구성 상태를 감시하는 선택 신호 발생수단(28); 을 구비하는 것을 특징으로 하는 프레임 위상 정렬기.
  2. 제1항에 있어서, 상기 단순 2:1 선택수단(8)은, 4개의 2:1 멀티플렉서(multiplexer)의 선택 단자가 공통으로 연결되어 입력 데이터, 클럭, 클럭역, 프레임 싱크 신호를 동시에 선택하도록 구성한 것을 특징으로 하는 프레임 위상 정렬기.
  3. 제1항에 있어서, 상기 역다중화수단(10)은, 6개의 플립플롭이 직렬로 연결되고 공통 연결된 선택클럭역으로 입력 데이터를 읽어들여 낮은 속도의 병렬 데이터를 만들고 이를 다시 6개의 플립플롭이 병렬로 연결되어 공통 연결된 6분주된 클럭으로 리타이밍시키고 이를 다시 위상이 제어된 시간적 간격이 있는 클럭들에 의해서 5개의 별도의 플립플롭들에 의해서 위상이 제어되고 낮은 속도의 병렬 데이터로 출력시키도록 구성한 것을 특징으로 하는 프레임 위상 정렬기.
  4. 제1항에 있어서, 상기 조절 신호 발생수단(9)은, 3개의 플립플롭이 체인의 형태로 직렬로 연결되고 공통 클럭으로 클럭킹되여 입력 클럭을 6분주 시키는 카운터회로와 이의 출력 조절 신호들을 별도의 3개의 플립플롭을 사용하여 위상이 다른 클럭 신호와 리타이밍 클럭 신호를 만드는 회로와 2개의 플립플롭과 개의 OR-게이트를 직렬로 연결시켜 상기 카운터 회로를 리셀 시키도록 구성한 것을 특징으로 하는 프레임 위상 정렬기.
  5. 제1항에 있어서, 상기 다중화수단(12)은, 6:1 멀티플렉서(multiplexer)와 리타이밍 플립플롭이 직렬로 연결되어 입력되는 병렬 역다중 데이터를 기준 조절 신호에 의해 다중화하고 기준 리타이밍 클럭에 의해 동기 출력시키도록 구성한 것을 특징으로 하는 프레임 위상 정렬기.
  6. 제1항에 있어서, 상기 기준 신호 발생수단(11)은, 3개의 플립플롭이 체인의 형태로 직렬로 연결되고 공통 기준 클럭으로 클럭킹되어 입력 기준 클럭을 6분주시키는 카운터 회로와 11개의 플립플롭과 1개의 NAND게이트로 구성되어 입력 기준 프레임 싱크 신호를 지연시켜 출력시키고 상기 카운터 회로를 리셀시키도록 구성한 것을 특징으로 하는 프레임 위상 정렬기.
  7. 제1항에 있어서, 상기 선택 신호 발생수단(28)은, 1개의 2:4 디코더와 인버터, 48비터 래치, 2개의 OR-게이트 및 1개의 3-상태 버퍼로 구성한 것을 특징으로 하는 프레임 위상 정렬기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93028932A 1993-12-21 1993-12-21 Apparatus for arranging frame phase KR960009536B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR93028932A KR960009536B1 (en) 1993-12-21 1993-12-21 Apparatus for arranging frame phase
US08/360,032 US5546401A (en) 1993-12-21 1994-12-20 Frame phase aligner
FR9415427A FR2714240B1 (fr) 1993-12-21 1994-12-21 Dispositif de compensation de phase de trame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR93028932A KR960009536B1 (en) 1993-12-21 1993-12-21 Apparatus for arranging frame phase

Publications (2)

Publication Number Publication Date
KR950019570A true KR950019570A (ko) 1995-07-24
KR960009536B1 KR960009536B1 (en) 1996-07-20

Family

ID=19372022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR93028932A KR960009536B1 (en) 1993-12-21 1993-12-21 Apparatus for arranging frame phase

Country Status (3)

Country Link
US (1) US5546401A (ko)
KR (1) KR960009536B1 (ko)
FR (1) FR2714240B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE515563C2 (sv) * 1995-01-11 2001-08-27 Ericsson Telefon Ab L M Dataöverföringssystem
US5751724A (en) * 1996-02-23 1998-05-12 Dsc Communications Corporation Demultiplexer for a multi-bitline bus
US20020044548A1 (en) 1996-07-15 2002-04-18 Mark J. Foladare Coupling multiple low data rate lines to effect high data rate communication
US5923671A (en) * 1996-07-22 1999-07-13 At&T Corp Coupling multiple low data rate lines to effect high data rate communication
US5940403A (en) * 1996-11-07 1999-08-17 Adtran, Inc. Quarter-rate 2B1Q ISDN architecture with embedded differential delay compensation for extending range of DDS communications
US6201843B1 (en) * 1999-02-25 2001-03-13 L-3 Communications, Inc. Rapid acquisition dispersive channel receiver integrated circuit
US6721896B1 (en) * 2000-03-31 2004-04-13 Alcatel System and method for converting a selected signal into a timing signal and inserting the phase of the timing signal into a framed signal
US7239254B1 (en) * 2006-03-31 2007-07-03 Intel Corporation Programmable multi-cycle signaling in integrated circuits
US9270397B2 (en) * 2012-10-24 2016-02-23 Cisco Technology, Inc. Cascaded communication of serialized data streams through devices and their resulting operation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4434485A (en) * 1980-11-13 1984-02-28 Rockwell International Corporation Drop and insert channel bank with reduced channel units
US5331641A (en) * 1990-07-27 1994-07-19 Transwitch Corp. Methods and apparatus for retiming and realignment of STS-1 signals into STS-3 type signal
KR930002134B1 (ko) * 1990-10-24 1993-03-26 삼성전자 주식회사 병렬 데이타 전송 처리회로
EP0511836B1 (en) * 1991-05-01 1997-04-16 Motorola, Inc. Broadband digital phase aligner
CA2105268C (en) * 1992-12-28 1999-07-13 Shahrukh S. Merchant Resynchronization of asynchronous transfer mode (atm) switch fabric

Also Published As

Publication number Publication date
US5546401A (en) 1996-08-13
FR2714240B1 (fr) 1998-09-04
KR960009536B1 (en) 1996-07-20
FR2714240A1 (fr) 1995-06-23

Similar Documents

Publication Publication Date Title
US6628679B1 (en) SERDES (serializer/deserializer) time domain multiplexing/demultiplexing technique
KR950019570A (ko) 프레임 위상 정렬기
US6177891B1 (en) Serial-parallel conversion apparatus
CA2114526A1 (en) High-speed time-multiplexed data transmission system
US8325647B2 (en) Time-division multiplexer and signal transmission apparatus
US5528580A (en) Add-drop control apparatus
US5481215A (en) Coherent multiplexer controller
KR100243697B1 (ko) 신호 변환 및 위상 정렬 장치
KR20020020559A (ko) 동기식 광전송 시스템의 프레임 위상정렬 장치
US6801055B1 (en) Data driven clocking
JPH09284246A (ja) デマルチプレクサ
KR930008052B1 (ko) 애드-드롭 전송장비의 데이타 버스 선택회로
JPH09139730A (ja) エラステックストア
KR200192868Y1 (ko) 역다중화 출력값의 지연 제거 회로
KR970004490A (ko) 디지탈 전송시스템의 다중화/역다중화 장치
KR940004480Y1 (ko) 채널 분할에 따른 동기 부가 장치
JP2002026884A (ja) 通信方法及び通信装置
KR0168921B1 (ko) 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로
KR910005335B1 (ko) 슬립 제어 회로
KR950022088A (ko) 디지탈 신호 동기 회로
KR970049268A (ko) 기준 클럭을 이용한 위상 정렬기
KR970056287A (ko) 에스티엠-4, 에스티엠-16, 디에스-3 신호간의 상호교차기
US20030123489A1 (en) Circuit for generating time division multiplex signal
KR920015178A (ko) Bale신호의 가변발생 회로
KR970024711A (ko) 디지탈 음성신호의 동기 조절장치

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070702

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee