SE515563C2 - Dataöverföringssystem - Google Patents

Description

515 563 I l .I . 3 1! I tvá dataöverföringssystem, som arbetar med ungefär samma klockfrekvens genererad av två separata oscillatorer, en i vardera systemet, och som skall förbindas och överföra data till varandra, kan det uppträda en viss drift mellan frekvenserna. Av detta skäl mäste en buffert inkopplas mellan systemen, vilken kan avge data snabbare än den tar emot det, eller omvänt, be- roende pá vilket systems klockfrekvens som är störst.

I US patentet 5,305,253 beskrivs ett minne med separata läs- och skrivbussar, tvä adress-ringräknare, en för skriv- och en för läsoperationer, och ett alarm som detekterar när bufferten är tom och full. Eftersom det är mycket svårt att göra minnen med en svarstid kortare än 7 ns utan att tillgripa användning av GA är denna lösning ej användbar vid frekvenser av storleksordningen Gigabit/s.

US patentet 4,8l9,20l beskriver en asynkron fifokrets in- nehällande i följd anordnade datalagringsregister, som vidarele- der inkommande data om följande register är tomt. När fifokret- sen är tom kommer följaktligen data att släppas igenom frän början av registerstapeln till dess slut. Detta kan medföra risk för degradering av data och är dessutom en långsam lösning.

Bland andra publikationer, som hänför sig till samma område kan nämnas följande.

US patentet 5,319,597 "Fifo memory and line buffer", US patentet 5,084,837 "Fifo buffer with folded data transmission path permitting selective bypass of storage", US patentet 4,803,654 "Circular first-in, first-out buffer system for generating input and output addresses for read/write memory independently".

Ein] E.. E..

Ett huvudsyfte med uppfinningen är att för ett dataöverföringssystem av inledningsvis definierat slag ange en förbättrad buffert mellan två klockdomäner, som arbetar med olika klockhastigheter. Denna buffert skall vara utförd så att dess arbetssätt sparar energi och förenklar drift vid höga fre- kvenser, och sä att ingen klocksignal skall behöva distribueras över densamma i dess helhet.

Vid den inledningsvis definierade första aspekten av 515 563 3 uppfinningen uppnås detta syfte genom att den första system- delkretsen är utförd i form av en trådstruktur, som innehåller, A) en ingångsnod i form av en rotnod på en första nivå, med en dataingång för dataströmen från den sändande klock- domänen, en styringång för en den sändande klockdomänens klock- hastighet representerande klocksignal, datautgångar för utgående dataströmar, en första serie/parallellomvandlingskrets, som tar emot dataströmmen och klocksignalen för att styrt av den senare omvandla den inkommande dataströmmen till de utgående dataström- marna med vardera nämnda klockhastighetsbråkdel, en första klockdelningskrets för att för var och en av de utgående dataströmmarna omvandla klocksignalen från den sändande klockdomänen till en utgående klocksignal representerande nämnda klockhastighetsbråkdel, samt utgångar för dessa utgående klocksignaler.

B) ett antal ytterligare nivåer med lövnoder, som var och en innefattar a) en dataingång för en av dataströmmarna från föregående nivås lövnoder, b) en styringång för en av klocksignalerna med nämnda klockhastighetsbrákdel från föregående nivås lövnoder, c) datautgångar för utgående dataströmmar, d) en andra serie/parallellomvandlingskrets, som tar emot dataströmmen och klocksignalen från den föregående nivån för att styrt av denna klocksignal omvandla den inkommande dataströmmen till utgående dataströmmar med en klockhastighet, som för varje nivå i riktning från rotnoden utgör en successivt mindre bråkdel av den sändande klockdomänens klockhastighet, e) en andra klockdelningskrets för att för var och en av de utgående dataströmarna omvandla klocksignalen från föregående nivå till en utgående klocksignal representerande nämnda successivt mindre klockhastighetsbråkdel, ö f) utgångar för dessa utgående klocksignaler, C) en slutnivå med lövnoder, som var och en innefattar a) en dataingång för dataströmmen från föregående nivå, b) en styringång mindre klockhastighetsbråkdel, 515 ses 4 c) datautgångar för utgående dataströmmar, d) en tredje serie/parallellomvandlingskrets, som tar emot dataströmmen och klocksignalen för att styrt av den senare omvandla den inkommande dataströmmen till utgående dataströmar med vardera nämnda successivt mindre klockhastighetsbråkdel.

Vid den inledningsvis definierade andra aspekten av uppfinningen uppnås syftet genom att den första kretsen är trädformigt uppbyggd med noder, som var och en innehåller två datalagringselement och en klockdelare, och att den andra kretsen är trädformigt uppbyggd med noder, som var och en innehåller en multiplexor för ett parallellt dataflöde från den första kretsen, liksom en klockdelare.

Allmänt är enligt uppfinningen en första krets, som är utförd att ta emot ett snabbt seriellt dataflöde med en första klockhastighet och serie/parallellomvandla detta, ansluten till en andra krets utförd att parallell/serieomvandla det resulte- rande parallella dataflödet från den första kretsen till ett snabbt seriellt dataflöde med en andra klockhastighet.

Den första kretsen kan vara trådformig med noder, som var och en innehåller två datalagringselement och eventuellt en klockdelare. Datalagringselementen kan vara latchar, datavippor eller andra element med lagringskapacitet. Klockdelaren kan vara uppbyggd av två sådana datalagringselement.

Den andra kretsen kan bestå av en trädformig struktur där varje nod innehåller en multiplexor för ett parallellt dataflöde från den första kretsen, liksom eventuellt en klockdelare.

En betydelsefull egenskap hos dessa första och andra kretsar är att de kan utföras så att ingen utgång från en nod går till mer än fyra ingångar hos en annan nod, antingen det rör sig om datasignal eller klocksignal. Ledningsdragningen kan även 515 563 5 göras kort eftersom ingen signal behöver röra sig längre än till nästa nivå i samma gren, dvs. endast från en nod till en annan.

Uppfinningen innebär att ett minimalt antal grindar behöver switchas under varje cykel, vilket sparar energi och förenklar drift vid höga frekvenser. Ingen klocksignal behöver distribue- ras över ett helt chip innehållande de första och andra kretsar- na.

Uppfinningen kan användas inom varje område där data skall överföras med höga hastigheter mellan olika klock-domäner. Som exempel kan nämnas fiberoptisk kommunikation.

Multiplexorn i en nod i den andra kretsen kan ersättas av två lagringselement med öppen kollektorutgång eller en delstruktur bestående av två lagringselement och en multiplexor. Detta torde endast vara nödvändigt om data på ingångarna är begränsade till mindre än 50% av tiden.

Uppfinningen kan användas för att åstadkomma en ramp till och från en långsam elastisk fifo.

Figurbeskrivning.

Uppfinningen skall nu beskrivas närmare med hänvisning till på bifogade ritningar visade utföringsexempel.

På ritningarna visar fig. 1 ett principschema av ett dataöverföringssystem enligt uppfinningen, fig. 2 en första utföringsform av dataöverföringssystemet enligt fig. 1, fig. 3 en ingångsnod i form av en serie/parallellomvand- lingskrets ingående i utföringsformen enligt fig. 2, fig. 4 en utgångsnod i form av en parallell/serieomvand- lingskrets ingående i utföringsformen enligt fig. 2, fig. 5 ett signaldiagram innehållande i utföringsformen enligt fig. 2-4 uppträdande signaler, fig. 6 en andra utföringsform av dataöverföringssystemet enligt fig. 1, fig. 7 en ingångsnod i form av en serie/parallellomvand- lingskrets ingående i utföringsformen enligt fig. 6, fig. 8 en utgångsnod i form av en parallell/serieomvand- lingskrets ingående i utföringsformen enligt fig. 6, fig. 9 ett signaldiagram innehållande i utföringsformen 515 563 6 enligt fig. 6-8 uppträdande signaler,. fig. 10 en tredje utföringsform av dataöverföringssystemet enligt fig. 2, fig. 11-13 signaldiagram innehållande i utföringsformen enligt fig. 10 uppträdande signaler, fig. 14 schematiskt ett exempel på användning av lösningen enligt fig. 10-13 som ramp till och från ett elastiskt långsamt fifo.

Föredragna utföringsformer.

I fig. 1 betecknar 102 och 104 varsin klockdomän. Klock- domänerna 102 och 104 kan t.ex. vardera utgöras av en cpu, en del av en ATM-väljare, eller någon annan utrustning som sänder respektive mottager data. Klockdomänen 102 har en intern klock- oscillator, som arbetar med en första klockhastighet cll, och klockdomänen 104 har en intern klockoscillator som arbetar med en andra klockhastighet c12, som skiljer sig från den första klockhastigheten.

De två klockdomänerna 102 och 104 skall överföra data till varandra. På grund av de olika klockhastigheterna hos de båda klockdomänerna måste det i överföringsledet finnas en krets 106, som ombesörjer att seriella data dl, som lämnar den första klockdomänen 102 med en datahastighet bestämd av den första klockhastigheten c11 inkommer till den andra klockdomänen 104 i form av seriella data d2 med samma bitinnehåll men med en data- hastighet anpassad till den andra klockhastigheten cl2.

Om dubbelriktad kommunikation mellan de två klockdomänerna är önskvärd, kan ett arrangemang motsvarande det arrangemang, som ovan beskrivs för kommunikation i riktning från klockdomänen 102 till klockdomänen 104, finnas i motsatt riktning, dvs. för kommunikation i riktning från klockdomänen 104 till klockdomänen 102. Det nyss sagda är även tillämpligt på de fortsättningsvis beskrivna mera detaljerade utföringsformerna, vilka baserar sig på samma grundidê som utföringsformen enligt fig. 1.

För fallet sändning av data från klockdomän 102 till klockdomän 104 betecknar di och ci (data input resp. clock input) en dataingång resp. styringång på ingångssidan av kretsen 106 för dataströmmen dl resp. en klocksignal cll från klock- domänen 102. I de fortsättningsvis nedan beskrivna olika utför- 515 563 7 ingsformerna kommer den klockdomän, som motsvarar klockdomänen 102 för nyssnämnda fall att kallas sändande klockdomän, och den andra klockdomänen kommer att kallas mottagande klockdomän.

Fortfarande för samma fall betecknas på utgångssidan av kretsen 106 en datautgång för dataströmmen d2 med do (data output), och en styringång för en klocksignal c12 från klockdomänen 104 med ci.

Generellt kommer fortsättningsvis beteckningen dl att an- vändas för en dataström från den sändande klockdomänen och beteckningen d2 att användas för en dataström till den mottagan- de klockdomänen. Beteckningarna c11 och c12 kommer att användas för klocksignal från den sändande klockdomänen resp. klocksignal från den mottagande klockdomänen till kretsens 106 utgångssida.

Beteckningen di, med eventuellt, nedan närmare förklarat tillägg, kommer att användas för varje dataingång i kretsen 106.

Beteckning do, med eventuellt, nedan närmare förklarat tillägg, kommer att användas för varje datautgång i kretsen 106.

Beteckningen ci kommer att användas för varje styringång i kretsen, som tar emot en viss klocksignal, och en beteckning cip kommer att användas för varje styringång, som tar emot en klock- signal, som är inverterad relativt den förstnämnda klocksigna- len. Beteckningarna ci och cip förekommer därvid alltid parvis.

Vidare kommer fortsättningsvis beteckningen co (clock output) med eventuellt, nedan närmare förklarat tillägg att användas för varje klockutgång hos kretsen på vilken en viss klocksignal avges, och samma beteckning med eventuellt tillägg avslutat av p kommer att användas för varje klockutgång, som avger en klock- signal, som är inverterad relativt den förstnämnda klocksigna- len. Även här uppträder de båda typerna av utgång parvis.

En första enkel utföringsform av kretsen 106 i fig. 1 i form av ett två bitars fifo visas i fig. 2. Kretsen innehåller en serie/parallellomvandlare 202, som tar emot dataströmmen vid di och omvandlar den till två dataströmmar du (data upper) och dl (data lower) på varsin utgång dou (data output upper) resp. dol (data output lower). Klocksignalen cll tillförs en styringång ci och en inverterare 204, från vilken en inverterad klocksignal tillförs en styringång cip. Här kan, liksom fortsättningsvis i följande utföringsformer, naturligtvis den inverterade klocksig- nalen tillföras direkt från respektive klockdomän. De två data- 515 565 8 strömmarna du och dl har i serie/parallellomvandlaren 202 var- dera bibringats en datahastighet som är hälften av datahastig- heten hos dataströmmen på ingången di.

Dataströmmarna du och dl tas emot på dataingångar diu (data input upper) resp. dil (data input lower) hos en parallell/- serieomvandlare 206 och omvandlas där till den utgående data- strömmen d2 med en datahastighet bestämd av den mottagande klockdomänens klockhastighet c12, som avges på en datautgång do hos kretsen 206. Detta sker med hjälp av den andra klockdomänens klocksignal c12, som tillförs en styringång ci hos kretsen 206 och en inverterare 208, från vilken en relativt klocksignalen c12 inverterad klocksignal tillförs en styringång cip hos kret- sen 206. Om dubbelriktad kommunikation är önskvärd kan mot- svarande arrangemang finnas i motsatt riktning, dvs. från klock- domänen 104 till klockdomänen 102.

I fig. 3 visas som exempel ett närmare utförande av serie/- parallellomvandlaren 202. Kretsen enligt fig. 3 innefattar närmare bestämt två stycken datalagringselement 302 och 304, t.ex. i form av datavippor. Vipporna 302 och 304 mottager på varsin dataingång 306 respektive 308 datasignalen dl från in- gången di. Vipporna 302 och 304 har vidare varsin styringång 310 resp. 312, på vilken de mottager klocksignalen från kretsens 202 styringångar ci resp. cip. Vipporna 302 och 304 har varsin utgång ansluten till datautgången dou resp. dol. På en flank hos resp. klocksignal på grindarna 310 resp. 312 klockas i Vipporna 302 och 304 dataströmmen dl ut till erhållande av dataströmmarna du och dl på utgångarna dou resp. dol.

I fig. 4 visas ett utföringsexempel av parallell/serie- omvandlaren 206 i fig. 2, i form av t.ex. en multiplexor 402.

Dataströmmarna du och dl på ingångarna diu resp. dil tas emot på varsin ingång 404 resp. 406 hos multiplexorn 402. Multiplexorn 402 har en styringång 408 för klocksignalen c12 på kretsens 206 styringång ci, och en datautgång 410, som är förbunden med kretsens 206 datautgång do för dataströmmen d2. Styrt av klock- signalen c12 sätts dataströmmarna du och dl samman i multiplex- orn 402 till dataströmmen d2.

Av de i fig. 2 uppträdande signalerna visas i fig. Sa-f som exempel utseendet hos klocksignalen c1l från den första klock- domänen, den av två bitar 502 bestående, på di inkommande data- 515 565 9 strömmen dl, den till den andra klockdomänen från do inkommande dataströmmen d2, klocksignalen c12 från den andra klockdomänen, dataströmmen du respektive dataströmmen dl. Bitsekvensen hos dataströmmen dl har valts för att du och dl skall ändra värde varje gång som nytt data läses in, dvs. på stigande flank hos klocksignalen cll för du, och för fallande flank för dl.

Av fig. 5 framgår att du tríggas till resp. från på den stigande flanken hos tvâ på varandra följande pulser hos signa- len cll, och att motsvarande sker för dl på den fallande flanken på två på varandra följande klockpulser. Vidare framgår att detta resulterar i att dataströmmen d2 är exakt i fas med klock- signalen c12. Mittnivån på tre ställen hos de två databitarna 502 indikerar vidare att data ej är definierat.

En ytterligare utföringsform av kretsen 106, i form av en fyra bitars fifo visas i fig. 6. Vid denna utföringsform motta- ges den seriella dataströmmen dl och klocksignalen cll från den sändande klockdomänen, liksom den inverterade klocksignalen på ingångar di, ci resp. cip hos en ingångsnod 602 med serie/paral- lellomvandlings- och klockdelningsfunktion.

Med hänvisning till fig. 7 kan en utföringsform av ingångs- noden 602 innehålla en datalagringskrets, som t.ex. är utförd på samma sätt som den i fig. 3. Den innehåller sålunda två datalag- ringselement 702 och 704, som på sin dataingâng 706 respektive 708 mottager dataströmmen från ingången di. Vippan 702 mottager på en styringång 710 klocksignalen cll från ingången ci. Vippan 704 mottager på en styringång 712 den inverterade klocksignalen från ingången cip. Vipporna 702 och 704 har vidare varsin da- tautgång ledande till datautgångar dou respektive dol hos in- gångsnoden 602, på vilka en utgående dataström klockas ut av klocksignalen cll respektive den därav inverterade klocksigna- len.

Ingångsnoden enligt fig. 7 innehåller vidare en klockdel- ningskrets innehållande två vippor 718 respektive 720. Vippan 718 erhåller på en styringång 722 klocksignalen cll från in- gången ci, och Vippan 720 erhåller på en styringång 724 den inverterade klocksignalen från ingången cip. Vipporna 718 och 720 har vidare vardera två klockutgångar ledande till klockut- gångar cou (clock output upper), coup resp. col (clock output lower), colp hos ingångsnoden 602. Den till klockutgången colp 515 563 10 anslutna utgången hos vippan 720 är ansluten till en dataingång 734 hos vippan 718 och den till klockutgången cou anslutna utgången hos vippan 718 är ansluten till en dataingång 736 hos vippan 720.

Från ingångsnoden 602 i fig. 6 tillförs den med dul (data upper left) betecknade dataströmmen på datautgången dou, liksom den med cul (clock upper left) betecknade klocksignalen på klockutgången cou och dess med culp betecknad inverterade värde på klockutgången coup, till ingångar di, ci resp. cip hos en serie/parallellomvandlare 610 av samma slag som serie/- parallellomvandlaren 202 i fig. 2. På samma sätt som i fig. 2 är datautgångar dou och dol hos serie/parallellomvandlaren 610 anslutna för överföring av sina dataströmmar d11 resp. d10 till ingångar diu (data input upper) resp. dil (data input lower) hos en parallell/serieomvandlare 612 av samma slag som parallell/- serieomvandlaren 206 i fig. 2.

Ett liknande seriearrangemang av en serie/parallellomvandlare 614 och parallell/serieomvandlare 616 är anslutet för mottagning av en dataström dll (data lower left), en klocksignal cll (clock lower left), och en klocksignal cllp från ingångsnodens data- resp. klockutgångar dol, col resp. colp. Motsvarande ingångar hos serie/parallellomvandlaren 614 betecknas med di, ci resp. cip. Den senares datautgångar betecknas med dou resp. dol, motsvarande ingångar hos parallell/serieomvandlaren 616 med diu resp. dil och de båda datasignalerna med d01 och d00.

Motsvarande datautgångar do och styringångar ci och cip hos var och en av kretsarna 612 och 616, som hos kretsen 204 i fig. 2, är anslutna till en dataingång diu och klockutgångar cou och coup resp. dataingång dil och klockutgångar col och colp hos en utgångsnod 622. I fig. 6 betecknas de resp. från kretsarna 612 och 616 utgående datasignalerna med dur (data upper right) resp. dlr (data lower right) och de respektive från utgångsnoden inkommande klocksignalerna med cur (clock upper right) och curp resp. clr (clock lower right) och clrp. Utgångsnoden 622 avger på en utgång do den motsvarande dataströmmen d12 och alstrar nyss nämnda klocksignaler med hjälp av klocksignalen c12 från den sändande klockdomänen resp. dess inverterade värde på styr- ingångar ci och cip.

En utföringsform av utgångsnoden 622 visas i närmare detalj i 515 563 11 fig. 8. I figuren återfinns utgångsnodens 622 dataingångar diu och dil för dataströmarna dur och dlr, och datautgång do för dataströmmen d2 till den mottagande klockdomänen. Likaså visas utgångsnodens 622 styringångar ci och cip för klocksignalen c12 från den mottagande klockdomänen resp. dess inverterade värde, samt klockutgångarna cou, coup, col resp. colp för klocksigna- lerna cur, curp, clr resp. clrp.

Den i fig. 8 visade kretsen innehåller en multiplexor 802 och en klockdelare bestående av två vippor 804 och 806. Multiplexorn 802 har två dataingångar 808 och 810 anslutna till dataingångar- na diu och dil. Klocksignalen c12 från styringången ci tillförs multiplexorn 802 vid en ingång 814 för att styra multiplexering- en av dataströmmarna diu och dil så att dataströmmen d2 erhålls på utgången do. 4 Klockdelaren 804, 806 är utförd på i princip samma sätt som klockdelaren 718, 720 i fig. 7. Den erhåller sålunda klocksigna- len c2 från styringången ci på en styringång 816 hos vippan 804, och den inverterade klocksignalen från styringången cip på en styringång 818 hos vippan 806. Vippan 804 har två utgångar anslutna till klockutgångarna cou resp. coup, och vippan 806 har två utgångar anslutna till klockutgångarna col resp. colp.

Klockutgången cou från vippan 804 har en anslutning till en dataingång 820 hos vippan 806, och klockutgången colp från vippan 806 har en anslutning till en dataingång 822 hos vippan 804.

Utseendet hos i kretsen enligt fig. 6 uppträdande signaler visas i fig. 9a-p. Fig. 9a visar den fyra bitar 902 innehållande datasignalen dl från den sändande klockdomänen på ingångsnodens 602 dataingång di. Fig. 9b visar den sändande klockdomänens klocksignal c11 på ingångsnodens 602 styringång ci.

Diagrammen i fig. 9c och d visar utseendet hos de från ingângsnoden 602 utträdande dataströmmarna dul och dll, och diagrammen i fig. e och f utseendet hos de tillhörande klocksig- nalerna cul resp. cll.

Fig. 9g-j visar utseendet hos de från kretsarna 610 och 614 till kretsarna 612 resp. 616 utgående dataströmmarna dll, d10 resp. d01, d00.

Fig. 9k och l visar utseendet hos de från slutnoden 622 utgående klocksignalerna cur och clr till styringången ci hos 515 565 12 kretsen 612 respektive styringång ci hos kretsen 616. Utseendet hos de från kretsarna 612 och 616 till slutnoden 622 utgående dataströmmarna dur respektive dlr visas i fig. 9m respektive n.

Utseendet hos den mottagande klockdomänens klocksignal c12 respektive dataströmmen d2 till denna visas i fig. 9o resp. p.

Följande framgår av fig. 9. Datasignalerna dul och dll triggas till och från på stigande resp. fallande flank hos varannan puls hos klocksignalen cll. Klocksignalerna cul och cll triggas till resp. från på stigande resp. fallande flank hos varje puls hos klocksignalen cll. Datasignalerna d10 och d01 triggas till och från på fallande resp. stigande flank hos klocksignalen cul. Datasignalerna d11 och d00 triggas till och från på stigande resp. fallande flank hos klocksignalen c11.

Datasignalerna dur och dlr triggas till och från på stigande flanker hos på varandra följande pulser hos klocksignalerna cur resp. clr. Resultatet blir, såsom framgår av figuren, att data- signalen d2 tillförs den mottagande klockdomänen synkront med dennas klocksignal c12.

I fig. 10 visas en ytterligare utföringsform av kretsen 106 i fig. 1, i form av en åtta bitars fifo. Denna utföringsform innehåller en ingångsnod 1002 och en utgångsnod 1004. Ingångs- noden 1002 och utgångsnoden 1004 motsvarar till sitt utförande och verkningssätt ingångsnoden 602 resp. utgångsnoden 622 i fig. 6, varför beskrivningen av dessa ej behöver upprepas här.

Mellan de båda noderna 1002 och 1004 är två delkretsar 1006 och 1008 av vardera samma utförande som kretsen 602-622 i fig. 6 parallellt anordnade. De i kretsen 1006 ingående kretskomponen- terna har därför försetts med samma hänvisningsbeteckningar som motsvarande komponenter i fig. 6 och samma kretskomponenter i kretsen 1008 har givits samma hänvisningsbeteckningar med till- lägg av primtecken. Vad avser beteckningar på utgångar, ingångar och signaler används samma konvention som tidigare.

De båda uppsättningarna av datautgång dou och klockutgångar cou, coup respektive datautgång dol och klockutgångar col och colp hos ingångsnoden 1002 är anslutna till varsin motsvarande uppsättning av dataingång di och styringångar ci, cip hos var- dera kretsen 602 respektive 602'. De till dessa ingångar-ledda signalerna betecknas i fig. 10 för datasignalerna med dul resp. dll, och för klocksignalerna med cul, culp resp. cll, cllp. 515 563 13 De båda uppsättningarna av dataingång diu och klockutgångar cou, coup respektive dataingång dil och klockutgångar col och colp hos utgångsnoden 1004 är anslutna till varsin motsvarande uppsättning av datautgång do och styringångar ci, cip hos var- dera kretsen 622 resp. 622'. De från datautgångarna do hos noderna 622 resp. 622' ledda datasignalerna betecknas med dur resp. dlr, och de till de båda uppsättningarna av styringångar ci, cip hos samma noder'ledda klocksignalerna betecknas i fig. 10 med cur, curp resp. clr, clrp.

Signalbehandlingen i var och en av kretsarna 1006 och 1008 är exakt densamma som i motsvarande krets i fig. 6.

De båda datasignalerna från respektive nod 602 och 602' till kretsarna 610 och 614 resp. 610' och 614' betecknas med duul (data upper upper left), dull (data upper lower left) resp. dlul (data lower upper left), dlll (data lower lower left).

De fyra klocksignalerna från respektive nod 602 och 602' till kretsarna 610 och 614 resp. 610' och 614' betecknas med cuul (clock upper upper left), cuulp resp. cull (clock upper lower left), cullp resp. clul (clock lower upper left), clulp resp. clll (clock lower lower left), clllp.

De två datasignalerna mellan å ena sidan var och en av kretsarna 610, 614, 610', 614' och å andra sidan var och en av kretsarna 612, 616, 612' resp. 616' betecknas med dlll, dll0 resp. d10l, d10O resp. d011, d010 resp. d001, d000.

De båda datasignalerna från å ena sidan kretsarna 612 och 616 till å andra sidan nodens 622 två dataingångar betecknas med duur (data upper upper right) resp. dulr (data upper lower right), och de båda datasignalerna från å ena sidan kretsarna 6l2', 616' till å andra sidan nodens 622' två ingångar betecknas med dlur (data lower upper right) resp. dllr (data lower lower right). De två paren av klocksignaler från å ena sidan var och en av noderna 622 och 622' till å andra sidan kretsarnas 612, 616, 6l2', 616' resp. två styringångar betecknas med cuur (clock upper upper right), cuurp resp. culr (clock upper lower right), culrp resp. clur (clock lower upper right), clurp resp. cllr (clock lower lower right), cllrp.

Klocksignalerna cur, curp och clr, clrp från slutnoden 1004 går till nodernas 622 resp. 622' vardera resp. två ingångar ci och cip. 515 563 14 I fig. 11a-n visas utseendet hos signalerna på den vänstra sidan av kretsen i fig. 10 fram t.o.m. utgångarna från noderna 602 och 602'. Fig. lla och b visar den sändande klockdomänens klocksignal c11 resp. dess åtta bitar 1102 innehållande datasig- nal dl. Fig. 11c och d visar utseendet hos dataströmmarna dul och dll från ingångsnoden 1002. Fig. 11e och f visar utseendet hos motsvarande klocksignaler cul och cll. Fig. 11g, h och i, j visar utseendet hos datasignalerna duul, dull resp. dlul, dlll från noderna 602 resp. 602'. Fig. 11k, l och m, n visar utseen- det hos motsvarande klocksignaler cuul, cull resp. clul, clll.

Fig. 12a visar återigen klocksignalen c11 från den sändande klockdomänen. Fig. 12b-i visar utseendet hos datasignalerna dlll, dll0, dl0l, dl00, d0ll, d0l0, d00l, d0OO på utgångarna från kretsarna 619, 614, s1o', 6141.

Fig. 13a visar utseendet hos klocksignalen c12 från den mottagande klockdomänen. Fig. 13b-e visar de på kretsarnas 612, 616, 612', 616' resp. styringångar ci och cip inkommande klock- signalerna cuur, culr, clur, cllr. Utseendet hos de från kret- sarna 612, 616, 612', 616' utgående datasignalerna duur, dulr, dlur resp. dllr framgår av fig. 13f-i.

Fig. 13j och k visar klocksignalerna cur och clr från ut- gångsnoden 1004 till nodernas 622 och 622' styringångar ci.

Fig. 131 och m visar utseendet hos datasignalerna dur och dlr från kretsarna 622 och 622' till utgångsnoden 1004. Fig. 13n slutligen visar utseendet hos datasignalen d2 till den mottagan- de klockdomänen.

Såsom nämnts tidigare, och framgår av fig. 11-13, är signal- behandlingen i var och en av kretsarna 1006 och 1008 exakt densamma som i motsvarande krets i fig. 6, och som framgår av fig. 9. Såsom framgår av fig. 13 blir resultatet att datasigna- len d2 tillförs den mottagande klockdomänen synkront med dennas klocksignal c12.

Allmänt kan de ovan med hänvisning till fig. 2, 6 och 10 beskrivna kretslösningarna gemensamt karaktäriseras såsom in- nefattande en första kretsdel 202, 630 resp. 1020, som är utförd att ta emot ett snabbt seriellt dataflöde med en första klock- hastighet och serie/parallellomvandla detta, och som är ansluten till en andra kretsdel 206, 640 resp. 1030 utförd att paral- lell/serieomvandla det resulterande parallella dataflödet från 515 563 15 den första kretsen till ett snabbt seriellt dataflöde med en andra klockhastighet.

I de ovan beskrivna utföringsformerna har som exempel på i de olika kretsarna ingående datalagringselement datavippor använts.

Med datavippa menas därvid i det aktuella sammanhanget flank- triggade kretselement, såsom torde ha framgått av beskrivningen.

Det är emellertid underförstått att andra typer av lagringsele- ment skall kunna väljas, såsom t.ex. latchar, hos vilka det är nivån på en signal, som bestämmer om data skall läsas in eller minnas. Skillnaden blir att data är definierad lite kortare om logiken är nivåkänslig istället för flankkänslig. Å andra sidan blir den mera energieffektiv.

I det fall multiplexorer nämns, kan det vidare röra sig om en krets av vipptyp, dvs. data läses in från den övre kanalen på stigande flank eller från den undre kanalen på fallande flank.

Det kan emellertid även röra sig om enbart en kanalväljare, som låter data från den övre kanalen passera igenom vid etta, och genom den undre kanalen vid nolla.

Fig. 14 åskådliggör schematiskt ett exempel på användning av lösningen enligt fig. 10-13 som ramp till och från ett elastiskt långsamt fifo allmänt betecknat med 1402. Detta fifo är uppbyggt av två minnen 1404 resp. 1406 av sekvensiell typ med vardera en dataingång 1408 resp. 1410, vardera en styringång 1412 resp. 1414, samt vardera en ingång 1416 resp. 1418 från en första räknares 1420 utgång 1422. Räknaren 1420 har en styringång 1424.

Minnena 1404 och 1406 har vidare varsin datautgång 1426 resp. 1428, samt varsin ingång 1430 resp. 1432 från en andra räknares 1434 utgång 1436. Räknaren 1434 har en styringång 1438.

På ingångssidan av fifo:t 1402 är kretslösningens enligt fig. 10 första kretsdel 1020 ansluten och på fifozts utgångssida är samma kretslösnings andra kretsdel 1030 ansluten.

Närmare bestämt är de fyra datautgångarna dou hos kretsdelen 1020 gemensamt anslutna till minnets 1404 dataingång 1408, och de fyra datautgångarna dol hos samma kretsdel 1020 är anslutna till minnets 1406 dataingång 1410. Minnenas 1404 och 1406 samt räknarens 1420 respektive styringång 1412, 1414 resp. 1424 mottager från kretsdelen 1020 den inverterade klocksignalen cullp, klocksignalen cul resp. klocksignalen cuul.

Datautgången 1426 hos minnet 1404 är ansluten till de fyra 515 565 16 dataingångarna diu hos den andra kretsdelen 1030 och minnets 1406 datautgång 1428 är ansluten till samma kretdels 1030 fyra dataingångar dil. Räknaren 1434 erhåller på sin styringång klocksignalen cuur från den andra kretsdelen 1030.

Anledningen till att vid den ovan beskrivna utföringsformen databitarna grupperats på det sätt, som framgår av beskrivningen ovan, kan förstås med ledning av fig. 12. Där kan man se att först slår signalerna b, d, f och h om under en och en halv klockcykel av a, därefter sker ingen ändring under två och en halv klockcykel. Under denna tid har man möjlighet att läsa in dessa bitars innehåll i minnet 1404. Motsvarande gäller för signalerna c, e, g och i med avseende på minnet 1406. På in- gångarna 1416 och 1418 tillföres den signal, som bestämmer när ny data skall läsas in i det respektive minnet. Denna signal bör helst gå hög under det intervall på två och en halv bitar då ingen förändring sker på vald buss. Dessutom bör även adressen hinna stabiliseras innan ingången 1414 resp. 1416 går hög, varför en annan flank väljs på lämpligt avstånd från flanken på den ifrågavarande ingången. Av detta skäl har cullp valts för den övre minneskretsen och cull för den undre. Genom att styra räknaren 1420 från signalen cuul erhålles tillräckligt avstånd mellan det att adressen har stabiliserat sig till dess att data skall läsas in med hjälp av cull och culp. Motsvarande gäller för utläsningen av data från minneskretsarna, varvid det eventu- ellt kan finnas (ej visade) kretsar, som har motsvarande funk- tion som erhålles genom inläsningsstyrningen via ingångarna 1416 och 1414. Här finns det vidare motsvarande fönster för de båda blocken när ingen inläsning sker, och lösningen ifråga förut- sätter att uppräkning av läsadressgeneratorn 1434 sker när ingen läsning äger rum.

Fördelen med den i fig. 14 visade kretsen är att den medger uppnående av en kompromiss mellan en energieffektiv krets och en kompakt krets. Den mest kompakta lösningen skulle vara en minneskrets i kombination med en läsadressgenerator och en skrivadressgenerator. Den mest energieffektiva lösningen utgöres av kretsar av den typ, som beskrivs med hänvisning till tidigare figurer, upp till en viss storlek hos motsvarande träd. Bredden hos trädet växer nämligen som 2 upphöjt till höjden på trädet.

Den extra kapacitans som skapas av den extra ledningsdragningen 515 ses 17 kan till slut äta upp den vinst, som erhålles genom att ett fåtal noder slår om vid varje klockcykel. Var gränsen går beror på layout och process.

Claims (8)

515 563 18 Pa v

1. Dataöverföringssystem, i vilket dataströmar skall överföras med stor hastighet mellan en sändande klockdomän och en mottagande klockdomän, vilka arbetar med ömsesidigt olika klockhastigheter, innefattande en första systemdelkrets (630;1020), som är utförd att från den första klockdomänen ta emot en dataström med den första klockdomänens klockhastighet och styrt av denna klockhastighet serie/parallellomvandla dataströmmen till parallella dataström- mar med vardera en klockhastighet utgörande en bestämd bråkdel av den första klockdomänens klockhastighet, ' en andra systemdelkrets (640;1030), som är utförd att ta emot de parallella dataströmarna och styrt av den andra klockdomånens klockhastighet parallell/serieomvandla dem till en utgående dataström, som med den andra klockdomänens hastighet sänds till den andra klockdomänen, kännetecknat av att den första systemdelkretsen är utförd i form av en trädstruktur, som innehåller, A) en ingàngsnod (602;lOO2) i form av en rotnod på en första nivå, med en dataingàng (di) för dataströmen från den sändande klockdomänen, en styringång (ci) för en den sändande klockdomänens klockhastighet representerande klocksignal, datautgångar (dou,dol) för utgående dataströmar (dul,dll), en första serie/parallellomvandlingskrets (602), som tar emot dataströmmen och klocksignalen för att styrt av den senare omvandla den inkommande dataströmmen till de utgående dataström- marna med vardera nämnda klockhastighetsbråkdel, en första klockdelningskrets (718,720) för att för var och en av de utgående dataströmmarna omvandla klocksignalen från den sändande klockdomänen till en utgående klocksignal representerande nämnda klockhastighetsbråkdel, samt utgångar för dessa utgående klocksignaler. B) ett antal ytterligare nivåer med lövnoder, (602,602') som var och en innefattar 515 563 19 a) en dataingång (di) för en av dataströmmarna från före- gående nivås lövnoder, b) en styringång (ci) för en av klocksignalerna med nämnda klockhastighetsbråkdel från föregående nivås lövnoder, c) datautgångar (dou,dol) för utgående dataströmar, d) en andra serie/parallellomvandlingskrets (610), som tar emot dataströmmen och klocksignalen från den föregående nivån för att styrt av denna klocksignal omvandla den inkomande dataströmmen till utgående dataströmmar med en klockhastighet, som för varje nivå i riktning från rotnoden utgör en successivt mindre bråkdel av den sändande klockdomänens klockhastighet, e) en andra klockdelningskrets för att för var och en av de utgående dataströmarna omvandla klocksignalen från föregående nivå till en utgående klocksignal representerande nämnda successivt mindre klockhastighetsbråkdel, f) utgångar (cou,col) för dessa utgående klocksignaler, C) en slutnivå med lövnoder (610,6l4,610',614'), som var och en innefattar a) en dataingång (di) för dataströmmen från föregående nivå, b) en styringång (ci) för klocksignalen med nämnda successivt mindre klockhastighetsbråkdel, c) datautgångar (dou,dol) för utgående dataströmmar, d) en tredje serie/parallellomvandlingskrets (614), som tar emot dataströmmen och klocksignalen för att styrt av den senare omvandla den inkomande dataströmen till utgående dataströmmar med vardera nämnda successivt mindre klock- hastighetsbråkdel.

2. System enligt krav 1, kännetecknat av att den andra systemdelkretsen är utförd i form av en trädstruktur, som in- nehåller A) en utgångsnod (622; 1004) i form av en rotnod på en slutnivå, med _ a) dataingångar (diu,dil) för parallella dataströmmar, b) en datautgång (do) för dataströmmen till den mottagande klockdomänen, c) en styringàng (ci) för en klocksignal representerande klockhastigheten hos den mottagande klockdomänen, samt d) en första parallell/serieomvandlingskrets (612), som 515 563 20 tar emot de parallella dataströmmarna för att styrt av klocksignalen omvandla dessa till en utgående dataström, e) en tredje klockdelningskrets för att omvandla den på styringången (ci) mottagna klocksignalen till en klocksignal med en klockhastighet utgörande en viss bråkdel av den mottagna klocksignalens klockhastighet, _ B) ett antal ytterligare nivåer med lövnoder (622,622') vilka innehåller a) dataingångar (diu,dil) till en multiplexeringskrets för parallella dataströmmar från lövnoder (6l2,6l6;6l2,6l6,612',6l6') på närmast övre nivå, b) en datautgång (do) för en av multiplexeringskretsen skapad dataström till en nod på närmast undre nivå, c) en styringàng (ci) för en från en närmast lägre nivå mottagen klocksignal avsedd för styrning av multiplexeringskret- sens funktion, d) en fjärde klockdelningskrets utförd att mottaga klocksignalen från den närmast lägre nivån och av densama skapa en klocksignal med en klockhastighet utgörande en bestämd bråkdel av den mottagna klocksignalens klockhastighet, vilken klocksignal tillförs styringången (ci) hos en nod på närmast högre nivå, C) en högsta nivå med lövnoder (612,6l6,6l2',616') vilka innehåller a) dataingångar (diu,dil) till en multiplexeringskrets för parallella dataströmmar från den första kretsen, b) en datautgång (do) för en av multiplexeringskretsen skapad dataström till en nod på närmast undre nivå, samt c) en styringàng (ci) för en från en närmast lägre nivå mottagen klocksignal avsedd för styrning av multiplexeringskret- sens funktion.

3. System enligt krav l eller 2, kännetecknat av att mellan den första och andra systemdelkretsen är en fifo-krets (1402) inkopplad, vilken innefattar en minnesanordning (l404,l406) av sekvensiell typ, i vilken dataströmmarna från den första systemdelkretsen inläses styrt av den första klockdománens klockhastighet, och från vilken data utläses till den andra systemdelkretsen styrt av den andra klockdomänens klockhastighet. 515 563 21

4. , System enligt krav 2 och 3, kännetecknat av att minnesanordningen (1404, 1406) innefattar ett antal minnen av sekvensiell typ, svarande mot antalet datautgångar hos varje lövnod på den första systemdelkretsens slutnivá, varvid varje minne har en dataingång (l416,l4l8), till vilken är gemensamt anslutna en datautgång från varje lövnod hos den första system- delkretsens (1020) slutnivá, en datautgång (l426,l428) som är ansluten gemensamt till en dataingång hos varje lövnod på den andra systemdelkretsens (1030) högsta nivå, en styringång från en av de till slutnivàn hos den första systemdelkretsen tillförda klocksignalerna, en datainmatningsstyringàng från en utgång hos en första räknare, vilken på sin ingång är ansluten för att styras av en av de klocksignaler, som tillförs slutnivàn hos den första systemdelkretsen, en datautmatningsstyringång från en andra räknare, vilken på sin ingång är ansluten för att styras av en av de klocksignaler, som tillförs till den andra systemdelkretsens högsta nivå.

5. Dataöverföringssystem, vid vilket en första krets (630;l020), som är utförd att ta emot ett snabbt seriellt data- flöde med en första klockhastighet och serie/parallellomvandla detta, är ansluten till en andra krets (640;1030) utförd att parallell/serieomvandla det resulterande parallella dataflödet från den första kretsen till ett snabbt seriellt dataflöde med en andra klockhastighet, kännetecknat av att den första kretsen är trädformigt uppbyggd med noder (602,602',6l0,6l4,610',6l4'), som var och en innehåller två datalagringselement (702,704) och en klockdelare (718,720), och att den andra kretsen är trädformigt uppbyggd med noder (622,1004,622',6l2,6l6,6l2'6l6'), som var och en innehåller en multiplexor (802) för ett parallellt dataflöde från den första kretsen, liksom en klockdelare.

6. System enligt krav 5, kännetecknat av att de första och andra kretsarna är så utförda att ingen utgång från en nod går till mer än fyra ingångar hos en annan nod, antingen det rör 515 56-3 22 sig om datasignal eller klocksignal.

7. System enligt krav 5 eller 6, kännetecknat av att mellan den första och andra kretsen är en fifo-krets (1402) in- kopplad, vilken innefattar en minnesanordning (l404,1406) av sekvensiell typ, i vilken dataströmmarna från den första kretsen inläses styrt av den första klockhastigheten, och från vilken data utläses till den andra systemdelkretsen styrt av den andra klockhastigheten.

8. System enligt krav 7, kännetecknat av att minnesanord- ningen (1404, 1406) innefattar ett antal minnen av sekvensiell typ, svarande mot antalet datautgångar hos varje nod på en slutnivâ hos den första kretsen, varvid varje minne har en dataingång (1416,l418), till vilken är gemensamt anslutna en datautgång från varje nod hos den första kretsens (1020) slutnivå, en datautgàng (1426,1428) som är ansluten gemensamt till en dataingáng hos varje nod på en högsta nivå hos den andra kretsen (1030), en styringång från en av ett antal till slutniván hos den första kretsen tillförda klocksignaler, en datainmatningsstyringáng från en utgång hos en första räknare (1420), vilken på sin ingång är ansluten för att styras av en av de klocksignaler, som tillförs slutniván hos den första kretsen, en datautmatningsstyringàng från en andra räknare (1434), vilken på sin ingång är ansluten för att styras av en av ett antal klocksignaler, som tillförs till den andra kretsens högsta nivå.