JP2534654B2 - デイジタル信号処理回路 - Google Patents
デイジタル信号処理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データバス等のバスラインを介して各信号
処理ユニット間のデータ転送、信号処理を行なうディジ
タル信号処理回路に関し、特に高速で動作可能なディジ
タル信号処理回路に関するものである。
処理ユニット間のデータ転送、信号処理を行なうディジ
タル信号処理回路に関し、特に高速で動作可能なディジ
タル信号処理回路に関するものである。
従来、バスラインを有するディジタル信号処理回路
は、第４図に示すような構成となっている。以下、第４
図および第５図のタイミングチャートに従い、従来例の
構成および動作について説明する。第４図の従来例は、
データバス100からのデータを入力とし、種々の信号処
理を行なうＮ個の信号処理ユニット11,12,…,1nと、こ
の各々の信号処理ユニット11,12,…,1nの出力データを
データバス100へ出力するＮ個の３ステートバッファ51,
52,…,5nと、これらＮ個の信号処理ユニット11,12,…,1
nおよび３ステートバッファ51,52,…,5nにコントロール
信号101,102,…,10nを与えるコントロール回路７と、こ
のコントロール回路７および信号処理ユニット11,12,
…,1nに基本クロック104と、データバスからの入力デー
タのストローブのもととなるストローブ信号200を供給
するクロック発生回路108を含んで構成される。尚、信
号処理ユニット11,12,…,1nには、データバスへの出
力、もしくはデータバスからの入力のいずれか一方を持
たないものであるが、従来例と本発明の相違を説明する
上では直接関係ないので、ここでは信号処理ユニット1
1,12,…,1nは入力および出力を有するものとする。また
各信号処理ユニット間の信号にはデータバスを介さない
場合や、クロック発生回路108からのクロックには多相
クロックを供給する場合があるが、これらは同様の理由
で図面では省略してある。
は、第４図に示すような構成となっている。以下、第４
図および第５図のタイミングチャートに従い、従来例の
構成および動作について説明する。第４図の従来例は、
データバス100からのデータを入力とし、種々の信号処
理を行なうＮ個の信号処理ユニット11,12,…,1nと、こ
の各々の信号処理ユニット11,12,…,1nの出力データを
データバス100へ出力するＮ個の３ステートバッファ51,
52,…,5nと、これらＮ個の信号処理ユニット11,12,…,1
nおよび３ステートバッファ51,52,…,5nにコントロール
信号101,102,…,10nを与えるコントロール回路７と、こ
のコントロール回路７および信号処理ユニット11,12,
…,1nに基本クロック104と、データバスからの入力デー
タのストローブのもととなるストローブ信号200を供給
するクロック発生回路108を含んで構成される。尚、信
号処理ユニット11,12,…,1nには、データバスへの出
力、もしくはデータバスからの入力のいずれか一方を持
たないものであるが、従来例と本発明の相違を説明する
上では直接関係ないので、ここでは信号処理ユニット1
1,12,…,1nは入力および出力を有するものとする。また
各信号処理ユニット間の信号にはデータバスを介さない
場合や、クロック発生回路108からのクロックには多相
クロックを供給する場合があるが、これらは同様の理由
で図面では省略してある。
ここで各信号処理ユニット11,12,…,1nには、それぞ
れの処理目的により様々な回路があてられるが、例え
ば、第２図に示すような加算回路14などがある。第２図
の加算回路14は、データバス100からの入力データを、
それぞれAND回路17,18の出力の立上りエッヂでとらえる
ラッチ15,16と、これらラッチ15,16の出力を入力とし、
加算を行なう加算器19と、この加算器19の出力を基本ク
ロック104の立下りエッヂによりとらえ、出力データを
与えるラッチ20から構成される。
れの処理目的により様々な回路があてられるが、例え
ば、第２図に示すような加算回路14などがある。第２図
の加算回路14は、データバス100からの入力データを、
それぞれAND回路17,18の出力の立上りエッヂでとらえる
ラッチ15,16と、これらラッチ15,16の出力を入力とし、
加算を行なう加算器19と、この加算器19の出力を基本ク
ロック104の立下りエッヂによりとらえ、出力データを
与えるラッチ20から構成される。
今、第４図の従来例において、第１の信号処理ユニッ
ト11に第２図の加算回路14を使用し、第２の信号処理ユ
ニット12と第Ｎの信号処理ユニット1nの出力データを、
各々データバスを介して第１の信号処理ユニット11に転
送し、加算し、再びデータバスに出力する場合を例とし
て考える。
ト11に第２図の加算回路14を使用し、第２の信号処理ユ
ニット12と第Ｎの信号処理ユニット1nの出力データを、
各々データバスを介して第１の信号処理ユニット11に転
送し、加算し、再びデータバスに出力する場合を例とし
て考える。
第５図（ａ）はこのときの動作例を示すタイミングチ
ャートであり、まずコントロール回路７からの信号102
が“1"となり、第２の３ステートバッファ52が開き、第
２の信号処理ユニット12の出力はデータバス100に出力
され、遅延時間td2後に第１の処理ユニット11の入力IN
に有効なデータＡとなって現われる。コントロール回路
７からのコントロール信号301（第２図参照）とストロ
ーブ信号200とが同時に“1"となることによりAND回路17
はラッチ15にラッチパルスを与え、この時点でラッチ15
は入力データＡを取り込む。次に、同様に信号10nによ
り第Ｎの信号処理ユニット1nの出力は第Ｎの３ステート
バッファ5nを通してデータバス100上に出力され、遅延
時間tdN後に、第１の信号処理ユニット11の入力INに有
効なデータＢとなって現われ、信号302とストローブ信
号200とによりAND回路18がラッチパルスを与え、データ
Ｂはラッチ16に取り込まれる。この結果、加算器19は、
Ａ＋Ｂの演算を実行し、次の基本クロック104の立下り
エッヂにより第１の信号処理ユニット11の出力OUTに出
力される。この状態でコントロール回路７から信号101
が与えられることにより、演算結果Ａ＋Ｂの出力データ
はデータバス上に出力される。このように従来例の回路
は所望の動作を行ない、構成的に集積回路化に非常に適
しているため、広く使用されているが、信号処理ユニッ
トの数Ｎが大となり、回路規模が大きくなればなるほ
ど、集積回路上のデータバスラインの負荷は重く、不均
一となり、一般的に、幾何学的に遠く配置された信号処
理ユニット間でのデータバスを介したデータの転送で
は、データの遅延時間が非常に大きくなり、この遅延時
間が基本クロック104の周波数の上限を決定する。第１
と第Ｎの信号処理ユニット11,1n間が幾可学的に最も遠
く配置されていると仮定すると、第５図（ａ）における
tdNはデータバス100上のデータの最大の遅延時間とな
る。
ャートであり、まずコントロール回路７からの信号102
が“1"となり、第２の３ステートバッファ52が開き、第
２の信号処理ユニット12の出力はデータバス100に出力
され、遅延時間td2後に第１の処理ユニット11の入力IN
に有効なデータＡとなって現われる。コントロール回路
７からのコントロール信号301（第２図参照）とストロ
ーブ信号200とが同時に“1"となることによりAND回路17
はラッチ15にラッチパルスを与え、この時点でラッチ15
は入力データＡを取り込む。次に、同様に信号10nによ
り第Ｎの信号処理ユニット1nの出力は第Ｎの３ステート
バッファ5nを通してデータバス100上に出力され、遅延
時間tdN後に、第１の信号処理ユニット11の入力INに有
効なデータＢとなって現われ、信号302とストローブ信
号200とによりAND回路18がラッチパルスを与え、データ
Ｂはラッチ16に取り込まれる。この結果、加算器19は、
Ａ＋Ｂの演算を実行し、次の基本クロック104の立下り
エッヂにより第１の信号処理ユニット11の出力OUTに出
力される。この状態でコントロール回路７から信号101
が与えられることにより、演算結果Ａ＋Ｂの出力データ
はデータバス上に出力される。このように従来例の回路
は所望の動作を行ない、構成的に集積回路化に非常に適
しているため、広く使用されているが、信号処理ユニッ
トの数Ｎが大となり、回路規模が大きくなればなるほ
ど、集積回路上のデータバスラインの負荷は重く、不均
一となり、一般的に、幾何学的に遠く配置された信号処
理ユニット間でのデータバスを介したデータの転送で
は、データの遅延時間が非常に大きくなり、この遅延時
間が基本クロック104の周波数の上限を決定する。第１
と第Ｎの信号処理ユニット11,1n間が幾可学的に最も遠
く配置されていると仮定すると、第５図（ａ）における
tdNはデータバス100上のデータの最大の遅延時間とな
る。
各信号処理ユニットにおいて入力データのラッチパル
スのもととなっているストローブ信号200は、クロック
発生回路108から供給されるが、一般的に、基本クロッ
ク104はクロック発生回路８内の発振器（図示せず）出
力の1/2分周、1/4分周出力で作られ、ストローブ信号20
0もこの発振器出力をもととして発生されるのでストロ
ーブ信号200として選択できるエッヂのタイミング上の
位置は基本クロック104の周期T0の1/4きざみ程度の自由
度しか許されない。またデータの送信側の信号処理ユニ
ットの出力を受ける３ステートバッファを開いてから、
データバス100上のデータが最も安定し、かつ３ステー
トバッファが開いている期間中に、通常、ストローブ信
号200のエッヂのタイミング上の位置をとることから、
例えば第５図（ａ）のストローブ信号200のようなタイ
ミングが選定され、この位置は基本クロック104に対し
て固定となる。なお、各３ステートバッファを開くタイ
ミングとして、例えば第５図（ａ）の信号102と信号10n
との関係のように、データバス100上で各出力データど
うしがぶつかり合わないよう、通常これらの間にはスリ
ットが設けられ、この幅も、ストローブ信号200の位置
の選択の場合と同様な理由から同期T0の1/4きざみ程度
の自由度で選択される。
スのもととなっているストローブ信号200は、クロック
発生回路108から供給されるが、一般的に、基本クロッ
ク104はクロック発生回路８内の発振器（図示せず）出
力の1/2分周、1/4分周出力で作られ、ストローブ信号20
0もこの発振器出力をもととして発生されるのでストロ
ーブ信号200として選択できるエッヂのタイミング上の
位置は基本クロック104の周期T0の1/4きざみ程度の自由
度しか許されない。またデータの送信側の信号処理ユニ
ットの出力を受ける３ステートバッファを開いてから、
データバス100上のデータが最も安定し、かつ３ステー
トバッファが開いている期間中に、通常、ストローブ信
号200のエッヂのタイミング上の位置をとることから、
例えば第５図（ａ）のストローブ信号200のようなタイ
ミングが選定され、この位置は基本クロック104に対し
て固定となる。なお、各３ステートバッファを開くタイ
ミングとして、例えば第５図（ａ）の信号102と信号10n
との関係のように、データバス100上で各出力データど
うしがぶつかり合わないよう、通常これらの間にはスリ
ットが設けられ、この幅も、ストローブ信号200の位置
の選択の場合と同様な理由から同期T0の1/4きざみ程度
の自由度で選択される。
このようにタイミングが固定された従来の回路におい
て第５図（ｂ）のように基本クロックの周波数を1/T0か
ら1/T1に高くする場合を考える。ところが、上記のよう
に基本クロック104に対するストローブ信号200の位置は
周期T1の1/2の位置に固定であり、データバス100上のデ
ータの遅延時間tdNも基本クロック104の周波数によらず
一定であるから、この場合、tdN＞T1/2となるまでクロ
ック周波数T1を短くすると、第１の信号処理ユニット11
は、第Ｎの信号処理ユニット1nから転送されたデータＢ
を正しく取り込めず、誤動作を起こす。信号処理ユニッ
トが多数存在すると、これらを結ぶデータバスの配線長
は長くなり、またすべての信号処理ユニットの出力端子
自体も負荷となることからデータバス上の負荷は、他の
データバスを介さない信号ラインの負荷に較べて重負荷
となる。これに対して、信号ラインの負荷をドライブす
る能力には限界があるため、一般的に、データバスを介
してデータ転送を行なうディジタル信号処理回路ではデ
ータバス上での信号の遅延が、他の信号ラインの遅延よ
りも大となり、この従来例の回路の場合、最高動作周波
数MAXは、データバス100上のデータの最大の遅延時間
tdNに支配され、この場合基本クロック104に換算する
と、 に限定される。
て第５図（ｂ）のように基本クロックの周波数を1/T0か
ら1/T1に高くする場合を考える。ところが、上記のよう
に基本クロック104に対するストローブ信号200の位置は
周期T1の1/2の位置に固定であり、データバス100上のデ
ータの遅延時間tdNも基本クロック104の周波数によらず
一定であるから、この場合、tdN＞T1/2となるまでクロ
ック周波数T1を短くすると、第１の信号処理ユニット11
は、第Ｎの信号処理ユニット1nから転送されたデータＢ
を正しく取り込めず、誤動作を起こす。信号処理ユニッ
トが多数存在すると、これらを結ぶデータバスの配線長
は長くなり、またすべての信号処理ユニットの出力端子
自体も負荷となることからデータバス上の負荷は、他の
データバスを介さない信号ラインの負荷に較べて重負荷
となる。これに対して、信号ラインの負荷をドライブす
る能力には限界があるため、一般的に、データバスを介
してデータ転送を行なうディジタル信号処理回路ではデ
ータバス上での信号の遅延が、他の信号ラインの遅延よ
りも大となり、この従来例の回路の場合、最高動作周波
数MAXは、データバス100上のデータの最大の遅延時間
tdNに支配され、この場合基本クロック104に換算する
と、 に限定される。
このように、従来の回路では、最高動作周波数は
（１）式のように限定されるが、本発明の目的は、この
最高動作周波数をさらに高くすることにより、回路全体
の処理速度を高速化することにある。
（１）式のように限定されるが、本発明の目的は、この
最高動作周波数をさらに高くすることにより、回路全体
の処理速度を高速化することにある。
従来例で動作速度を限定している原因は、前記のごと
くストローブ信号200の、基本クロック104に対するタイ
ミング上の位置がデータバス100上のデータの遅延の大
小にかかわらず固定となっていることによる。この点に
鑑み、本発明の回路の基本とするところは、データバス
100上のデータの変化点から一定期間後にストローブ信
号200を発生することにより、データを確実にとらえる
とともに、実効的に動作速度を向上させることにある。
くストローブ信号200の、基本クロック104に対するタイ
ミング上の位置がデータバス100上のデータの遅延の大
小にかかわらず固定となっていることによる。この点に
鑑み、本発明の回路の基本とするところは、データバス
100上のデータの変化点から一定期間後にストローブ信
号200を発生することにより、データを確実にとらえる
とともに、実効的に動作速度を向上させることにある。
本発明のディジタル信号処理回路は、バスラインを介
してデータ転送を行なうディジタル信号処理回路におい
て、バスラインと並列に配置した共通ラインと、各信号
処理ユニットから各々、バスラインにデータを出力する
タイミングに同期して、この共通ラインにパルスを出力
する手段と、各信号処理ユニットの近傍の共通ラインに
入力を接続し、出力を各々、信号処理ユニットにおける
バスラインからの入力データのストローブ信号入力に接
続した遅延回路を含んで構成される。
してデータ転送を行なうディジタル信号処理回路におい
て、バスラインと並列に配置した共通ラインと、各信号
処理ユニットから各々、バスラインにデータを出力する
タイミングに同期して、この共通ラインにパルスを出力
する手段と、各信号処理ユニットの近傍の共通ラインに
入力を接続し、出力を各々、信号処理ユニットにおける
バスラインからの入力データのストローブ信号入力に接
続した遅延回路を含んで構成される。
第１図は本発明の実施例を示し、この実施例は、従来
例と同様に、基本的には、データバス100に入力を接続
したＮ個の信号処理ユニット11,12,…,1nと、これらの
出力をデータバス100に出力するＮ個の３ステットバッ
ファ21,22,…,2nと、これらを制御するコントロール回
路７およびクロック発生回路８から構成されるが、さら
にデータバス100と幾何学的に平行に、しかも同一の配
線材料により配線され、抵抗13により論理“0"にプルダ
ウンされた共通ライン40を有する。
例と同様に、基本的には、データバス100に入力を接続
したＮ個の信号処理ユニット11,12,…,1nと、これらの
出力をデータバス100に出力するＮ個の３ステットバッ
ファ21,22,…,2nと、これらを制御するコントロール回
路７およびクロック発生回路８から構成されるが、さら
にデータバス100と幾何学的に平行に、しかも同一の配
線材料により配線され、抵抗13により論理“0"にプルダ
ウンされた共通ライン40を有する。
また、各３ステートバッファ21,22,…,2nのそれぞれ
の入出力信号線の数はデータバス100のビット数よりも
１本多く設定され、その１本の信号線の入力側は論理
“1"にプルアップされ、出力側は共通ライン40に接続さ
れる。
の入出力信号線の数はデータバス100のビット数よりも
１本多く設定され、その１本の信号線の入力側は論理
“1"にプルアップされ、出力側は共通ライン40に接続さ
れる。
さらに共通ライン40から、それぞれ遅延回路31,32,
…,3nを介して、各信号処理ユニット11,12,…,1nにそれ
ぞれストローブ信号201,202,…20nを与える。
…,3nを介して、各信号処理ユニット11,12,…,1nにそれ
ぞれストローブ信号201,202,…20nを与える。
第３図は第１図の本発明の実施例において、第５図
（ｂ）の従来例と同様な動作を行なう場合のタイミング
チャートを示す。以下第３図に従い本発明の実施例の動
作を説明する。
（ｂ）の従来例と同様な動作を行なう場合のタイミング
チャートを示す。以下第３図に従い本発明の実施例の動
作を説明する。
まず信号102が“1"となり、第２の信号処理ユニット1
2の出力はデータバス100上に出力され、第１の信号処理
ユニット11の入力INに入力データＡとして遅延時間td2
を経て現われる。このとき同時に共通ライン40には、第
２の３ステートバッファ22のうち、“1"に入力をプルア
ップされた１ビットの３ステートバッファにより、“1"
が出力される。なお、これ以前では、共通ライン40は、
抵抗13により“0"となっている。第２の３ステートバッ
ファ22の出力から、第１の信号処理ユニット11の入力ま
でのデータバス100ラインの負荷と、第２の３ステート
バッファ22の出力から第１の遅延回路31の入力までの共
通ライン40の負荷は、幾何学的に同様に、しかも同一の
材料により配線されているため、ほぼ等しいので、抵抗
13の接続により、共通ライン40の負荷の方が若干重くな
る。したがって、共通ライン40に“1"が出力されると、
データバス100上のデータの遅延とほぼ同じ遅延時間td2
後、もしくはこれよりも若干遅れて、第１の遅延回路31
の入力に立上りのエッヂが現われ、第１の遅延回路31を
介して、さらにΔｔの遅延時間後、第１の信号処理ユニ
ット11のストローブ信号201として立下りのエッヂが印
加される。このストローブ信号201の立上りエッヂと、
コントロール回路７からの信号301（以下、第２図も参
照）によりAND回路17はラッチパルスを発生し、ラッチ1
5は入力データＡを取り込む。次に、同様にして信号10n
により第Ｎの３ステートバッファ2nが開き、第Ｎの信号
処理回路1nの出力Ｂが第１の信号処理回路11の入力に、
共通ラインの“1"の立上りエッヂが第１の遅延回路31の
入力にほぼ同じ遅延時間tdNを経て現われる。共通ライ
ン40の立上りエッヂは第１の遅延回路31を介してさらに
Δｔの遅延時間を経て、第１の信号処理回路11のストロ
ーブ信号201として印加され、これとコントロール回路
７からの信号302によりAND回路18がラッチパルスを与
え、ラッチ16は入力データＢを取り込む。この結果、加
算器19は２つの入力データA,Bの加算Ａ＋Ｂを実行し、
この後、信号101をコントロール回路７から与えること
により、所望の第１の信号処理ユニット11の出力がデー
タバス100に出力される。
2の出力はデータバス100上に出力され、第１の信号処理
ユニット11の入力INに入力データＡとして遅延時間td2
を経て現われる。このとき同時に共通ライン40には、第
２の３ステートバッファ22のうち、“1"に入力をプルア
ップされた１ビットの３ステートバッファにより、“1"
が出力される。なお、これ以前では、共通ライン40は、
抵抗13により“0"となっている。第２の３ステートバッ
ファ22の出力から、第１の信号処理ユニット11の入力ま
でのデータバス100ラインの負荷と、第２の３ステート
バッファ22の出力から第１の遅延回路31の入力までの共
通ライン40の負荷は、幾何学的に同様に、しかも同一の
材料により配線されているため、ほぼ等しいので、抵抗
13の接続により、共通ライン40の負荷の方が若干重くな
る。したがって、共通ライン40に“1"が出力されると、
データバス100上のデータの遅延とほぼ同じ遅延時間td2
後、もしくはこれよりも若干遅れて、第１の遅延回路31
の入力に立上りのエッヂが現われ、第１の遅延回路31を
介して、さらにΔｔの遅延時間後、第１の信号処理ユニ
ット11のストローブ信号201として立下りのエッヂが印
加される。このストローブ信号201の立上りエッヂと、
コントロール回路７からの信号301（以下、第２図も参
照）によりAND回路17はラッチパルスを発生し、ラッチ1
5は入力データＡを取り込む。次に、同様にして信号10n
により第Ｎの３ステートバッファ2nが開き、第Ｎの信号
処理回路1nの出力Ｂが第１の信号処理回路11の入力に、
共通ラインの“1"の立上りエッヂが第１の遅延回路31の
入力にほぼ同じ遅延時間tdNを経て現われる。共通ライ
ン40の立上りエッヂは第１の遅延回路31を介してさらに
Δｔの遅延時間を経て、第１の信号処理回路11のストロ
ーブ信号201として印加され、これとコントロール回路
７からの信号302によりAND回路18がラッチパルスを与
え、ラッチ16は入力データＢを取り込む。この結果、加
算器19は２つの入力データA,Bの加算Ａ＋Ｂを実行し、
この後、信号101をコントロール回路７から与えること
により、所望の第１の信号処理ユニット11の出力がデー
タバス100に出力される。
なお、本発明では構成的に従来例のほかに、データバ
ス100と並列に１本の共通ライン40と、各３ステートバ
ッファ21,22,…,2nのビット数を１ビット増設する必要
があるが、集積回路化した場合のチップ上の占有面積は
全回路からすれば微々たるものであり、これらを付加し
たことにより得られる最高動作速度の２倍近い改善によ
る工業上の利益の方がはるかに大である。
ス100と並列に１本の共通ライン40と、各３ステートバ
ッファ21,22,…,2nのビット数を１ビット増設する必要
があるが、集積回路化した場合のチップ上の占有面積は
全回路からすれば微々たるものであり、これらを付加し
たことにより得られる最高動作速度の２倍近い改善によ
る工業上の利益の方がはるかに大である。
以下の本発明の実施例の動作から明らかなように、周
期T1の期間内に各信号処理ユニット間のデータの転送を
完了することを動作の前提条件とすれば、本発明の動作
速度の上限は、基本クロック104の立下りから、各スト
ローブ信号201,202,…,20nのうち、最も遅れた信号の立
上りエッヂまでの遅延時間が周期T1を越える限界点で与
えられ、このときの最高動作周波数は、基本クロック10
4の周波数に換算すると、第３図のタイミングチャート
から、（２）式のように求められる。
期T1の期間内に各信号処理ユニット間のデータの転送を
完了することを動作の前提条件とすれば、本発明の動作
速度の上限は、基本クロック104の立下りから、各スト
ローブ信号201,202,…,20nのうち、最も遅れた信号の立
上りエッヂまでの遅延時間が周期T1を越える限界点で与
えられ、このときの最高動作周波数は、基本クロック10
4の周波数に換算すると、第３図のタイミングチャート
から、（２）式のように求められる。
ここでtdNとΔｔの関係が、tdN≫Δｔとなるように遅
延回路31,32,…,3nの遅延時間Δｔを選定することは容
易に可能であるから、従来例の最高動作周波数（１）式
と比較すると、 となり、その改善度は、 となり、２倍近くまで改善できるという効果をもたら
す。
延回路31,32,…,3nの遅延時間Δｔを選定することは容
易に可能であるから、従来例の最高動作周波数（１）式
と比較すると、 となり、その改善度は、 となり、２倍近くまで改善できるという効果をもたら
す。
第１図は本発明の一実施例のブロック図、第２図は第１
図中の信号処理ユニットの一例を示すブロック図、第３
図は第１図の動作を示すタイミングチャート、第４図は
従来例のブロック図、第５図（ａ），（ｂ）は第４図の
動作を示すタイミングチャートである。 11,12,1n……信号処理ユニット、21,22,2n……３ステー
トバッファ、７……コントロール回路、８……クロック
発生回路、31,32,3n……遅延回路、40……共通ライン、
13……抵抗、14……加算回路、15,16,20……ラッチ、1
7,18……AND回路、19……加算器、100……データバス、
104……基本クロック。
図中の信号処理ユニットの一例を示すブロック図、第３
図は第１図の動作を示すタイミングチャート、第４図は
従来例のブロック図、第５図（ａ），（ｂ）は第４図の
動作を示すタイミングチャートである。 11,12,1n……信号処理ユニット、21,22,2n……３ステー
トバッファ、７……コントロール回路、８……クロック
発生回路、31,32,3n……遅延回路、40……共通ライン、
13……抵抗、14……加算回路、15,16,20……ラッチ、1
7,18……AND回路、19……加算器、100……データバス、
104……基本クロック。
Claims (1)
- 【請求項１】データバスにそれぞれの入力端が接続され
コントロール信号及びストローブ信号に応答して前記デ
ータバス上のデータを取り込む少なくとも３つの信号処
理ユニットと、前記信号処理ユニットの出力端と前記デ
ータバス間にそれぞれ設けられ前記コントロール信号に
応答して前記信号処理ユニットの出力を前記データバス
に出力すると共に第１の論理レベルの制御信号を発生す
るバッファ回路と、前記コントロール信号を発生するコ
ントロール回路と、前記信号処理ユニットに動作クロッ
クを供給するクロック発生回路と、前記データバスにほ
ぼ平行に配置され前記データバスと同一配線材料でかつ
長さ単位あたりの遅延量がほぼ等しい共通ラインと、前
記バッファ回路から発生する前記制御信号を前記共通ラ
インに供給する手段と、前記共通ラインと前記信号処理
ユニットのストローブ信号入力端の間に設けられた遅延
回路とを有することを特徴とするディジタル信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274507A JP2534654B2 (ja) | 1985-12-05 | 1985-12-05 | デイジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274507A JP2534654B2 (ja) | 1985-12-05 | 1985-12-05 | デイジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133553A JPS62133553A (ja) | 1987-06-16 |
| JP2534654B2 true JP2534654B2 (ja) | 1996-09-18 |
Family
ID=17542658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274507A Expired - Fee Related JP2534654B2 (ja) | 1985-12-05 | 1985-12-05 | デイジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534654B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5368528A (en) * | 1976-11-30 | 1978-06-19 | Matsushita Electric Works Ltd | Signal transmitter |
| JPS5443428A (en) * | 1977-09-12 | 1979-04-06 | Toshiba Corp | Digital signal transfer system |
-
1985
- 1985-12-05 JP JP60274507A patent/JP2534654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62133553A (ja) | 1987-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |