JPS5950636A - 時分割多重信号をビツト同期して多重分離するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、ブロックとして現われるフレーム識別ワード
を有する時分割多重信号をビット同期して多重分離する
ための装置に関する。

上記のような装置は、雑誌「Ｔｅｌｃｏｍ−Ｒｅｐｏｒ
ｔ　ｊ２号（１９７９）の特別号「Ｄｉｇｉｔａｌ　Ｔ
ｒａｎｓｍｉｓ−ｓｉｏｎＪの第５９頁〜第６４頁に１
３９　Ｍｂｉ　ｔ／ｓまでのビット速度に対する装置が
記述されており、既に公知である。

従来、直−並列変換はシフト・レジスタを用いて、デー
タを順次該レジスタに書き込み、誉込みクロックの整数
倍にあたる時点で並列に読出していた。西独特許第２８
５６５６５号明細書には、実際に使用可能な多重分離装
置が記述されている。用いられるメモリ要素のデータ認
識時間（セット・アップ時間およびホールド時間）は、
分割されるべき直列時間多重信号のビット長に対して充
分に短くなければならないので、例えは、５６５　Ｍｂ
ｉｔ／ｓのビット列では、相応に高い損失を有する非常
に高速のフリップ・フロップが必要である。

上に引用した雑誌の記述からも明らかなように、同期は
多重分離装置の入力側で行なわれていた。しかしながら
、５６５　Ｍｂｉｔ／ｓの時分割多重信号のビット列で
は、速度に関連した問題が生じている。

発明の目的 本発明の課題は、高いビット列に適しており、そしてイ
エローブック第■巻、第２１９頁ないし第２２０頁（Ｆ
ａｓｃｉｃｌｅ　１１．３．Ｒｅｃ、Ｇ　９２２　。

６．４節）によるＣＣＩＴＴ勧告を満足させる同期形多
重分離装置を提供することにある。さらに本発明は、多
重分離装置の可能な限り大きな部分を、ＥＣＬ（エミッ
タ結合論理）技術を用いテ集積回路（ｒ−ト・アレイ）
として実現可能にしようとするものである。

上に引用したＣＣＩＴＴ勧告によれは、フレーム識別ワ
ードが４回逐次認識されなかった場合に始めてチャンネ
ル側車てを変更してもよいとしている。

発明の構成と効果 本発明によれば、上記の課題は、冒頭に述べた形式の装
置から出発して入力側に、時分割多重信号の１ビツト長
に相当する信号走行時間を有する（ｎ−１）個の導体要
素から構成された連鎖（ロ）路を設け、後続の伝送路に
、上記連鎖回路の入力端かまたはそれぞれ１つの導体要
素の出力端と接続された入力端を有するｎ個のＤフリッ
プ・フロップから成る第１のメモリと、第２のメモリと
、第６のメモリと、上記第２のメモリおよび上記第６の
メモリに接続されたチャンネル分配器と、第４のメモリ
とを設け、上記第２のメモリと上記チャンネル分配器と
の間の制御路に、デコーダと、第５のメモリと、第６の
メモリと、符号化器とを設け、そして上記第５および第
６のメモリの後に、フレーム計数器が後置接続されてい
る論理回路を設け、該フレーム計数器で上記第６のメモ
リと論理回路を制御することにより解決される。

特許請求の範囲第２項以下には本発明による装置の実施
態様が記載されている。

以下実施例を参照し、本発明の詳細な説明する。

第１図は本発明による同期形多重分岨装置の１実施例を
示す。

この装置は、入力端１、第１のメモリ３９を有する多重
分離回路２、メモリ７．８．１０゜１６および１７、チ
ャンネル分配回路９、出力端１１〜１４、デコーダ１５
、符号化器１８、論理回路２１、フレーム計数器２３、
および入力端３０を有するクロック発生器２７を有する
。

この第１図に示した装置の動作態様を、第２図〜第６図
に示した詳細な回路図、ならびに第９図に示したパルス
波形図を参照して説明するととＫする。

第２図は、第１図に示した多重分離回路２の実施例のブ
ロック図である。ここで多重分離回路は、導体要素３２
〜３４からなる連鎖回路３１、該連鎖回路３１の特性イ
ンピーダンスの値を有する終端抵抗３５、出力端３〜６
を備えたＤフリップ・クロック４０〜４３を含む第１の
メモリ３９、および共通のクロック入力端２８とを有し
ている。さらに入力端１には、入力端４４を有する判定
段４５が前置接続されている。

第３図を参照するに、判定段４５は２つの閾値検出器４
５１と４５２、オア・ゲート４５３、および高ビツト速
度用のＤフリップ・クロック４５４を有している。閾値
検出器４５１は、閾値Ｕ１が越えられた際に論理「１」
を発生し、閾値検出器４５２は閾値Ｕ２が越えられた際
に論理「１」を発生する。

第４図は、入力端３ないし６と出力端１１ないし１４と
の間に接続され、メモリ７．８および１０ならびにチャ
ンネル分配器９を有する伝送路を示す。コンマで区切ら
れた２つの数字からなる参照数字はＤフリップ・フロッ
プを表わす。この場合、第１番目の数字は、チャンネル
を表わし、第２番目の数字は、伝送装置における該Ｄフ
リップ・フロップの位置を表わす。４６〜４９はマルチ
プレクサを表わし、これらのマルチプレクサは制御入力
端１９および２０を有している。

第５図は、デコーダ１５、メモリ１６および１７、論理
回路２１ならびに符号化器１８を詳細に示す。

デコーダ１５は、４つのアンド・デート５０〜５３を有
し、これらアンド・デートの入力端は、対応の記号で示
すＤフリップ・クロックのＱまたはる出力端に接続され
ている。なお、Ｄフリップ・フロップの参照数字の上に
記入された横線もしくはパーは、反転入力端６から取出
されたことを意味する。

メモリ１６および１７は、それぞれ４つのＤフリップ・
フロップ５４〜５７．！＝５８〜６１とからなる。メモ
リ１６のＤフリップ・クロック５４〜５７のクロック入
力端はクロック端子２８に接続されており、メモリ１７
のＤフリップ・フロップ５８〜６１のクロック入力端は
アンド・デート４７の出力端に接続されている。このア
ンド・デート６２０１つの入力端はクロック入力端２８
に接続され、そして他方の入力端は制御信号入力端２４
に接続されている。

論理回路２１は、オア・ゲート６３〜６６および７１、
アンド・デート６７〜７０、および１つの出力端２２を
有する。

第６図は、制御回路７２、シフト・レジスタ７３、セッ
ト・パルス回路７４、およびモニタ回路７５から構成さ
れるフレーム計数器２３を示している。

制御回路７２Ｆｉ、Ｒｓスリップ・フロップ７６、オｙ
−？−）７７、イ：／Ｎ−／７８、Ｄ７リツプ・クロッ
ク７９、アンｒ・ゲート８０、および反転入力端を有す
るアン）”−？−）８１を含む。セット・パルス回路７
４は、Ｄフリップ・フロップ８２とアンド・ゲート８３
とから構成されている。シフト・レジスタ７３は４つの
Ｄフリップ・クロック８４〜８７を有する。

モニタ回路７５はノア・ゲート８８、アンド・デート８
９、およびＲｅフリップ・フロップ９０から構成されて
いる。

第２図に示した入力端４４に、ＡＭＩ符号化（Ａｌｔｅ
ｒｎａｔｅ−Ｍａｒｋ−Ｉｎｖｅｒｓｉｏｎ）時分割多
重信号が加えられると、この信号は判定段４５において
２進時分割多重信号に変換される。この信号は第１図お
よび第２図に示した入力端１を介して多重分離回路２に
供給される。第２図に示すように、この時間多重信号は
そこで連鎖回路３１に入る。個々の導体要素３２〜３４
は、入力端１における時分割多重信号のビット長間対応
する信号伝搬時間を有し工いる。例えは、５６５　Ｍｂ
ｉｔ／ｓのビット列では、導体要素は４０ｃＩＩＬ長の
ケーブルの形で構成される。ケーブルの代わりに高い収
縮係数を有する担体上に載置されたストリップ導体を設
ければ、この長さをかなり短くすることができる。

入力端２８には、入力端１０時分割多重信号のクロック
Ｔを火に分周した信号が供給される。４つのＤクリップ
・フロップ４０〜４３は、このクロックＴ／４で外部端
子１．３８および連鎖回路３１のタップ３６．３７の信
号を受け、出力端３〜６に伝達する。

第４図は別の伝送路を示す。メモリ７は第１のチャンネ
ルに４つのＤフリップ・フロップ１゜１〜１．４を有し
、第２のチャンネルに４つのＤクリップ・クロック２．
１〜２．４を有し、第３のチャンネルに４つのＤフリッ
プ・フロップ３．１〜３．４をそして第４のチャンネル
に３つのＤフリップ・７０ッゾ４．１〜４．３を有して
いる。メモリには、簡略化するために、反転出力端凸を
有さない４つのＤクリップ・フロップを用いた。

このＤフリップ・フロップによれは記憶場所を節約する
ことができる。より単純なデコーダ１５を使用できるよ
うに、データはＤフリップ・クロック１．３．　２．２
．　３．２および４．２で反転シフトされる。したがっ
てこれらのＤフリップ・フロップおよびＤフリップ・フ
ロップ２．３は、復号のために、非反転出力Ｑに加えて
反転出力乙を必要とするだけである。メモリ７の１５ｓ
ＩのＤフリップ・フロップには、隣接する４つの重畳位
置で１２桁のフレーム識別ワード１１１１１０１０００
００が現われる。第１の位置では、例えは、Ｄフリップ
・フロ７７’３．４１　２．４゜１．４．　４．３．　
３．３．　２．３．　１．３．　４．２．　３．２゜２
．２．　１．２および４．１にフレーム識別ワードのシ
ーケンス列が格納される。第２の位置においては、フレ
ーム・シーケンス・ワードはＤフリップ・７０ツゾ２．
４と３．１との間に位置し、第６の位置においてはＤフ
リップ・フロップ１．４と２．１との間に位置し、そし
て第４の位置においてはＤクリップ・フロップ４．３と
１．１との間に位置する。

メモリ７の各Ｄフリップ・フロップの用力側には、伝送
路において後続するＤフリップ・７０ツゾおよびデコー
ダ１５のアンドゲート５０〜５３が負荷として接続され
る。１４０　Ｍｂｉｔ／ｓまたけ５６５　Ｍｂｉ　ｔ／
ｓの伝送速度において負荷が大き過ぎると、許容し得な
い動作状況をもたらし、それは機能不全を惹起する。し
たがって、チャンネル分配前に、４つの導出された時分
割多重信号は、１ステツプ・シフトされる。

これは第２のメモリ８を用いて行なわれる。

チャンネル分配回路９はこの時点で、Ｄクリップ・クロ
ック１．４．　２．４．　３．４．　１．５．　２．５
゜３．５および４．４にだけ接続される。

チャンネル分配回路９ｖｃおいては、４つのマルチプレ
クサ４６〜４９は、それぞれ制御入力端１９および２０
に印加される符号ワードにしたがって、４つの位置のう
ち同期している位置を検出し、メモリ１０を介してこれ
ら同期している位置を出力端１１〜１４に通し接続する
。

この場合、ビット速度が高いので一時記憶が必要である
。Ｄスリップ・クロック１．６．　２．６゜３．６およ
び４．５は、メモリ７の構成により条件付けられるデー
タ信号を反転した状態で送出する。

第５図に示したデコーダ１５においては、アンド・ゲー
ト５０〜５３のうちの１つがフレーム識別ワードを検出
し、後続するメモリ１６のＤフリップ・フロップに信号
を送出する。この信号は、後置されたメモリ１７のＤフ
リップ・クロックを介して符号化器１Ｂに印加され、そ
して入力端２４にフレーム計数器２３から制御信号Ｓが
印加される時に、論理（ロ）路２１に転送される。これ
は、装置が非同期で動作しており、シフト・レジスタ７
３のＤスリップ・フロップ８４（第６図参照）に情報「
フレーム識別ワード検出されず」が格納されている場合
に相当する。符号化器１８は、該符号化器に供給されて
いる信号を、チャンネル分配器９を制御するだめの符号
もしくはコードに１．に２に変換する。

非同期状態においては、論理回路２１は、メモリ１７の
すべての入力を出力端２２に導通する。第１のフレーム
識別ワードが検出された時に、メモリ１６の対応の出力
信号がメモリ１７のＤフリップ・フロップに記憶されて
出力端２２から導出され、さらにフレーム計数器２３に
印加される。この時制御信号Ｓは論理状態「０」となり
、それＫより、メモリ１７へのクロック供給が遮断され
、パルスは導通しているチャンネルを介してのみ出力端
２２に達することができる。同期状態は６つのフレーム
識別ワードが検出された時に達成される。この同期状態
は、制御信号Ｓが論理状態「１」を取り、かつすべての
オア・デート６３〜６６が導通した時にのみ変化する。

「フレーム識別ワード検出」を意味する論理回路２１の
出力パルスは、端子２２（第６図参照）を介してフレー
ム計数器２３のシフト・レジスタ７３に供給される。こ
のシフト・レジスタ７３は、制御回路７２の出力パルス
によってクロック制御される。

制御回路７２０ＲＳフリツプ・フロップ７６は、セット
・パルス回路７４のセット・パルスＳＩでセットされる
。装置が同期しておらず、セしてＤフリップ・フロップ
８４が情報「フレーム識別ワード検出されず」を記憶し
ており、論理結合がアンド・デート８１を介して行なわ
れる場合に１該ＲＳフリツプ・フロップ７６はリセット
される。シフト・レジスタ７３のクロックに対するイネ
ーブル信号、即ちＲＳフリップ・クロック７６の出力信
号またはクロック発生器２７のフレーム・クロックＲＴ
は、オア・デート７７で論理結合されて、インバータ７
８を介しクロック制御されているＤフリップ・フロップ
７９に供給される。このＤフリップ・フロップ７９の出
力信号はアンド・ｒ−）　８０介して、シフト・レジス
タ７３のだめのクロックＴ／４を発生する。

クロック’Ｉ’／４はしたがって、装置が同期しておら
ず、かつＤスリップ・クロック８４に情報「フレーム識
別ワード検出されず」が記憶されている場合に、シフト
・レジスタ７３に定常的に印加される。１つのクロック
・パルスＴ／４は、装置が同期しているか％またはＤフ
リップ・フロップ８４が情報「フレーム識別ワード検出
」を記憶している時には、フレーム毎に印加される。

モニタ回路６０において、ＲＳフリップ・フロップ９０
は、装置が同期しているかまたは非同期状態にあるかに
関する情報を記憶する。６つのフレーム識別ワーＰが順
次正しく検出された時には、装置は同期している。これ
は、アンド・デート７４が信号を発生している場合に相
当する。順次４つのフレーム識別ワードが検出されない
場合には、ノア・ゲート７３が信号を発生し、ＲＳフリ
ップ・クロック９０をリセットする。この時装置は同期
状態にはない。

最初にフレーム識別ワードが検出された時に、Ｄフリッ
プ・７０ツブ８４の信号は論理状態「Ｏ」から論理状態
「１」に切換わる。１ビツト後に、セット・パルス回路
７４のＤスリップ・フロップ８２のる出力は論理状態「
１」がら論理状態「０」に切換わる。アンド・デート８
３によりこれら２つの信号を論理結合することによって
、クロック発生器２７のための１ビット幅を有するセッ
ト・パルスＳＩが得られる。

第７図は、次表に従って１０進コードをデュアル（双対
）コードに変換する符号化器１８を示す。

表中、左側で論理状態ＨはＤスリップ・フロップ５８〜
６１Ｑ出力端における高レベルであり、Ｌは低レベルを
表わしている。そして右側には、第５図の出力端１９お
よび２０におけるレベルが示されている。なお、Ｚは高
抵抗状態を意味する。

符号化器１８は、６状態出力を有する２つのノア・デー
ト９１．９２とオア・デート９３を含む。

第８図はフレーム長計数器９４、分周器９５およびアン
ド・ｒ−ト９６とを備えたクロック発生器２７を示す。

フレーム長計数器９４は、１フレーム内に存在するチャ
ンネル当りのビット数を計数する。

非同期状態においてフレーム識別ワードが検出されると
、セット・パルスＳ工がフレーム長計数器９４を初期値
に設定する。新しいフレーム識別ワードを時期する間、
アンド・ｆ　−）　９６は１ビット幅のフレーム・クロ
ック・パルスＲＴを発生する。

第９図のパルス信号波形図には基本的な動作プロセスが
示されている。この場合、 ａ）はＤフリップ・フロップ５５の入力論理状態を表わ
し、 ｂ）はＤフリップ・フロップ５５の出力論理状態を表わ
し、 Ｃ）はＤフリップ・フロップ５６の入力論理状態を表わ
し、 ｄ）はＤスリップ・フロップ５６の出力論理状態を表わ
し、そして ｅ）はオア・ゲート７１したがってまた論理回路２１の
出力端２２の論理状態を表わし、さらに ｆ）はシフト・レジスタ７３のＤフリップ・フロップ８
４の出力論理状態を表わし、ｇ）はモニタ回路７５にお
けるＲＳフリツゾ・フロップ９０の出力論理状態を表わ
し、そして、 ｈ）は制御装置７２のＤスリップ・フロ７７’７９の出
力論理状態を表わす。

Ａ）は１番目の認識されたフレーム識別ワードを表わし
、 Ｂ）は第２の認識されたフレーム識別ワードを表わし、 Ｃ）は第６の認識されたフレーム識別ワードを表わし、 Ｄ）は第１の認識されないフレーム識別ワードを表わし
、 Ｅ）は第２の認識されないフレーム識別ワードを表わし
、 Ｆ）は第６の認識されないフレーム識別ワードを我わし
、 Ｇ）は第４の認識されないフレーム識別ワードを表わし
、 Ｈ）は第１の新たに認識されたフレーム識別ワードを表
わし、そして 工）は第２の現時点で認識されないフレーム識別ワード
を衣わす。

Ｔ１までの期間にサーチが行なわれる。Ｔ１とＴ２との
間の時間中に同期がなされる。即ち、フレーム識別ワー
ドが順次４回検出される。時点Ｔ２までは装置は同期し
ない。Ｔ２とＴ４の期間内にシステムは同期状態にある
。Ｔ３とＴ４の期間内に同期が外される。即ち、フレー
ム識別ワードが逐次的に、４回検出されない。時点Ｔ４
から装置は再び非同期になる。続いてＴ４ないしＴ５の
期間中にサーチが行なわれ、Ｔ５ないしＴ６の期間中に
同期が取られ、時点Ｔ６から再びサーチが行なわれる。

第９図中、※）は、フレーム識別ワードの第１のビット
がメモリ７の第６のチャンネルに在ることを意味し、 泰※）は、フレーム識別ワードの第１のビットがメモリ
７の第２のチャンネルに在ることを意味する。図にはフ
レーム長は大きく短縮して示されている。デート動作時
間は図示を明瞭にする意図から示さなかった。

入力側の時分割多重信号のクロックＴから、増幅器、移
相器および分周器（分周比４：１）を用いてクロックＴ
／４を得ることができる。

【図面の簡単な説明】

第１図は本発明による同期多重分離装置を示す図、第２
図は直−並列変換器および第１のメモリを備えた多重分
離装置を詳細に示す図、第３図は判定段を詳細に示す図
、第４図は伝送路に設けられる多重分離装置の他の部分
を詳細に示す図、第５図はチャンネル分配制御路に設け
られる装置部分を詳細に示す図、第６図はフレーム計数
器を示す図、第７図は符号化器を示す図、第８図はクロ
ック発生器を示す図、そして第９図は同期の動作態様を
図解するパルス波形図である。 ２・・・多重分離回路、５．７，８．１０．１６゜１７
．３９・・・メモリ、９・・・チャンネル分配回路、１
５・・・デコーダ、１８・・・符号化器、２１・・・論
理回路、２３・・・フレーム計数器、２７・・・クロッ
ク発生器、３１・・・連鎖回路、４５・・・判定段、４
５１．４５２・・・閾値検出器、７２・・・制御回路、
７３・・・シフト・レジスタ、７４・・・セット・パル
ス回路、７５・・・モニタ回路。

Claims (1)

1. 【特許請求の範囲】 １、　ブロックとして現われるフレーム識別ワードを有
   する時分割多重信号をビット同期して多重分離するだめ
   の装置において、入力側に、時分割多重信号の１ビツト
   長の信号走行時間を有する（ｎ−１）個の導体要素（３
   ２〜３５）から構成された連鎖回路（３１）を設け、後
   続の伝送路に、前記連鎖回路（３１）の入力端（１）か
   またはそれぞれ１つの導体要素（３２ないし３４）の出
   力端（３６ないし３８）と接続された入力端を有するｎ
   個のＤスリップ・フロップ（４０ないし４３）から成る
   第１のメモリ（３９）と、第２のメモリ（７）と、第６
   のメモリ（８）と、前記第２のメモリ（７）および前記
   第６のメモリ（８）ｋ接続されたチャンネル分配器（９
   ）と、第４のメモリ（１０）とを設け、前記第２のメモ
   リ（７）と前記チャンネル分配器（９）との間の制御路
   に、デコーダ（１５）と、第５のメモリ（１６）と、第
   ６のメモリ（１７）と、符号化器（１８）とを設け、そ
   して前記第５および第６のメモリ（１６，１７）の後に
   、フレーム計数器（２３）が後置接続されている論理回
   路（２１）を設け、該フレーム計数器で前記第６のメモ
   ＋７　（１７）と論理回路（２１）を制御することを特
   徴とする時分割多重信号をビット同期して多重分離する
   だめの装置（第１図）。 ２、５０Ω、６０Ωまたは７５Ωの特性インピーダンス
   を有する導体要素（３２〜３４）を設けた特許請求の範
   囲第１項記載の多重分離装置。 ３、　導体要素（３２〜３４）としてケーブル片を設け
   た特許請求の範囲第１項または第２項記載の多重分離装
   置（第２図）。 ４、導体要素（３２ないし３４）としてストリツブ導体
   を設けた特許請求の範囲第１項ないし第２項記載の多重
   分離装置。 ５、ストリップ導体が６ないし５の収縮係数を有する担
   体に設けられている特許請求の範囲第４項記載の多重分
   離装置。 ６、　ブロックとして現れる１２桁のフレーム識別ワー
   ドに同期するための４つの出チャンネルのために、第２
   のメモリ（７）において、第１のチャンネルに４つのＤ
   フリップ・フロップ（１，１〜１．４）が、第２のチャ
   ンネルに４つのＤフリップ・フロラ７’（２，１〜２．
   ４）が、第６のチャンネルに４つのＤフリップ・フロッ
   プ（３，１〜３．４）が、そして第４のチャンネルに６
   つのＤフリップ・フロップ（４゜１〜４．３）が連鎖状
   ないし縦続的に接続されており、前記第１のチャンネル
   においては第６のＤフリップ・フロップ（１，３）　Ｋ
   、前記第２、第６および第４のチャンネルにおいては第
   ２のＤフリップ・フロップ（２，２，３，２゜４．２）
   に６出力端が設けられ、他方残りのＤフリップ・フロッ
   プではＱ出力端が設けられている、特許請求の範囲第１
   項ないし第５項のいずれかに記載の多重分離装置（第４
   図）。 Ｚ　第６のメモリ（８）および第４０メそり（１０）に
   おいては、単に１つのＱ出力端を有するＤフリップ・フ
   ロップ（１，５，２，３，３゜５、　４．５　；　１．
   ６．　２．６．　３．６．　４．６　）か設けられ、こ
   れらすべてのＤフリップ・フロップのクロック入力端（
   Ｃ）を互いに接続した特許請求の範囲第６項記載の多重
   分離装置（第４図）。 ８、　チャンネル分配器（９）において、１つの制御コ
   ード・ワード（Ｋ１．に２）に対しそれぞれ２つの入力
   端１９．２０）を有する４つのマルチプレクサ（４６〜
   ４９）を設け、第１のマルチプレクサ（４６）において
   はその第１の入力端を第３のメモリ（８）の第６のチャ
   ンネルのＤフリップ・フロップ（３，５）のＱ出力端と
   接続し、第２の入力端を第２のチャンネルのＤフリップ
   ・フロップ（２，５）のＱ出力端と接続し、第３の入力
   端を第１のチャンネルのＤスリップ・フロップ（１，５
   ）の出力端と接続し、そして第４の入力端を第６のメモ
   リ（８）の第４のチャンネルのＤスリップ・フロップ（
   ４，４）のＱ出力端と接続し、第２のマルチプレクサ（
   ４７）においてはその第１の入力端を第６のメモリ（８
   ）の第２のチャンネルのＤスリップ・フロップ（２，５
   ）のＱ出力端と接続し、第２の入力端を第１のチャンネ
   ルのＤフリップ・フロップ（１，５）のＱ出力端と接続
   し、第３の入力端を第４のチャンネルのＤスリップ・フ
   ロップ（４，４）の出力端と接続し、そして第４の入力
   端を第２のメモリ（７）の第２のチャンネルの最後のＤ
   フリップ・フロップ（２，４）のＱ出力端と接続し、第
   ６のマルチプレクサ（４８）においてはその第１の入力
   端を第６のメモリ（８）の第１のチャンネルのＤフリッ
   プ・フロラ７’（１，５）のＱ出力端と接続し、第２の
   入力端を第４のチャンネルのＤフリップ・フロップ（４
   ，４）のＱ出力端と接続し、第３の入力端を第２のメモ
   リ（７）の第６のチャンネルの最後のＤフリップ・フロ
   ップ（３，４）のＱ出力端と接続し、そして第４の入力
   端を第２のチャンネルの最後のＤスリップ・フロップ（
   ２，４）のＱ出力端と接続し、そして第４のマルチプレ
   クサ（４９）においてはその第１の入力端を第３のメモ
   リ（８）の第４のチャンネルのＤ　７１Ｊツブ・フロッ
   プ（４，４）　Ｑ出力端と接続し、第２の入力端を第２
   のメモＩＪ　（７）の第３のチャンネルの最後のＤフリ
   ップ・フロップ（３，４）の出力端と接続し、第３の入
   力端を第２のチャンネルの最後のＤフリップ・７０ツブ
   （２，４）のＱ出力端と接続し、そして第４の入力端を
   第２のメモリ（７）の第１のチャンネルの最後のＤフリ
   ップ・フロップ（１，４）のＱ出力端と接続した特許請
   求の範囲第６項記載の多重分離装置（第４図）。 ９、　デコーダ（１５）に反転入力端を有する４つのア
   ンド・デート（５０〜５３）を設け、第１のアンド・デ
   ー）（５０）の入力端を、第２のメモリ（７）の第１の
   チャンネルの第２　（１，２）、第３　（１，３）およ
   び第４　（１，４）のフリップ・クロックの出力端に接
   続すると共に第２のメモリ（７）の第２、第３および第
   ４チヤンネルの第１　（２，１、３，１、４，１）、第
   ２　（２，２，３，２，４，２）および第３（２，３，
   ３，３，４，３）のＤクリップ・フロップの出力端と接
   続し、前記第１チヤンネルの第３のＤクリップ・フロッ
   プ（１，３）および前記第３のチャンネルの第２のＤ７
   リツゾ・フロップ（３，２）においてはｄ出力を用い、
   残りのＤクリップ・フロップにおいてはＱ出力を用い、
   また第２のアンド・ｒ−）（５１）の入力端を第１およ
   び第２のチャンネルの第２　（１，２，２，２）、第３
   　（１，３，２，３）および第４　（１，４，２，４）
   のＤクリップ・フロップの出力端ならびに第３および第
   ４のチャンネルの第１　（３，１，４，１）、第２　（
   ３，２，４゜２）および第３　（３，３，４，３）のＤ
   フリップ・フロップの出力端と接続し、前記第４のチャ
   ンネルの第２のＤクリップ・フロップ（４゜２）ではｄ
   出力を利用しそして残りのＤフリップではＱ出力を利用
   し、また第３のアンド・ｃ−）（５２）の入力端を、第
   ２のメモリ（７）の第１、第２および第３のチャンネル
   の第２　（１，２，２，２，３，２）、第３（１，３゜
   ２．３．　３．３　）および第４　（１，４，２，４，
   ３，４）のＤフリップ・フロップならびに第４のチャン
   ネルの第１　（４，１）、第２　（４，２）および第３
   　（４，３）のＤフリップ・フロップの出力端と接続し
   、前記第１および第２のチャンネルの第６のＤクリップ
   ・クロック（１，３゜２．３）においてはｄ出力を、そ
   して残りのＤフリップ・クロックにおいてはＱ出力を利
   用し、さらに第４のアンド・デート（５３）の入力端を
   、第２のメモリ（７）の第１、第２、第６および第４の
   チャンネルの第１　（１，１。 ２．１　、３．１　、４．１　）、第２　（１，２，２
   ，２，３゜２．４．２）および第３　（１，３，２，３
   ，３，３゜４．３）のＤクリップ・クロックの出方端と
   接続し、前記第１のチャンネルの第３のＤフリップ・ク
   ロック（１，３）および前記第１チヤンネルの第２のＤ
   フリップ・フロップ（４，２）においてはる出力を利用
   し、残りのＤフリップ・フロップにおいてはＱ出力が利
   用される特許請求の範囲第６項記載の多重分離装置（第
   ５図）。 １０、第５のメモリ（１６）においてデコーダ（１５）
   の４つの出力の各々に対してＱ出方端を有するＤフリッ
   プ・フロップ（５４〜５７）を設け、そして前記すべて
   のＤフリップ・フロップ（５４〜５７）のクロック入力
   端（Ｃ）を互いに接続した特許請求の範囲第６項記載の
   多重分離装置ｔ（第５図）。 １１、第６のメモリ（１７）において、第５のメモリ（
   １６）の各出方毎に、Ｑ出方端を有するＤフリップ・フ
   ロップ（５８〜６１）を設け、そして第５のアンド・ゲ
   ート（６２）を設けてその第１の入力端をクロック入力
   端（２８）として、第２の入力端（２４）を制御信号入
   力端として用い、該第５のアンド・デートの出力端をす
   べてのＤフリップ・クロック（５８〜６１）のクロック
   入力端（Ｃ）と接続した特許請求の範囲第６項記載の多
   重分離装置（第５図）。 １２、論理回路（２１）にオア・ゲート（６３〜６６）
   を設け、それらの１つの入力をそれぞれ第６のメモリ（
   １７）のＤクリップ・フロップ（５８〜６１）のＱ出力
   端と接続し、他の入力端をそれぞれ制御信号入力端（２
   ４）と接続し、さらに第６のアンド・デート（６７〜７
   ０）を設けてその入力端を、前記オア・デート（６３〜
   ６６）のそれぞれ１つの出力端と接続し、前記アンド・
   ゲート（６７〜７０）の他の入力端をそれぞれの前置接
   続された前記第６のメモリ（１７）Ｄフリップ９フロツ
   ゾ（５８〜６１）のＤ入力端と接続し、そして別のオア
   ・デー）（７１）を設け、該オア・デートの入力端をそ
   れぞれ前記アンド・ｒ−１（６７〜７０）の１つの出力
   端と接続した特許請求の範囲第６項記載の多重分離装置
   （第５図）。 １３、フレーム計数器（２３）にシフト・レジスタ（７
   ３）を設け、その入力端を論理回路（２１）の出力端（
   ２２）に接続し、伝送路におけるチャンネル数に対応す
   る数のＱ出力端を有するＤフリップ・フロップ（８４〜
   ８７）を前記シフトレジスタ（７３）に設けると共に、
   該シフト・レジスタ（７３）のための制御回路（７２）
   、クロック発生器（２７）のだめのセットパルス回路（
   ７４）およびモニタ回路（７５）を設けた特許請求の範
   囲第６項記載の多重分離装置（第６図）。 １４、５６５　Ｍｂｉｔ／ｓのビット列の時分割多重信
   号の処理に適用した特許請求の範囲第１項ないし第１６
   項のいずれかに記載の多重分離装置。