JPH10512410A - データ伝送システム - Google Patents

Abstract

(57)【要約】 相互に異なるクロック速度で動作する送信クロック領域と受信クロック領域との間でデータストリームを高速で伝送するデータ伝送システムには、２つのシステム部品回路（２０２、２０６）が含まれている。これらのシステム部品回路の１つ（２０２）は、第１のクロック領域から第１のクロック領域のクロック速度をもつデータストリーム（ｄ１）を受信し、このクロック信号（ｃ１１）で制御され、このデータストリームを、各データストリームが、第１のクロック領域のクロック速度の何分の１かのクロック速度をもつ複数の並列データストリームに変換するように設計されている。他のシステム部品回路（２０６）は、並列データストリーム（ｄｕ、ｄ１）を受信し、他のクロック領域のクロック速度（ｃ１２）で制御され前記複数の並列データストリームを、１つの出力データストリームに変換し、第２のクロック領域のクロック速度をもつこの出力データストリームは、第２のクロック領域に送られる。

Description

【発明の詳細な説明】 データ伝送システム 発明の技術分野 本発明は一般に、各クロック領域が、たとえば、ＣＰＵ、ＡＴＭスイッチの一 部、あるいはデータを送受するその他の装置などである２つのクロック領域の間 の数ギガビット／秒のオーダの速度によるデータ伝送に関する。ＡＴＭは、所定 の長さをもちオーバヘッドが小さいデータパケットを使用し適当な媒体を介して 大量のデータを伝送することを可能にする。 より詳細には、本発明は、相互に異なるクロック速度で動作する送信クロック 領域と受信クロック領域との間をデータストリームが高速で伝送されるデータ伝 送システムに関する。 従来技術の説明 各システムに１つある２つの別の発振器から発生するほぼ同じクロック周波数 で動作しており、そして相互に接続されてデータを伝送する２つのデータ伝送シ ステムにおいては、この２つの周波数の間にある種のドリフトが発生する。この ため、この２つのシステムの間にバッファを挿入しなければならないが、どちら のシステムのクロック周波数が高いかによって、このバッファはデータを受信す るよりも早く放出できなければならない。つまり、その逆も同様でなければなら ない。 米国特許第５，３０５，２５３号に、独立した読出しバスおよび書込みバス、 １つが書込み動作用で他の１つが読出し動作用の２つのアドレスリングカウンタ 、バッファが空きおよび満杯の場合を検出するアラームを備えたメモリが説明さ れている。ＧＡを使用せずに応答時間が７ナノ秒以下のメモリをつくることは非 常に困難である以上、この解決方法をギガビット／秒のオーダの周波数で使用す ることはできない。 米国特許第４，８１９，２０１号に、非同期ＦＩＦＯ回路が説明されているが 、この非同期ＦＩＦＯ回路には、次のレジスタが空きの場合に到着するデータを 中 継する、連続したデータ記憶レジスタが含まれている。このＦＩＦＯ回路が空き の場合、データはレジスタスタックの先頭から末尾に中継される。この回路は、 データが劣化する危険があり、その上低速度の解決方法である。 同じ課題に関する他の資料の中には、以下の特許が挙げられる。 米国特許第５，３１９，５９７号「ＦＩＦＯメモリとラインバッファ（FIFO m emory and line buffer）」、 米国特許第５，０８４，８３７号「記憶装置を選択的に迂回できる折り畳み形 データ伝送経路のあるＦＩＦＯバッファ（FIFO buffer with folded data trans mission path permitting selective bypass of storage）」、 米国特許第４，８０３，６５４号「読出し／書込みメモリの入出力アドレスを 別々に発生する循環式先入れ、先出し形バッファシステム（Circular first-in, first-out buffer system for generating input and output addresses for r ead/write memory independently）」。 要約 上に定義した技術のデータ伝送システムに対する本発明の主たる目的は、異な るクロック速度で動作する２つのクロック領域の間に改良されたバッファを提供 することである。このバッファは、高周波においてエネルギを節約するとともに 動作を簡単にし、そして前記バッファ全体にクロック信号を分配しなくてもよい ように設計しなければならない。 第１の側面によれば、本発明によるデータ伝送システムには、第１のクロック 領域から第１のクロック領域のクロック速度をもつデータストリームを受信する 第１のシステム部品回路（system part circuit ）が含まれている。第１のシス テム部品回路はこのクロック速度で制御され、前記データストリームを直並列変 換（serial/parallel convert ）して、それぞれ第１のクロック領域のクロック 速度の何分の１かのクロック速度（clock speed being a certain fraction of the clock speed ）をもつ複数の並列データストリームに変換する。第２のシス テム部品回路は、この複数の並列データストリームを受信し第２のクロック領域 のクロック速度で制御されて、この複数のデータストリームを、第２のクロック 領域のクロック速度をもつ第２のクロック領域に対する１つの出力データストリ ームに並直列変換する。 第１のシステム部品回路には、送信クロック領域からのデータストリームに対 するデータ入力点をもつ入力ノード、送信クロック領域のクロック速度を表すク ロック信号に対する制御入力点、複数の出力データストリームに対する複数のデ ータ出力点、データストリームとクロック信号を受信し、後者に制御されて、入 力データストリームを、それぞれ前記クロック速度の分数のクロック速度（said clock speed fraction ）をもつ複数の並列データストリームに変換する第１の 直並列変換回路が含まれている。 各出力データストリームに対して、送信クロック領域からのクロック信号を、 前記クロック速度の分数のクロック速度を表す出力クロック信号に変換するため 、第１のクロック分周回路を使用することができる。 第１のシステム部品回路は、第１のレベルのルートノードの形をした入力ノー ドと、葉ノード（leaf node ）をもついくつかの別レベルがある木構造にするこ とができる。かかる各葉ノードには、１つ前のレベルの葉ノードからのデータス トリームの１つに対するデータ入力点、１つ前のレベルの葉ノードからの前記ク ロック速度の分数のクロック速度をもつクロック信号の１つに対する制御入力点 、複数の出力データストリームに対する複数のデータ出力点、１つ前のレベルか らデータストリームおよびクロック信号を受信し、このクロック信号に制御され て入力データストリームを、各レベルごとに、ルートノードからの方向で見える とおり、連続して送信クロック領域のクロック速度の小さい分数になるクロック 速度（a successively smaller fraction of the sending clock domain's cloc k speed ）をもつ複数の出力データストリームに変換する第２の直並列変換回路 、出力データストリームのそれぞれに対して、１つ前のレベルからのクロック信 号を、前記連続して小さくなるクロック速度の分数のクロック速度（successive ly smaller clock speed fraction ）を表す出力クロック信号に変換する第２の クロック分周回路、これらの出力クロック信号に対する複数の出力点が含まれて いる。 木構造には、各葉ノードが１つ前のレベルからのデータストリームに対するデ ータ入力点を備えた複数の葉ノードのある最終レベル、前記連続して小さくなる クロック速度の分数のクロック速度をもつクロック信号に対する制御入力点、複 数の出力データストリームに対する複数のデータ出力点、データストリームとク ロック信号を受信し、後者に制御されて、入力データストリームを、前記連続し て小さくなるクロック速度の分数のクロック速度を各データストリームがもつ複 数の出力データストリームに変換する第３の直並列変換回路がさらに含まれてい る。 第２のシステム部品回路には、並列データストリームに対するデータ入力点を もつ出力ノード、受信クロック領域に送られるデータストリームに対するデータ 出力点、受信クロック領域のクロック速度を表すクロック信号に対する制御入力 点、複数の並列データストリームを受信し、クロック信号に制御されてこれらの データストリームを１つの出力データストリームに変換する第１の並直列変換回 路が含まれている。 また第２のシステム部品回路は、複数の並列データストリームに対する複数の データ入力点をもつ最終レベルにおけるルートノードの形をした出力ノード、受 信クロック領域に送られるデータストリームに対するデータ出力点、受信クロッ ク領域のクロック速度を表すクロック信号に対する制御入力点、複数の並列デー タストリームを受信し、クロック信号に制御されて、これらの並列データストリ ームを１つの出力データストリームに変換する第１の並直列変換回路、制御入力 点において受信した制御信号を、入力クロック信号のクロック速度の何分の１か のクロック速度をもつクロック信号に変換する第３のクロック分周回路で構成さ れる木構造にすることができる。いくつかの別のレベルの複数の葉ノードには、 至近上位レベル（the closest upper level ）の複数の葉ノードからマルチプレ クサ回路に送られる並列データストリームに対す複数のデータ入力点、マルチプ レクサ回路によって発生し至近低位レベルのノードに送られるデータストリーム に対するデータ出力点、至近低位レベルから受信されマルチプレクサ回路の動作 を制御するクロック信号に対する制御入力点、至近低位レベルからクロック信号 を受信し、そのクロック信号から、入力クロック信号のクロック速度の何分の１ かのクロック速度をもち、至近上位レベルのノードの制御入力点に供給されるク ロック信号を発生する第４のクロック分周回路が含まれている。最高レベルの各 葉ノードには、第１の回路からマルチプレクサ回路に送られる複数の並列データ ストリームに対するデータ入力点、マルチプレクサ回路によって発生し至近低位 レベルのノードに送られるデータストリームに対するデータ出力点、至近低位レ ベルから受信されマルチプレクサ回路の動作を制御するクロック信号に対する制 御入力点が含まれている。 第１および第２のシステム部品回路の間にＦＩＦＯ回路を接続することができ るが、このＦＩＦＯ回路には逐次形のメモリデバイスが含まれており、このメモ リデバイスに対して、第１のクロック領域のクロック速度によって制御される第 １のシステム部品からのデータストリームが入力され、そしてこのメモリデバイ スから、第２のクロック領域のクロック速度によって制御される第２のシステム 部品回路にデータが読出される。 メモリデバイスには、第１のシステム部品回路の最終レベルの各葉ノードのデ ータ出力点の数に対応する数の逐次形メモリを含めることができる。各メモリに は、第１のシステム部分の最終レベルの各葉ノードからのデータ出力点が共通に 接続されているデータ入力点、第２のシステム部品回路の最終レベルの各葉ノー ドのデータ入力点に接続されているデータ出力点、第１のシステム部品回路の最 終レベルに転送されるクロック信号の１つに対する制御入力点、制御信号として 第１のシステム部品回路の最終レベルに転送されるクロック信号の１つを受信す るために接続された入力点をもつ第１のカウンタの出力からのデータ入力制御入 力点（data input control input）、制御信号として第２のシステム部品回路の 最高レベルに転送されるクロック信号の１つを受信するために接続されている入 力点をもつ第２のカウンタからのデータ出力制御入力点がある。 第２の側面によれば、本発明によるデータ伝送システムには、第１のクロック 速度をもつ高速の直列データの流れ（fast serial data flow:以下、高速直列デ ータ流と呼ぶ）を受信して、このデータ流を直並列変換するように設計された第 １の回路、第１の回路から得られた並列データ流を、第２のクロック速度をもつ 高速直列データ流に並直列変換するように設計された第２の回路がある。 第１の回路は、複数のノードをもつ木の形にすることができ、各ノードには２ つのデータ記憶素子と多分１つのクロック分周器が含まれている。データ記憶素 子は、ラッチ、データフリップフロップあるいは記憶容量を備えた他の素子でも よい。かかるデータ記憶素子を２個使用してクロック分周器を設計することがで きる。 第２の回路は、各ノードが第１の回路からの並列データ流に対するマルチプレ クサ回路と、多分クロック分周器とを含む木の形の構造により構成することがで きる。 この第１および第２の回路の重要な特徴は、ノードからの出力がデータ信号あ るいはクロック信号のいずれの場合であっても、その出力が他のノードの４つ以 上の入力点に到達しないようにこれらの回路を設計できることである。同一分岐 の次のレベルより遠くに信号を転送する必要がない以上、つまり信号は１つのノ ードから他のノードに転送されるだけである以上、配線を短くすることもできる 。 本発明の意味するところは、各サイクル中に最少のゲートをスイッチすればよ く、エネルギを節約するとともに高周波における動作を簡潔にするということで ある。第１および第２の回路を含むチップ全体にクロック信号を分配することは 不要である。 本発明は、異なるクロック領域の間でデータを高速で伝送する分野のすべてに おいて使用することができる。一例として、光ファイバ通信を挙げることができ るであろう。 第２の回路におけるノードのマルチプレクサは、オープンコレクタ出力点を備 えた２つの記憶素子、あるいは２つの記憶素子とマルチプレクサとで構成される 部分的構造で置き換えることが可能である。このようにすることが必要なのは、 入力点におけるデータが時間の５０％以下に制限されている場合だけである。 本発明は、低速で伸縮性のあるＦＩＦＯ（slow elastic FIFO ）との間のラン プ（ramp）を与えるために使用することができる。 図面の簡単な説明 添付の図面を参照して、本発明の実施例をより詳細に説明する。これらの図面 中、 図１は、本発明によるデータ伝送システムの主要な概略を示す。 図２は、図１によるデータ伝送システムの第１の実施例を示す。 図３は、図２の実施例に含まれる直並列変換回路の形で入力ノードを示す。 図４は、図２の実施例に含まれる並直列変換回路の形で出力ノードを示す。 図５は、図２から図４による実施例において現れる信号を含む信号波形図を示 す。 図６は、図１によるデータ伝送システムの第２の実施例を示す。 図７は、図６による実施例に含まれる直並列変換回路の形で入力ノードを示す 。 図８は、図６による実施例に含まれる並直列変換回路の形で出力ノードを示す 。 図９は、図６から図８による実施例に現れる信号を含む信号波形図を示す。 図１０は、図２によるデータ伝送システムの第３の実施例を示す。 図１１〜図１３は、図１０による実施例に現れる信号を含む信号波形図を示す 。 図１４は、図１０〜図１３による解決方法を使用する場合の実施例を、伸縮性 のある低速ＦＩＦＯとの間のランプとして模式的に示す。 実施例の詳細な説明 図１において、番号１０２、１０４はそれぞれのクロック領域を表す。クロッ ク領域１０２、１０４は、たとえば、ＣＰＵ、ＡＴＭスイッチの一部など、つま り、それぞれがデータを送受する何らかの装置であればよい。クロック領域１０ ２には第１のクロック速度Ｃ１１で動作する内部クロック発振器があり、クロッ ク領域１０２には、第１のクロック速度とは異なる第２のクロック速度Ｃ１２で 動作する内部クロック発振器がある。 ２つのクロック領域１０２、１０４は、相互にデータを伝送するようになって いる。２つのクロック領域のクロック速度が異なっているため、第１のクロック 速度Ｃ１１により決まるデータ速度で第１のクロック領域１０２から出て行く直 列データｄ１を、同一ビット内容であるが第２のクロック速度Ｃ１２に調整され たデータ速度をもつ直列データの形で第２のクロック領域１０４に到達させる回 路１０６が伝送経路になくてはならない。 ２つのクロック領域の間で双方向通信が望ましい場合は、上に説明したクロッ ク領域１０２からクロック領域１０４に至る方向の通信に対する装置に対応する 装置が、反対の方向、すなわち、クロック領域１０４からクロック領域１０２に 至る方向の通信に存在すればよい。また、今ここで述べたことは図１による実施 例と同じ基本的な考えに基づいているので、以下詳細に説明する実施例にも適用 可能である。 クロック領域１０２からクロック領域１０４へデータを送る場合、ｄｉおよび ｃｉ（それぞれ、データ入力点およびクロック入力点）は、それぞれ、回路１０ ６の入力側におけるクロック領域１０２からのデータストリームｄ１に対する入 力点と、クロック信号ｃ１１に対する制御入力点とを表す。以下に説明する異な る実施例においても、今述べたことに対して、クロック領域１０２に対応するク ロック領域を、受信クロック領域と呼ぶことにする。さらに同じことに対して、 回路１０６の出力側のデータストリームｄ２に対するデータ出力点をｄｏと呼び 、クロック領域１０４からのクロック信号ｃ１２に対する制御入力点をｃｉと呼 ぶことにする。 以下一般に、符号ｄ１を送信クロック領域からのデータストリームに使用し、 ｄ２を受信クロック領域に送られるデータストリームに使用する。符号ｃ１１お よびｃ１２を、それぞれ送信クロック領域からクロック信号と、受信クロック領 域から回路１０６の出力側に送られるクロック信号とに使用する。 以下詳細に説明され、いくつかあるとしたら追加される符号ｄｉは、回路１０ ６の各データ入力点に使用される。以下詳細に説明され、いくつかあるとしたら 追加される符号ｄｏは、回路１０６の各データ出力点に使用される。あるクロッ ク信号を受信する回路の各制御入力点に符号ｃｉを使用し、最初に述べたクロッ ク信号に関して反転されたクロック信号を受信する各制御入力点に符号ｃｉｐを 使用する。符号ｃｉ、ｃｉｐはペアで存在する。 さらに、以下詳細に説明され、いくつかあるとしたら追加される符号ｃｏ（ク ロック出力）は、あるクロック信号が発生する回路の各クロック出力点に使用さ れ、追加されうるｐで終わる同じ符号は、最初に述べたクロック信号に関して反 転されたクロック信号を放出する各クロック出力点に使用される。またこの２つ の形の出力点は、ペアで存在する。 図１の回路１０６の第１の簡単な実施例を、２ビットＦＩＦＯの形で図２に示 す。この回路には、ｄｉでデータストリームを受信し、ｄｉを各出力点ｄｏｕ（ 上位データ出力点（data output upper ））およびｄｏｌ（下位データ出力点 （data output lower ））における２つのデータストリームｄｕ（上位データ（ data upper））およびｄｌ（下位データ（data lower））にそれぞれ変換する直 並列変換器２０２が含まれている。クロック信号ｃ１１が制御入力点ｃｉおよび インバータ２０４に転送されると、インバータ２０４から反転されたクロック信 号が制御入力点ｃｉｐに転送される。ここで次に示す複数の実施例と同様、それ ぞれのクロック領域から反転したクロック信号を直接転送することができる。直 並列変換器２０２における２つのデータストリームｄｕ、ｄ１には、入力ｄｉの データ速度の半分のデータ速度がそれぞれ与えられる。 データストリームｄｕ、ｄｌは、直並列変換器２０６のデータ入力点ｄｉｕ（ 上位データ入力点）およびｄｉｌ（下位データ入力点）で受信され、そこで受信 クロック領域のクロック速度ｃ１２によって決まるデータ速度をもつ出力データ ストリームｄ２に変換され、回路２０６のデータ出力点ｄｏにおいて放出する。 この動作は、回路２０６の制御入力点ｃｉに転送される第２のクロック領域のク ロック信号ｃ１２と、クロック信号ｃ１２に関して反転されたクロック信号を回 路２０６の制御入力点ｃｉｐに転送するインバータ２０８とによって実行される 。双方向通信が望ましい場合は、対応する装置が、反対の方向、すなわち、クロ ック領域１０４からクロック領域１０２に至る方向に存在すればよい。 一例として、直並列変換器２０２のさらに詳しい実施例を図３に示す。図３に よる回路には、たとえば、データフリップフロップの形で２つのデータ記憶素子 ３０２、３０４がより明確に含まれている。フリップフロップ３０２、３０４は 、それぞれデータ入力点３０６、３０８において、入力点ｄｉからデータ信号ｄ ｌを受信する。さらにフリップフロップ３０２、３０４は、それぞれ制御入力点 ３１０、３１２をもち、その制御入力点において回路２０２の制御入力点ｃｉ、 ｃｉｐからクロック信号を受信する。フリップフロップ３０２、３０４には、そ れぞれデータ出力点ｄｏｕ、ｄｏｌに接続された１つの出力点がある。データス トリームｄ１は、ゲート３１０、３１２においてそれぞれのクロック信号のエッ ジで、フリップフロップ３２０、３０４によりクロックと同期がとられ（clocke d out ）、データ出力点ｄｏｕ、ｄｏｌにデータストリームｄｕ、ｄ１がそれぞ れ得られる。 図２の並直列変換器２０６の実施例を、たとえばマルチプレクサ４０２の形で 図４に示す。入力点ｄｉｕ、ｄｉｌにおけるデータストリームｄｕ、ｄ１は、マ ルチプレクサ４０２の入力点４０４、４０６でそれぞれ受信される。マルチプレ クサ４０２には、回路２０６の制御入力点ｃｉにおけるクロック信号ｃ１２に対 する制御入力点４０８、データストリームｄ２に対する回路２０６のデータ出力 点ｄｏに接続されたデータ出力点４１０がある。クロック信号ｃ１２に制御され ると、データストリームｄｕ、ｄ１はマルチプレクサ４０２で結合されてデータ ストリームｄ２になる。 図２で発生する信号のうち、一例として図５ａ〜ｆは、第１のクロック領域か らのクロック信号ｃ１１、ｄｉに現れる２つのビット５０２で構成されるデータ ストリーム、ｄｏから第２のクロック領域に到着するデータストリームｄ２、第 ２のクロック領域からのクロック信号ｃ１２、データストリームｄｕおよびデー タストリームｄ１の波形（appearance）をそれぞれ表している。データストリー ムｄ１のビット列は、その新しいデータが入力されるたびに、つまり、ｄｕに対 してはクロック信号ｃ１１の立ち上がりエッジで、ｄ１に対して立ち下がりエッ ジで、ｄｕおよびｄ１の値を変更するように選択されている。 図５から、信号ｃ１１の２つの連続パルスの立ち上がりエッジで、ｄｕがトリ ガされてオン、オフし、対応することは２つの連続パルスの立ち下がりエッジで ｄ１に対して発生しているように見える。また、このためクロック信号ｃ１２と 正確に同位相のデータストリームｄ２になるようにも見える。２つのデータビッ ト５０２の３箇所にある中間レベルは、データが定義されていないことを示す。 回路１０６の別の実施例を、４ビットＦＩＦＯの形で図６に示す。本実施例に おいては、直並列変換機能およびクロック分周機能をもつ入力ノード６０２の入 力点ｄｉ、ｃｉ、ｃｉｐにおいて、直列データストリームｄ１と、クロック信号 ｃ１１およびその反転されたクロック信号とが、送信クロック領域からそれぞれ 受信される。 図７を参照すると、入力ノード６０２の実施例には、たとえば図３におけるデ ータ記憶回路と同様に設計されたデータ記憶回路が含まれている。したがって、 本実施例には２つのデータ記憶素子７０２、７０４が含まれ、各データ記憶素子 は、そのデータ入力点７０６、７０８において、入力点ｄｉからデータストリー ムをそれぞれ受信する。スイッチ７０２は制御入力点７１０において入力点ｃｉ からクロック信号ｃ１１を受信する。スイッチ７０４は制御入力点７１２におい て入力点ｃｉｐから反転されたクロック信号ｃ１１を受信する。さらにフリップ フロップ７０２、７０４には、それぞれ入力ノード６０２のデータ出力点ｄｏｕ 、ｄｏｌに導かれるデータ出力点があり、この出力点において、出力データスト リームはクロック信号ｃ１１およびｃ１１から反転されたクロック信号によりそ れぞれクロックと同期がとられる。 図７による入力ノードには、２つのフリップフロップ７１８、７２０をそれぞ れ含むクロック分周回路がさらに含まれている。フリップフロップ７１８は制御 入力点７２２において入力点ｃｉからクロック信号ｃ１１を受信し、フリップフ ロップ７２０は制御入力点７２４において入力点ｃｉｐから反転されたクロック 信号を受信する。フリップフロップ７１８、７２０には、入力ノード６０２のク ロック出力点ｃｏｕ（上位クロック出力点）、ｃｏｕｐとｃｏｌ（低位クロック 出力点）、ｃｏｌｐとにそれぞれ導かれる２つのクロック出力点がある。クロッ ク出力点ｃｏｌｐに接続されたフリップフロップ７２０の出力点は、フリップフ ロップ７１８のデータ入力点７３４に接続されており、クロック出力点ｃｏｕに 接続されたフリップフロップ７１８の出力点は、フリップフロップ７２０のデー タ入力点７３６に接続されている。 ｄｕｌ（上位左側データ（data upper left））と呼ぶデータストリームは、 クロック出力点ｃｏｕにおけるｃｕｌと呼ぶクロック信号およびクロック出力点 ｃｏｕｐにおけるｃｕｌｐと呼ぶ反転された値のクロック信号と同様、図６の入 力ノード６０２から、図２の直並列変換器２０２と同じ種類の直並列変換器６１ ０の入力点ｄｉ、ｃｉ、ｃｉｐにそれぞれ転送される。図２と同様、直並列変換 器６１０のデータ出力点ｄｏｕ、ｄｏｌは、それらのデータストリームｄ１１、 ｄ１０を伝送するため、図２の並直列変換器２０６と同じ種類の並直列変換器６ １２の入力点ｄｉｕ（上位データ入力点）、ｄｉｌ（下位データ入力点）にそれ ぞれ接続されている。 データストリームｄ１１（低位左側データ）、クロック信号ｃ１１（低位左側 クロック）、クロック信号ｃ１１ｐを、入力ノードのデータ出力点ｄｏｌ、クロ ック出力点、ｃｏｌ、ｃｏｌｐからそれぞれ受信するため、直並列変換器６１０ および並直列変換器６１２と同様な装置が直列に接続されている。直並列変換器 ６１４の対応する入力点を、それぞれｄｉ、ｃｉ、ｃｉｐと命名し、並直列変換 器６１６の対応する入力点を、それぞれｄｉｕ、ｄｉｌと命名し、２つのデータ 信号をｄ０１、ｄ００と命名する。 回路６１２、６１６のそれぞれのデータ出力点ｄｏおよび制御入力点ｃｉ、ｃ ｉｐは、図２の回路２０４の出力点および入力点に対応しており、出力ノード６ ２２のデータ入力点ｄｉｕ、クロック出力点ｃｏｕ、ｃｏｕｐ、データ入力点ｄ ｉｌ、クロック出力点ｃｏｌ、ｃｏｌｐにそれぞれ接続されている。図６におい て、回路６１２、６１６から出てくるデータ信号を、それぞれｄｕｒ（上位右側 データ）、ｄｌｒ（下位右側データ）と命名し、出力ノードから受信した複数の クロック信号を、それぞれｃｕｒ（上位右側クロック）、ｃｌｒ（下位右側クロ ック）と命名する。出力ノード６２２は、出力点ｄｏに対応するデータストリー ムｄ１２を放出し、送信クロック領域からのクロック信号ｃ１２を使用して、今 説明したクロック信号およびその反転された値を制御入力点ｃｉおよびｃｉｐに それぞれ発生する。 出力ノード６２２の実施例を図８に詳細に示す。この図には、データストリー ムｄｕｒ、ｄｌｒに対する出力ノードのデータ入力点ｄｉｕ、ｄｉｌ、受信クロ ック領域へのデータストリームｄ２に対するデータ出力点ｄｏが示されている。 同様に、受信クロック領域からのクロック信号ｃ１２およびその反転された値に 対する出力ノード６２２の制御入力点ｃｉ、ｃｉｐがそれぞれ示されており、さ らにクロック信号ｃｕｒ、ｃｕｒｐおよびｃｌｒ、ｃｌｒｐに対するクロック出 力点ｃｏｕ、ｃｏｕｐおよびｃｏｌ、ｃｏｌｐがそれぞれ示されている。 図８に示す回路には、マルチプレクサ８０２と、２つのフリップフロップ８０ ４、８０６から構成されるクロック分周器とが含まれている。マルチプレクサ８ ０２には、データ入力点ｄｉｕ、ｄｉｌに接続された２つのデータ入力点８０８ 、８１０がある。制御入力点ｃｉからのクロック信号ｃ１２は、入力点８１４に おいてマルチプレクサ８０２に転送され、出力ｄｏにデータストリームｄ２が得 ら れるように、データストリームｄｉｕ、ｄｉｌのマルチプレクサ動作を制御する 。 クロック分周器８０４、８０６は、主として図７のクロック分周器７１８、７ ２０と同様に設計されている。したがって、このクロック分周器は、フリップフ ロップ８０４の制御入力点８１６において制御入力点ｃｉからクロック信号ｃ２ を受信し、フリップフロップ８０６の制御入力点８１８において制御入力点ｃｉ ｐから反転されたクロック信号を受信する。フリップフロップ８０４には、それ ぞれクロック出力点ｃｏｕ、ｃｏｕｐに接続された２つの出力点があり、フリッ プフロップ８０６には、それぞれクロック出力点ｃｏｌ、ｃｏｌｐに接続された ２つの出力点がある。フリップフロップ８０４からのクロック出力点ｃｏｕには 、フリップフロップ８０６のデータ入力点８２０に対する接続があり、フリップ フロップ８０６からのクロック出力点ｃｏｌｐには、フリップフロップ８０４の データ入力点８２２に対する接続がある。 図６による回路に現れる信号の形を、図９ａ〜図９ｐに示す。図９ａは、入力 ノード６０２のデータ入力点ｄｉにおける、送信クロック領域からの４つのビッ ト９０２を含むデータ信号ｄ１を示す。図９ｂは、入力ノード６０２の制御入力 点ｃｉにおける送信クロック領域のクロック信号ｃ１１を示す。 図９ｃ、図９ｄの波形図は、入力ノード６０２から到着するデータストリーム ｄｕｌ、ｄ１１の波形を示し、図９ｅ、図９ｆの波形図は、それぞれ対応するク ロック信号ｃｕｌ、ｃ１１を示す。 図９ｇから図９ｊは、回路６１０、６１４から到着するデータストリームｄ１ １、ｄ１０およびｄ０１、ｄ００の波形をそれぞれ示す。 図９ｋ、図９１は、最終ノード６２２から回路６１６の制御入力点ｃｉに到着 するクロック信号ｃｕｒ、ｃｌｒの波形をそれぞれ示す。回路６１２、６１６か ら最終ノード６２２にそれぞれ到着するデータストリームｄｕｒ、ｄｌｒの波形 を図９ｍ、図９ｎにそれぞれ示す。 受信クロック領域のクロック信号ｃ１２と、受信クロック領域に送られるデー タストリームｄ２との波形を、それぞれ図９ｏ、図９ｐに示す。 図９から以下に述べることが理解できる。データ信号ｄｕｌ、ｄ１１は、クロ ック信号ｃ１１の２番目のパルスごとに、その立ち上がりエッジおよび立ち下が りエッジでそれぞれトリガされてオン、オフする。クロック信号ｃｕｌ、ｃ１１ は、クロック信号ｃ１１の各パルスの立ち上がりエッジおよび立ち下がりエッジ でそれぞれトリガされてオン、オフする。データ信号ｄ１０、ｄ０１は、クロッ ク信号ｃｕｌの各パルスの立ち下がりエッジおよび立ち上がりエッジでそれぞれ トリガされてオン、オフする。データ信号ｄ１１、ｄ００は、クロック信号ｃ１ １の立ち上がりエッジおよび立ち下がりエッジでそれぞれトリガされてオン、オ フする。データ信号ｄｕｒ、ｄｌｒは、クロック信号ｃｕｒ、ｃｌｒの連続する パルスの立ち上がりエッジでそれぞれトリガされてオン、オフする。この結果と して、図で明らかにされているように、データ信号ｄ２は、受信クロック領域の クロック信号ｃ１２と同期して受信クロック領域へ供給される。 図１の回路１０６の別の実施例を、８ビットＦＩＦＯの形で図１０に示す。本 実施例には、入力ノード１００２、出力ノード１００４が含まれている。これら のノードの設計および動作方法については、入力ノード１００２および出力ノー ド１００４が図６の入力ノード６０２および出力ノード６２２に対応しているの で、その説明をここに繰り返すことは不要である。 ２つのノード１００２、１００４の間に、図６の回路６０２から６２２とそれ ぞれ同じ設計の２つの部品回路１００６、１００８が並列に配置されている。回 路１００６に含まれる回路構成部品（circuit components）には、図６の対応構 成部品と同じ参照番号が与えられており、回路１００８の同一回路構成部品には 、「’」符号を追加した同じ参照番号が与えられている。出力点、入力点、信号 の符号については、前と同じ約束が使用されている。 入力ノード１００２のデータ出力点ｄｏｕおよびクロック出力点ｃｏｕ、ｃｏ ｕｐの１組と、データ出力点ｄｏｌおよびクロック出力点ｃｏｌ、ｃｏｌｐの１ 組との２つの組は、各回路６０２、６０２’の、対応するデータ入力点ｄｉおよ びクロック入力点ｃｉ、ｃｉｐの組にそれぞれ接続されている。図１０における これらの入力点に送られる信号については、データ信号をそれぞれｄｕｌ、ｄ１ １と呼び、クロック信号をそれぞれｃｕｌ、ｃｕｌｐ、ｃｌｌ、ｃｌｌｐと呼ぶ ことにする。 出力ノード１００４のデータ入力点ｄｉｕおよびクロック出力点ｃｏｕ、 ｃｏｕｐの１組と、データ入力点ｄｉｌおよびクロック出力点ｃｏｌ、ｃｏｌｐ の１組との２つの組は、各回路６２２、６２２’の対応するデータ出力点ｄｏお よびクロック入力点ｃｉ、ｃｉｐの組にそれぞれ接続されている。図１０におい て、ノード６２２、６２２’のデータ出力点ｄｏから送られるデータ信号を、そ れぞれｄｕｒ、ｄｌｒと呼び、同一ノードの制御入力点ｃｉ、ｃｉｐの２組に送 られるクロック信号を、それぞれｃｕｒ、ｃｕｒｐ、ｃｌｒ、ｃｌｒｐと呼ぶこ とにする。 回路１００６、１００８のそれぞれにおける信号処理は、図６の対応する回路 における信号処理とまったく同じである。 ノード６０２およびノード６０２’から回路６１０、６１４および回路６１０ ’、６１４’に送られる２つのデータ信号を、それぞれｄｕｕｌ（上位上位左側 データ）、ｄｕｌｌ（上位低位左側データ）、ｄｌｕｌ（低位上位左側データ） 、ｄｌｌｌ（低位低位左側データ）と呼ぶ。 ノード６０２およびノード６０２’から回路６１０、６１４および回路６１０ ’、６１４’にそれぞれ送られる４つのクロック信号を、それぞれｃｕｕｌ（上 位上位左側クロック）ｃｕｕｌｐおよびｃｕｌｌ（上位低位左側クロック）、ｃ ｕｌｌｐおよびｃｌｕｌ（上位低位左側クロック）、ｃｌｕｌｐおよびｃｌｕｌ （低位上位左側クロック）、ｃｌｕｌｐおよびｃｌｌｌ（低位低位左側クロック ）、ｃｌｌｌｐと呼ぶ。 一方の側の（on the one hand,）回路６１０、６１４、６１０’、６１４’の それぞれと、他方の側の（on the other hand,）回路６１２、６１６、６１２’ 、６１６’のそれぞれとの間の２つのデータ信号を、それぞれｄ１１１、ｄ１１ ０およびｄ１０１、ｄ１００とｄ０１１、ｄ０１０およびｄ００１、ｄ０００と 呼ぶ。 一方の側の回路６１２、６１６から他方の側のノード６２２の２つのデータ入 力点に送られる２つのデータ信号を、それぞれｄｕｕｒ（上位上位右側データ） 、ｄｕｌｒ（上位低位右側データ）と呼び、一方の側の回路６１２’、６１６’ から他方の側のノード６２２’の２つのデータ入力点に送られる２つのデータ信 号を、それぞれｄｌｕｒ（低位上位右側データ）、ｄｌｌｒ（低位低位右側デー タ） と呼ぶ。回路６２２、６２２’から、それぞれ回路６１２、６１６および回路６ １２’、６１６’の２つの制御入力点に送られる２対のクロック信号を、それぞ れｃｕｕｒ（上位上位右側クロック）、ｃｕｕｒｐおよびｃｕｌｒ（上位低位右 側クロック）、ｃｕｌｒｐおよびｃｌｕｒ（低位上位右側クロック）、ｃｌｕｒ ｐおよびｃｌｌｒ（低位低位右側クロック）、ｃｌｌｒｐと呼ぶ。 最終ノード１００４からのクロック信号ｃｕｒ、ｃｕｒｐおよびｃｌｒ、ｃｌ ｒｐは、２つのノード６２２、６２２’の２つの入力点ｃｉ、ｃｉｐにそれぞれ 供給される。 図１１ａ−ｎには、ノード６０２、６０２’からの出力までも含めて、図１０ の回路の左側に発生する信号の波形を示す。図１１a、図１１ｂは、送信クロッ ク領域のクロック信号ｃ１１と、８ビット１１０２を含む送信クロック領域のデ ータ信号ｄｌとをそれぞれ示す。図１１ｃ、図１１ｄは、入力ノード１００２か らのデータストリームｄｕｌ、ｄｌｌの波形を示す。図１１ｅ、図１１ｆは、対 応するクロック信号ｃｕｌ、ｃｌｌの波形を示す。図１１ｇ、図１１ｈおよび図 １１ｉ、図１１ｊは、ノード６０２、６０２’からのデータ信号ｄｕｕｌ、ｄｕ ｌｌおよびｄｌｒｕｌ、ｄｌｌｌの波形をそれぞれ示す。図１１ｋ、図１１ｌお よび図１１ｍ、図１１ｎは、対応するクロック信号ｃｕｕｌ、ｃｕｌｌ、および ｃｌｕｌ、ｃｌｌｌの波形をそれぞれ示す。 図１２ａは、送信クロック領域からのクロック信号ｃ１１を再び示す。図１２ ｂ〜図１２ｉは、回路６１０、６１４、６１０’、６１４’からの出力のデータ 信号ｄ１１１、ｄ１１０、ｄ１０１、ｄ１００、ｄ０１１、ｄ００１、ｄ０００ の波形を示す。 図１３ａは、受信クロック領域からのクロック信号ｃ１２を再び示す。図１３ ｂ〜図１３ｅは、回路６１２、６１６、６１２’、６１６’の制御入力点ｃｉ、 ｃｉｐにそれぞれ到着するクロック信号ｃｕｕｒ、ｃｕｌｒ、ｃｌｕｒ、ｃｌｌ ｒを示す。回路６１２、６１６、６１２’、６１６’からの出力データ信号ｄｕ ｕｒ、ｄｕｌｒ、ｄｌｕｒ、ｄｌｌｒの波形をそれぞれ図１３ｆ〜図１３ｉに示 す。 図１３ｊ、１３ｋは、出力ノード１００４からノード６２２、６２２’の制御 入力点ｃｉに送られるクロック信号ｃｕｒ、ｃｌｒを示す。図１３１、１３ｍは 、回路６２２、６２２’から出力ノード１００４に送られるデータ信号ｄｕr、 ｄｌｒの波形を示す。最後に図１３ｎは、受信クロック領域のデータ信号ｄ２の 波形を示す。 前に述べたように、そして図１１〜図１３および図９から判るように、回路１ ００６、１００８のそれぞれにおける信号処理は、図６の対応する回路における 信号処理とまったく同じである。この結果として、図１３で明らかにされている ように、データ信号ｄ２は、受信クロック領域のクロック信号ｃ１２と同期して 受信クロック領域へ供給される。 一般に、図２、６、１０を参照すると、上に説明した回路による解決方法は、 第１の回路部品２０２、６３０、１０２０、すなわち、第１のクロック速度をも つ高速直列データ流を受信して、そのデータ流を直並列変換し、そして第１の回 路から得られた並列データ流を、第２のクロック速度をもつ高速直列データ流に 変換するように設計された第２の回路部品２０６、６４０、１０３０にそれぞれ 接続されるように設計されている回路部品をそれぞれ含むことを共通の特徴とす ることができる。 上に説明した実施例において、一例として、データフリップフロップは、異な る各種回路に含まれるデータ記憶素子の中で使用されている。以上の説明で明ら かにされているように、データフリップフロップは、エッジトリガー（edge tri gged）回路素子に適している。しかし、データを入力または記憶するかを判定す るのに信号のレベルを使うラッチなど、他の形の記憶素子を選択できることが判 っている。論理がエッジ感知形ではなくレベル感知形の場合、若干早くデータが 決まることが相違点である。その反面、フリップフロップのほうがエネルギ効率 が大きい。 マルチプレクサについて言及すると、マルチプレクサは、立ち上がりエッジで 上位チャネルからデータが投入されるか、または立ち下がりエッジで下位チャネ ルからデータが投入されるフリップフロップ形の回路でよい。しかしマルチプレ クサは、データが１の場合上位チャネルからデータを通過させ、０の場合は下位 チャネルを介してデータを通過させるチャネル選択器であってもよい。 図１４は、参照番号１４０２の伸縮形低速ＦＩＦＯ（elastically slow FIFO ）との間のランプとして、図１０〜図１３による解決方法の一使用例を模式的に 示す。本ＦＩＦＯは、データ入力点１４０８、１４１０、制御入力点１４１２、 １４１４、第１のカウンタ１４２０からの入力点１４１６、１４１８をそれぞれ もつ２つの逐次形メモリ１４０４、１４０６でつくられている。カウンタ１４２ ０には制御入力点１４２４がある。 さらにメモリ１４０４、１４０６には、それぞれデータ出力点１４２６、１４ ２８、第２のカウンタ１４３４の出力点１４３６からの入力点１４３０、１４３ ２がある。カウンタ１４３４には制御入力点１４３８がある。 ＦＩＦＯ１４０２の入力側には、図１０による回路解決方法の第１の回路部品 １０２０が接続され、ＦＩＦＯの出力側には、同じ回路解決方法の第２の回路部 品１０３０が接続されている。 より詳細には、回路部品１０２０の４つのデータ出力点ｄｏｕは、メモリ１４ ０４のデータ入力点１４０８に共通に接続され、同じ回路部品１０２０の４つの データ出力点ｄｏｌは、メモリ１４０６のデータ入力点１４１０に接続されてい る。２つのメモリ１４０４、１４０６およびカウンタ１４２０のそれぞれの制御 入力点１４１２、１４１４、１４２４は、回路部品１０２０から反転されたクロ ック信号ｃｕｌｌｐ、クロック信号ｃｕｌ、ｃｕｕｌをそれぞれ受信する。 メモリ１４０４のデータ出力点１４２６は、第２の回路部品１０３０の４つの データ入力点ｄｉｕに接続され、メモリ１４０６のデータ出力点１４２８は同じ 回路部品１０３０の４つのデータ入力点ｄｉｌに接続されている。カウンタ１４ ３４は、自己の制御入力点においてクロック信号ｃｕｕｒを同じ回路部品１０３ ０から受信する。 上に説明した実施例において、上の説明から判るように、データビットを図１ ２にしたがってグループ化する理由を理解することができる。図１２において先 ず、信号ｂ、ｄ、ｆ、ｈはａの１．５サイクルの間にスイッチされ、その後、２ ．５サイクルの間は変化が起こらないことが示されている。この時間中に、これ ら複数のビットの内容をメモリ１４０４に入力することが可能である。メモリ１ ４０６に関する信号ｃ、ｅ、ｇ、ｉに対して対応することは真である。それぞれ の メモリに新しいデータをいつ入力するかを決定する信号が、入力１４１６、１４ １８に導入される。この信号は、選択したバスに変化が起こらない場合、２．５ ビットの間隔の間、望ましくはハイでなければならない。その上、問題としてい る入力においてエッジから適当な距離で他のエッジが選択される場合、入力点１ ４１４、１４１６がそれぞれハイになる前に、アドレスを安定化する時間がなく てはならない。このため、上方メモリ回路に対してｃｕｌｌｐが選択され、下方 メモリに対してｃｕｌｌが選択されている。信号ｃｕｕｌによりカウンタ１４２ ０を制御することにより、アドレスが安定化した時点と、ｃｕｌｌおよびｃｕｌ ｐによりデータを入力しなければならない時点との間に、十分な距離が得られる 。対応することは、メモリ回路からデータを読出すことに対しても真であって、 入力１４１６、１４１４を介して制御を入れることを通じて得られる機能に対応 する機能を備えた（示されていない）回路が多分あるのであろう。ここで、さら に入力が発生しない場合に現れる２つのブロックに対応する別のウインドウがあ るので、読出しが行われない場合、問題としている解決方法は読出しアドレス発 生器１４３４の計数がはじまるものとする。 図１４に示す回路の利点は、エネルギ効率のよい回路と小形回路との間の妥協 に達することができることである。最も小形にする解決方法は、メモリ回路を読 出しアドレス発生器および書込みアドレス発生器と結合させることであろう。最 もエネルギ効率をよくする解決方法は、前に説明した図を参照して、対応する木 がある大きさになるまで、前の図を参照して説明した形の回路で構成することで ある。これは、木は、木の高さの２乗で大きくなるからである。配線を追加して 生じた追加容量は、各クロックサイクルでスイッチングする小数のノードによっ て得られる利得を消費してしまうであろう。どこに限界を引かねばならないかは 、配置および処理によって決まる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，Ｕ Ｇ)，ＵＡ(ＡＺ，ＢＹ，ＫＺ，ＲＵ，ＴＪ，ＴＭ)，Ａ Ｌ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ， ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．相互に異なるクロック速度で動作する送信クロック領域と受信クロック領 域の間でデータストリームを高速で伝送するデータ伝送システムであって、 受信クロック領域から、第１のクロック領域のクロック速度をもつデータスト リームを受信する第１のシステム部品回路であって、このクロック速度で制御さ れ前記データを、各データストリームが、第１のクロック領域のクロック速度の 何分の１かのクロック速度をもつ複数の並列データストリームに直並列変換する 第１のシステム部品回路と、 複数の並列データストリームを受信する第２のシステム部品回路であって、第 ２のクロック領域のクロック速度で制御され前記複数の並列データストリームを 、第２のクロック領域に対して第２のクロック領域のクロック速度をもつ１つの 出力データストリームに並直列変換する第２のシステム部品回路と、 を含むことを特徴とするデータ伝送システム。 ２．請求項１記載のシステムにおいて、前記第１のシステム部品回路は、 前記送信クロック領域からのデータストリームに対するデータ入力点と、 前記送信クロック領域のクロック速度を表すクロック信号に対するクロック入 力点と、 複数の出力データストリームに対する複数のデータ出力点と、 データストリームおよびクロック信号を受信し、後者により制御されて前記入 力データストリームを、前記クロック速度の分数のクロック速度をそれぞれもつ 複数の並列データストリームに変換する第１の直並列変換回路と、 備えた入力ノードを含むことを特徴とするシステム。 ３．請求項２記載のシステムであって、 出力データストリームのそれぞれに対し、送信クロック領域からのクロック信 号を、前記クロック速度の分数のクロック速度を表す出力クロック信号に変換す る第１のクロック分周器と、 これら複数の出力クロック信号に対する出力点と、 を含むことを特徴とするシステム。 ４．請求項３記載のシステムにおいて、前記第１のシステム部品回路は、 Ａ）第１のレベルのルートノードの形をした入力ノードと、 Ｂ）各葉ノードが、 ａ）１つ前のレベルの葉ノードからの複数のデータストリームの１つに対す るデータ入力点と、 ｂ）１つ前のレベルの葉ノードからの前記クロック速度の分数のクロック速 度をもつ複数のクロック信号の１つに対する制御入力点と、 ｃ）複数の出力データストリームに対する複数のデータ出力点と、 ｄ）１つ前のレベルからデータストリームおよびクロック信号を受信し、こ のクロック信号に制御されて入力データストリームを、各レベルごとに、ルート ノードからの方向から見て、逐次送信クロック領域のクロック速度のより小さい 分数であるクロック速度で構成されるクロック速度をもつ複数の出力データスト リームに変換する第２の直並列変換回路と、 ｅ）複数の出力データストリームのそれぞれに対して、１つ前のレベルから のクロック信号を、前記逐次小さくなるクロック速度の分数のクロック速度を表 す出力クロック信号に変換する第２のクロック分周器と、 ｆ）これらの出力クロック信号に対する出力点と、 を含む、複数の葉ノードをもついくつかの別のレベルと、 Ｃ）各葉ノードが、 ａ）１つ前のレベルからのデータストリームに対するデータ入力点と、 ｂ）前記連続したクロック速度の分数のクロック速度のクロック信号に対す る制御入力点と、 ｃ）複数の出力データストリームに対する複数のデータ出力点と、 ｄ）データストリームおよびクロック信号を受信し、後者により制御されて 前記入力データストリームを、各データストリームが、前記逐次小さくなるクロ ック速度の分数のクロック速度をそれぞれもつ、複数の出力データストリームに 変換する第３の直並列変換回路と、 を含む、複数の葉ノードをもつ最終レベルと、 を含む木構造になっていることを特徴とするシステム。 ５．請求項２記載のシステムにおいて、前記第２のシステム部品回路は、 複数の並列データストリームに対するデータ入力点と、 受信クロック領域に送られるデータストリームに対するデータ出力点と、 受信クロック領域のクロック速度を表すクロック信号に対する制御入力点と、 複数の並列データストリームを受信し、クロック信号により制御されてこれら の並列データストリームを、１つの出力データストリームに変換する第１の並直 列変換回路と、 を備えた出力ノードを含むことを特徴とするシステム。 ６．請求項４記載のシステムにおいて、前記第２のシステム部品回路は、 Ａ）最終レベルのルートノードの形をした出力ノードであって、 ａ）複数の並列データストリームに対するデータ入力点と、 ｂ）受信クロック領域に送られるデータストリームに対するデータ出力点と 、 ｃ）受信クロック領域のクロック速度を表すクロック信号に対する制御入力 点と、 ｄ）複数の並列データストリームを受信し、クロック信号により制御されて 、これらの並列データストリームを１つ出力データストリームに変換する第１の 並直列変換回路と、 ｅ）制御入力点において受信したクロック信号を、入力クロック信号のクロ ック速度の何分の１かのクロック速度をもつクロック信号に変換する第３のクロ ック分周器と、 を備えた前記出力ノードと、 Ｂ）各葉ノードが、 ａ）至近上位レベルにおける葉ノードからマルチプレクサ回路に送られる複 数の並列データストリームに対するデータ入力点と、 ｂ）マルチプレクサ回路により生成され至近低位レベルにおけるノードに送 られるデータストリームに対するデータ出力点と、 ｃ）至近低位レベルから受信され、マルチプレクサ回路を制御するクロック 信号に対する制御入力点と、 ｄ）至近低位レベルからクロック信号を受信し、受信したクロック信号から 、 入力クロック信号の前記連続して小さくなるクロック速度の分数のクロック速度 をもつクロック信号を生成する第４のクロック分周回路であって、前記クロック 信号が至近上位レベルにおけるノードの制御入力点に供給される第４のクロック 分周回路と、 を含む、複数の葉ノードをもついくつかの別レベルと、 Ｃ）複数の葉ノードが、 ａ）第１の回路からマルチプレクサ回路に送られる複数の並列データストリ ームに対するデータ入力点と、 ｂ）マルチプレクサ回路により生成され、至近低位レベルにおけるノードに 送られるデータストリームに対するデータ出力点と、 ｃ）至近低位レベルから受信され、マルチプレクサ回路の動作を制御するク ロック信号に対する制御入力点と、 を含む、最高レベルの複数の葉ノードと、 を備えた出力ノードを含むことを特徴とするシステム。 ７．請求項１〜６記載のシステムにおいて、第１および第２のシステム部品回 路の間にＦＩＦＯ回路が接続され、前記ＦＩＦＯ回路は、前記第１のシステム部 品回路からの複数のデータストリームが、第１のクロック領域のクロック速度で 制御されて入力され、そして第２のクロック領域のクロック速度で制御される第 ２のシステム部品回路にデータが読出される、逐次形のメモリデバイスを備えて いることを特徴とするシステム。 ８．請求項４、６、７記載のシステムにおいて、前記メモリデバイスは、第１ のシステム部品回路の最終レベルにおける各葉ノードのデータ出力点の数に対応 する数の逐次形メモリを含み、各メモリは、 前記第１のシステム部品の最終レベルにおける各葉ノードからのデータ出力点 が共通に接続されるデータ入力点と、 前記第２のシステム部品回路の最高レベルにおける各葉ノードのデータ入力点 に接続されるデータ出力点と、 前記第１のシステム部品回路の最終レベルに転送されるクロック信号の１つに 対する制御入力点と、 制御信号として、第１のシステム部品回路の最終レベルに転送されるクロック 信号の１つを受信するために接続された入力をもつ第１のカウンタの出力からの データ入力制御入力点と、 制御信号として、前記第２のシステム部品回路の最高レベルに転送されるクロ ック信号の１つを受信するために接続された入力点をもつ第２のカウンタからの データ出力制御入力点と、 を含むことを特徴とするシステム。 ９．第１のクロック速度をもつ高速直列データ流を受信して直並列変換する第 １の回路と、第１の回路に接続され、直並列変換されたデータ流を受信して、こ のデータ流を第２のクロック速度をもつ高速直列データ流に並直列変換する第２ の回路とを含むことを特徴とするデータ伝送システム。 １０．請求項９記載のシステムにおいて、前記第１の回路は、各ノードが２つ のデータ記憶素子と１つのクロック分周器とを含む複数のノードをもつ木の形を していることを特徴とするシステム。 １１．請求項９あるいは請求項１０記載のシステムにおいて、前記第２の回路 は、クロック分周器と同様、各ノードが前記第１の回路からの並列データ流に対 するマルチプレクサを含む、複数のノードをもつ木の形をしていることを特徴と するシステム。 １２．請求項９〜請求項１１記載のシステムにおいて、前記第１あるいは第２ の回路からのデータ信号あるいはクロック信号に対する出力点は、多くても他の ノードの４つの入力に接続されることを特徴とするシステム。 １３．請求項９〜請求項１１記載のシステムであって、前記第１および第２の 回路の間に接続され逐次形のメモリデバイスを含むＦＩＦＯ回路を含み、第１の クロック速度で制御される前記第１の回路から複数のデータストリームが前記メ モリデバイスに入力され、前記第１の回路からのデータストリームは、前記メモ リデバイスから、第２のクロック速度で制御される前記第２の回路に読出される ことを特徴とするシステム。