KR910005335B1

KR910005335B1 - 슬립 제어 회로

Info

Publication number: KR910005335B1
Application number: KR1019880017355A
Authority: KR
Inventors: 장문수; 안용석; 권오준; 이윤주
Original assignee: 재단법인 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1991-07-25
Also published as: KR900011225A

Abstract

내용 없음.

Description

슬립 제어 회로

제1도는 본 발명의 상세회로도.

제2도는 제1도의 직렬수신기, 삼단자메모리의 입출력에 관한 타이밍 다이어그램.

제3도 및 제4도는 슬립 발생시의 타이밍 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

U1 : T1직렬수신기 U2 : 삼단자메모리

U3 : 멀티플렉서 U4 : 쉬프트레지스터

U5 : JK 플립플롭

본 발명은 전전자 교환기의 디지틀 중계선 정합부에 사용되는 슬립(Slip) 제어회로에 관한 것이다.

교환기 간의 중계전송로 상에서는 온도등의 환경요인에 의해 순간적인 주파수 변동(Jitter)이 발생하는 수가 있다. 중계선 정합 수신부는 이러한 지터 성분을 흡수할 수 있도록 설계되어야 하는데 이를 위하여 완층 버퍼(Elastic Buffer)를 사용한다.

버퍼의 크기는 전송지연(Throughput Delay)을 고려하여 64 바이트(2프레임분)로 설정되었다. 이 버퍼는 순차입력(Seguential Write), 랜덤출력(Random Read) 방식으로 운용되는데 전송로에서 수신한 데이터를 이에서 추출된 재생클럭을 사용하여 채널별로 순차적으로 입력시키고 시스팀 클럭을 사용하여 필요한 순서대로 출력시킨다. 이때, T1전송로의 경우 입력클럭은 1.544MHz, 출력클럭은 2.048MHz인데 정상적인 경우 즉, 입력클럭의 위상과 출력클럭의 위상이 일치하는(Phase Locked)경우에는 입력 어드레스 포인터와 출력 어드레스 포인터가 항상 일정한 간격을 유지하게 된다. 그러나 상술한 지터현상으로 인하여 두 클럭간의 위상변이가 발생하여 누적되면 어드레스 포인터 간의 추월현상이 일어날 수 있다. 입력 어드레스 포인터가 출력 어드레스 포인터를 추월할 경우(입력 클럭이 빠라짐) 데이터의 유실이 발생하며 출력 어드레스의 포인터가 입력 어드레스 포인터를 추월할 경우(입력클럭이 늦어짐) 데이터의 중복이 발생한다.

이와 같은 현상을 슬립(slip)이라 일컫는데 두 어드레스 포인터가 근접한 상태에서 입출력이 진행될 경우 채널별 데이터의 중복과 유실이 계속 발생할 수 있다는 문제점이 있다.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로서 두 채널 간에 8채널 분의 히스테리시스(Hysterisis)구간을 설정해 놓고 각 프레임의 마지막 어드레스 시점에서(출력 어드레스 포인터를 기준으로)입력 어드레스 포인터의 위치를 감시하여 히스테리시스 구간을 침범하였을 경우 출력 어드레스 포인터를 한 프레임 분만큼 이동시키는 식으로 하여 제어슬립(Controlled Slip)을 발생시키도록 하는데 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해 단극성 직렬데이터와 재생클릭을 수신하여 프레임 및 채널 구분에 필요한 타이밍 신호와 채널별 병렬데이터를 출력시키는 직렬수신기, 상기 직렬수신기에 연결되어 상기 직렬수신기로부터 들어오는 데이터의 순차 입력 및 랜덤출력을 행하는 삼단자메모리 수단, 상기 T1직렬수신기에 연결되어 슬립 현상 방지를 위해 히스테리시스구간을 설정하기 위한 쉬프트레지스터, 조합논리회로에 의해 상기 직렬수신기 및 쉬프트레지스터에 연결되어 시스템 동기신호를 기준으로 수신 타이밍의 위상 추이를 감시하는 JK 플리플롭 회로, 및 상기 JK 플립플롭 회로의 출력단 및 상기 삼단자메모리 수단에 연결되어 상기 JK 플립플롭 회로의 출력의 논리상태에 따라 상기 삼단자메모리 수단의 출력 어드레스를 조정하는 멀티플렉서로 구성되어 있다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명의 상세회로도이고, 제2도는 제1도의 U1, U2의 입출력에 관한 타이밍 다이어그램이며, 제3도 및 제4도는 슬립발생시의 타이밍다이어그램이다. 도면에서, U1은 T1직렬수신기를, U2는 삼단자메모리를 U3는 멀티플렉서를, U4는 쉬프트레지스터를, U5는 JK 플립플롭을 각각 나타낸다. T1직렬수신기(Serial Receiver)(U1)는 T1전송로에서 수신한 단극선(Unipolar)직렬 데이터와 재싱(Recovered) 클럭을 입력으로 하여 프레임 및 멀티프레임 구분을 행하고 이로부터 주변회로 구성에 필요한 타이밍 신호를 제공하며 매채절 데이터를 병렬형태로 출력시킨다. 참고로 T1전송 포오맷(Transmission Format)에 대해 약술하면 125μsec 단위의 한 프레임은 24채널분의 데이터 비스(24채널×8비트/채널=192비트)와 프레임 및 멀티프레임 구분을 위한 F 혹은 S 비트중, 1비트 포함하여 총 193비트로 구성되며 F 비트프레임과 S 비트 프레임이 엇갈려서 구성된 12프레임 단위로 한 멀티프레임이 형성된다.

삼단자메모리(Triport Memory)(U2)는 직렬수신기(U1)에서 제공되는 채널데이터(CD1~CD8)를 CHCLK 및 WIHBT 신호를 이용하여 입력시킨다.

직렬수신기(U1)의 CHSYNC 및 SBCLK 신호를 조합하여 만든 OR 논리회로(U7a)의 출력을 삼단자메모리(U2)의 리셋신호로 사용하였는데 SCLK 및 RST 신호에 의하여 0부터 47까지의 어드레스가 내부에서 순차적으로 반복 생성되어 0~23 번지에 S 비트 프레임이 24~47번지에 F 비트 프레임이 입력된다.

한편 출력부는 랜덤 어드레스(RA0~RA5)에 의하여 지정된 번지의 데이터가 랜덤 데이터(RD1~RD8)단자로 출력된다.

멀티플렉서(U3)는 JK 플립플롭(U5) Q 단자의 출력을 선택신호로 하여 교환기의 시스템 타이밍에 의하여 생성된 어드레스군을 출력시키는데 한 프레임 구간 동안 어드레스군 0는 F 비트 프레임에 해당하는 번지 (24~47)를 어드레스군 1은 S 비트 프레임에 해당하는 번지(0~23)를 지정하도록 구성된다.

어느 시점에 있어서 삼단자메모리(U2)의 입력데이터 메모리 번지를 지정하고 있는 어드레스를 입력 어드레스포인터, 출력 데이터의 메모리 번지 지정을 위한 랜덤 어드레스이 조합을 출력 어드레스 포인터라 할 때 JK 플립플롭(U5)은 출력 어드레스 포인터가 해당 프레임의 마지막 번지를 가리키고 있을 때 입력 어드레스 포인터의 위치를 감시하여 히스테리시스 밖에 있으면 Q 출력을 반전시켜 삼단자메모리(U3)의 어드레스군을 변경함으로써 출력 어드레스 포인터를 다음 프레임의 시작번지로 옮기고, 히스테리시스 안에 있으면 Q 출력을 반전시키지 않음으로써 어드레스 포인터를 동일 프레임의 시작번지로 옮김으로써 제어슬립을 유발한다.

제3 및 제4도를 참조하여 슬립제어 동작을 설명하면, 제1도에서 U1의 출력 CHCLK 및 SBCLK을 조합하여 쉬프트래지스터 및 배타적 OR 논리회로를 이용하여 SBCLK 의 반주기(125μsec)마다 8채널 동안 부논리, 16채널동안 정논리를 갖는 신호를 만들어낸다. 배타적 OR 논리회로(U8b)의 출력이 8채널 동안의 부논리 구간이 상기한 히스테리시스로 이용된다. 슬립이 발생하지 않으려면 시스팀 클럭에 의한 프레임 동기 신호(FS)에 의해 클럭킹 되는 JK 플립플롭(U5)의 JK입력이 정논리를 유지함으로서 Q 출력을 한 프레임 주기마다 반전시켜 U3 멀티플렉서의 출력이 매 프레임마다 S비트 프레임과 F비트 프레임을 반복 지정해야한다. 따라서 슬립이 일어나기 위한 조건은 JK플립플롭(U5) CP의 하강부에서 JK입력이 부논리 상태인 경우로 배타적 OR 논리회로(U8a 및 U8b)의 출력이 모두 부논리인 상태 즉, 프레임 동기신호의 상승위치가 히스테리시스내에 있고 수신기(U1)의 SBCLK과 JK 플립플롭(U5) Q 출력이 같은 논리레벨일 경우에 해당한다.

본 발명은 상기와 같이 구성되어 두전송 채널간에 히스테리시스 구간을 설정해 놓고 출력 어드레스 포인터를 기준으로 하여 입력 어드레스 포인터의 위치를 감시하여 입력 어드레스 포인터가 히스테리시스 구간을 침범하였을 경우 제어 슬립을 발생시키도록 하여 두 어드레스 포인터가 근접한 상태에서 입출력이 진행될 경우 채널별 데이터의 중복과 유실이 생기는 문제를 제거하였다.

Claims

단극성 직렬 데이터와 재생 클럭을 수신하여 프레임 및 채널 구분에 필요한 타이밍 신호와 채널별 병렬데이터를 출력시키는 직렬수신기(U1), 상기 직렬수신기(U1)에 연결되어 상기 직렬수신기로부터 들어오는 데이터의 순차 입력 및 랜덤 출력을 행하는 삼단자메모리 수단(U2), 상기 직렬수신기(U1)에 연결되어 슬립 현상 방지를 위해 히스테리시스 구간을 설정하기 위한 쉬프트레지스터(U4), 조합논리회로(U8a, U8b,U7b)에 의해 상기 직렬수신기(U1) 및 쉬프트레지스터(U4)에 연결되어 시스템 동기 신호를 기준으로 수신 타이밍의 위상 추이를 감시하는 JK 플립플롭 회로(U5), 및 상기 JK 플립플롭 회로(U5)의 출력단(Q) 및 상기 삼단자메모리 수단(U2)에 연결되어 상기 JK 플립플롭회로(U5)의 출력(Q)의 논리상태에 따라 상기 삼단자메모리 수단(U2)의 출력 어드레스를 조정하는 멀티플렉서(U3)로 구성되어 있는 것을 특징으로 하는 슬립 제어 회로.