JP3283659B2 - Ｆｉｆｏメモリの誤動作検出方法及び装置 - Google Patents
Ｆｉｆｏメモリの誤動作検出方法及び装置Info
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- 230000015654 memory Effects 0.000 title claims description 95
- 230000007257 malfunction Effects 0.000 title claims description 51
- 238000000034 method Methods 0.000 title claims description 12
- 238000001514 detection method Methods 0.000 claims description 57
- 230000004044 response Effects 0.000 claims 2
- 241001279686 Allium moly Species 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 6
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 6
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 6
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/003—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation in serial memories
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
-
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- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- Debugging And Monitoring (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ（ｆｉｒｓｔ
ｉｎ ｆｉｒｓｔ ｏｕｔ：先入れ先出し）メモリの誤
動作検出装置及び方法に関し、特にＦＩＦＯメモリに用
いられるアドレス指定手段及び制御カウンタの相対的誤
動作を検出できるＦＩＦＯメモリの誤動作検出装置及び
方法に関する。
ｉｎ ｆｉｒｓｔ ｏｕｔ：先入れ先出し）メモリの誤
動作検出装置及び方法に関し、特にＦＩＦＯメモリに用
いられるアドレス指定手段及び制御カウンタの相対的誤
動作を検出できるＦＩＦＯメモリの誤動作検出装置及び
方法に関する。
【０００２】
【従来の技術】従来より、伝送網を構成するハードウェ
アに使用されるメモリとしてＦＩＦＯメモリがある。こ
のＦＩＦＯメモリは、例えば、データ通信におけるデー
タの多重化に際し、データの同期をとる場合等に用いら
れている。
アに使用されるメモリとしてＦＩＦＯメモリがある。こ
のＦＩＦＯメモリは、例えば、データ通信におけるデー
タの多重化に際し、データの同期をとる場合等に用いら
れている。
【０００３】図９に、ＦＩＦＯメモリの一般的構成を示
す。図９に於て、ＦＩＦＯメモリ回路１は、メモリ２
と、メモリ２に接続された書き込みアドレスカウンタ３
及び読み出しアドレスカウンタ４と、これら書き込みア
ドレスカウンタ３及び読み出しアドレスカウンタ４の双
方に接続された制御カウンタ５から構成されている。
す。図９に於て、ＦＩＦＯメモリ回路１は、メモリ２
と、メモリ２に接続された書き込みアドレスカウンタ３
及び読み出しアドレスカウンタ４と、これら書き込みア
ドレスカウンタ３及び読み出しアドレスカウンタ４の双
方に接続された制御カウンタ５から構成されている。
【０００４】そして、メモリ２の書き込みに際しては、
書き込みアドレスカウンタ３によってメモリ２内の微小
記憶領域のアドレスを指定して、入力データラインφ１
から入力されるデータをメモリ２に書き込む。一方、メ
モリ２の読みだしに際しては、読み出しアドレスカウン
タ４によって同様にアドレスを指定して、出力データラ
インφ２にこのアドレスに該当するデータを出力する。
書き込みアドレスカウンタ３によってメモリ２内の微小
記憶領域のアドレスを指定して、入力データラインφ１
から入力されるデータをメモリ２に書き込む。一方、メ
モリ２の読みだしに際しては、読み出しアドレスカウン
タ４によって同様にアドレスを指定して、出力データラ
インφ２にこのアドレスに該当するデータを出力する。
【０００５】両アドレスカウンタ３，４が同じ順序に従
ってアドレス指定を行うことで、先入れ先出しが可能と
なる。例えば、メモリ２の微小記憶領域の数がｎ個であ
り、各々に０〜ｎ-1番地のアドレスが付与されていると
すると、両アドレスカウンタ３，４は、０〜ｎ-1の順番
でループ状に繰り返すように、アドレス指定先を変更し
て行く。
ってアドレス指定を行うことで、先入れ先出しが可能と
なる。例えば、メモリ２の微小記憶領域の数がｎ個であ
り、各々に０〜ｎ-1番地のアドレスが付与されていると
すると、両アドレスカウンタ３，４は、０〜ｎ-1の順番
でループ状に繰り返すように、アドレス指定先を変更し
て行く。
【０００６】制御カウンタ５は、両カウンタの作動状態
を管理し、これらを制御するために追加されたカウンタ
である。つまり、両カウンタ３，４の現在出力値（アド
レス）を相対的に監視すれば、メモリの使用状況が間接
的に把握できる。そのため、書き込みアドレスカウンタ
３が指定するアドレスを変更する毎にカウントアップ
し、読み出しアドレスカウンタ４が指定するアドレスを
変更する毎にカウントダウンするように、制御カウンタ
５は構成されている。この結果、制御カウンタ５のカウ
ント値は、メモリ２内における未読み出しの情報を保持
している微小記憶領域の数を表していることになる。そ
して、そのカウント値が最大値（微小記憶領域の数に相
当する）になると、制御カウンタ５は、書き込みを禁止
すべく書き込みアドレスカウンタ３への書き込み許可信
号を停止する。反対に、カウント値が“０”を示すと、
制御カウンタ５は、読み出しを禁止すべく読みだしアド
レスカウンタ４への許可信号を停止する。
を管理し、これらを制御するために追加されたカウンタ
である。つまり、両カウンタ３，４の現在出力値（アド
レス）を相対的に監視すれば、メモリの使用状況が間接
的に把握できる。そのため、書き込みアドレスカウンタ
３が指定するアドレスを変更する毎にカウントアップ
し、読み出しアドレスカウンタ４が指定するアドレスを
変更する毎にカウントダウンするように、制御カウンタ
５は構成されている。この結果、制御カウンタ５のカウ
ント値は、メモリ２内における未読み出しの情報を保持
している微小記憶領域の数を表していることになる。そ
して、そのカウント値が最大値（微小記憶領域の数に相
当する）になると、制御カウンタ５は、書き込みを禁止
すべく書き込みアドレスカウンタ３への書き込み許可信
号を停止する。反対に、カウント値が“０”を示すと、
制御カウンタ５は、読み出しを禁止すべく読みだしアド
レスカウンタ４への許可信号を停止する。
【０００７】このような、ＦＩＦＯメモリの誤動作を検
査するために、従来は、パリティチェックのみを行って
いた。パリティチェックとは、入力データに予め一定ル
ールに従って、パリティビットと呼ばれるチェック用の
ビットを付加しておき、出力時に、パリティビットが付
加されたデータがこの一定ルールを維持しているかどう
かをチェックし、この一定ルールが崩れている場合に
は、データが正しく書き込み又は読み出しされなかった
と認識するものである。この様に、データが正しく書き
込み又は読み出しされなかった場合は、ＦＩＦＯメモリ
自体が誤動作している可能性が高いので、このパリティ
チェックによってもＦＩＦＯメモリの誤動作発生の推測
はできる。
査するために、従来は、パリティチェックのみを行って
いた。パリティチェックとは、入力データに予め一定ル
ールに従って、パリティビットと呼ばれるチェック用の
ビットを付加しておき、出力時に、パリティビットが付
加されたデータがこの一定ルールを維持しているかどう
かをチェックし、この一定ルールが崩れている場合に
は、データが正しく書き込み又は読み出しされなかった
と認識するものである。この様に、データが正しく書き
込み又は読み出しされなかった場合は、ＦＩＦＯメモリ
自体が誤動作している可能性が高いので、このパリティ
チェックによってもＦＩＦＯメモリの誤動作発生の推測
はできる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来のパリティチェックでは、直接的にはデータの誤
りが検出できるのみなので、ＦＩＦＯメモリ回路の誤動
作，特に、アドレス指定手段及び制御カウンタ自体の誤
動作を確実に検出することはできない。
た従来のパリティチェックでは、直接的にはデータの誤
りが検出できるのみなので、ＦＩＦＯメモリ回路の誤動
作，特に、アドレス指定手段及び制御カウンタ自体の誤
動作を確実に検出することはできない。
【０００９】即ち、このクロックＣＬＫ０は、ＦＩＦＯ
メモリ回路１外部において形成されている。そして、他
のクロックＣＬＫ１，ＣＬＫ２から独立して成形されて
いるか、または、クロックＣＬＫ０とＣＬＫ１が共通
で、ＣＬＫ２から独立して形成されているか、または、
クロックＣＬＫ０とＣＬＫ２が共通で、ＣＬＫ１から独
立して形成されているのである。従って、クロックＣＬ
Ｋ１が書き込みアドレスカウンタ３に入力され、また
は、クロックＣＬＫ２が読み出しアドレスカウンタ４に
入力されているが、クロックＣＬＫ０が突然停止して制
御カウンタ５に入力されないという状況が生じ得る。
メモリ回路１外部において形成されている。そして、他
のクロックＣＬＫ１，ＣＬＫ２から独立して成形されて
いるか、または、クロックＣＬＫ０とＣＬＫ１が共通
で、ＣＬＫ２から独立して形成されているか、または、
クロックＣＬＫ０とＣＬＫ２が共通で、ＣＬＫ１から独
立して形成されているのである。従って、クロックＣＬ
Ｋ１が書き込みアドレスカウンタ３に入力され、また
は、クロックＣＬＫ２が読み出しアドレスカウンタ４に
入力されているが、クロックＣＬＫ０が突然停止して制
御カウンタ５に入力されないという状況が生じ得る。
【００１０】このような状況下では、アドレスカウンタ
３が指定アドレスを変更して新たな書き込みを行ってい
るにも拘らず、または、アドレスカウンタ４が指定アド
レスを変更して新たな読み出しを行っているにも拘ら
ず、その情報を制御カウンタ５は取り込むことが出来な
い。従って、メモリ２内において未読み出しのデータを
保持している微小記憶領域の実際の数と、制御カウンタ
５のカウンタ値とが合致しないことが生じ得る。
３が指定アドレスを変更して新たな書き込みを行ってい
るにも拘らず、または、アドレスカウンタ４が指定アド
レスを変更して新たな読み出しを行っているにも拘ら
ず、その情報を制御カウンタ５は取り込むことが出来な
い。従って、メモリ２内において未読み出しのデータを
保持している微小記憶領域の実際の数と、制御カウンタ
５のカウンタ値とが合致しないことが生じ得る。
【００１１】なお、制御カウンタ５の増減は累積的なの
で、一旦この様な情報の取り込み欠陥が生じてしまう
と、たとえその後、クロックＣＬＫ０が正常に復活して
制御カウンタ５が動作を再開したとしても、そのカウン
タ値が正常状態に復活することはない。
で、一旦この様な情報の取り込み欠陥が生じてしまう
と、たとえその後、クロックＣＬＫ０が正常に復活して
制御カウンタ５が動作を再開したとしても、そのカウン
タ値が正常状態に復活することはない。
【００１２】そして、この様な制御カウンタ５の誤動作
が生じたことを認識しないで、ＦＩＦＯメモリ回路１を
動作させ続けると、データの欠落や、データの二度読み
出し等の不都合が生じ得る。
が生じたことを認識しないで、ＦＩＦＯメモリ回路１を
動作させ続けると、データの欠落や、データの二度読み
出し等の不都合が生じ得る。
【００１３】データの欠落が生じるとは、書き込みアド
レスカウンタ３が指定アドレスを変更したにも拘らず、
制御カウンタ５がカウントアップしない状況で生じる問
題である。即ち、この状況では、制御カウンタ５で認識
しているカウント値よりも、多い数の微小記憶領域が、
実際には未読み出しのデータを保持している。この場
合、読み出しアドレスカウンタ４は制御カウンタのカウ
ント値が“０”になると読み出しが禁止されしまうの
で、未読み出しデータがメモリ内に残っているにも拘ら
ず読み出しができなくなってしまうのである。また、制
御カウンタ５は、自らが認識しているカウント値が最大
値に達しない限りは書き込み許可を停止しない。従っ
て、例えば、実際にはメモリ２の全微小記憶領域が未読
み出しのデータを保持している場合でも、更なる書き込
みが許可されてしまう場合がある。その場合には、最も
先入れされたデータが、上書きによって消去されて欠落
してしまう。更に、この状態で読み出しを行うと、読み
出しアドレスカウンタ４は単純に定められた順番通りに
アドレスを指定するだけで、実際に読み出すデータが先
入れされたものかどうかは区別できないので、上書きさ
れた後入れのデータを消去された先入れのデータである
かの如くに先に読み出し、その後、中間に入れたデータ
を読み出すことになる。従って、データの順番が出鱈目
になってしまうのである。
レスカウンタ３が指定アドレスを変更したにも拘らず、
制御カウンタ５がカウントアップしない状況で生じる問
題である。即ち、この状況では、制御カウンタ５で認識
しているカウント値よりも、多い数の微小記憶領域が、
実際には未読み出しのデータを保持している。この場
合、読み出しアドレスカウンタ４は制御カウンタのカウ
ント値が“０”になると読み出しが禁止されしまうの
で、未読み出しデータがメモリ内に残っているにも拘ら
ず読み出しができなくなってしまうのである。また、制
御カウンタ５は、自らが認識しているカウント値が最大
値に達しない限りは書き込み許可を停止しない。従っ
て、例えば、実際にはメモリ２の全微小記憶領域が未読
み出しのデータを保持している場合でも、更なる書き込
みが許可されてしまう場合がある。その場合には、最も
先入れされたデータが、上書きによって消去されて欠落
してしまう。更に、この状態で読み出しを行うと、読み
出しアドレスカウンタ４は単純に定められた順番通りに
アドレスを指定するだけで、実際に読み出すデータが先
入れされたものかどうかは区別できないので、上書きさ
れた後入れのデータを消去された先入れのデータである
かの如くに先に読み出し、その後、中間に入れたデータ
を読み出すことになる。従って、データの順番が出鱈目
になってしまうのである。
【００１４】また、データの二度出しとは、読み出しア
ドレスカウンタ４が指定アドレスを変更したにも拘ら
ず、制御カウンタ５がカウントダウンしない状況で生じ
る問題である。即ち、この状況では、制御カウンタ５で
認識しているカウント値よりも、少ない数しかメモリ内
に未読み出しのデータが保持されていない。従って、読
み出しアドレスカウンタ４が実際には全ての未読み出し
のデータに対する読み出しアドレスの指定を行って読み
出しをしたにも拘らず、制御カウンタ５は、まだ未読み
出しデータがあるものとして、読み出しを禁止しない。
従って、読み出しアドレスカウンタ４は更に読み出しア
ドレスの指定を行うことになるのだが、読み出しアドレ
スカウンタ４は実際に読み出すデータが既に読み出され
たものかどうかは区別できないので、一度読み出された
が未消去のデータを再度読み出してしまうことになる。
従って、この場合にも、データの順番が出鱈目になって
しまうのである。
ドレスカウンタ４が指定アドレスを変更したにも拘ら
ず、制御カウンタ５がカウントダウンしない状況で生じ
る問題である。即ち、この状況では、制御カウンタ５で
認識しているカウント値よりも、少ない数しかメモリ内
に未読み出しのデータが保持されていない。従って、読
み出しアドレスカウンタ４が実際には全ての未読み出し
のデータに対する読み出しアドレスの指定を行って読み
出しをしたにも拘らず、制御カウンタ５は、まだ未読み
出しデータがあるものとして、読み出しを禁止しない。
従って、読み出しアドレスカウンタ４は更に読み出しア
ドレスの指定を行うことになるのだが、読み出しアドレ
スカウンタ４は実際に読み出すデータが既に読み出され
たものかどうかは区別できないので、一度読み出された
が未消去のデータを再度読み出してしまうことになる。
従って、この場合にも、データの順番が出鱈目になって
しまうのである。
【００１５】このような、種々の問題を誘引する制御カ
ウンタの誤動作を、従来から行われているパリティチェ
ックでは、検知することができないという問題がある。
また、アドレスカウンタの何れかが誤動作し、アドレス
指定の順序を間違ってしまった場合でも、上述したのと
同様の問題が生じる。
ウンタの誤動作を、従来から行われているパリティチェ
ックでは、検知することができないという問題がある。
また、アドレスカウンタの何れかが誤動作し、アドレス
指定の順序を間違ってしまった場合でも、上述したのと
同様の問題が生じる。
【００１６】そこで、本発明の技術課題は、上記欠点に
鑑み、ＦＩＦＯメモリの誤動作を検出できるＦＩＦＯメ
モリの誤動作検出装置及び方法を提供することである。
鑑み、ＦＩＦＯメモリの誤動作を検出できるＦＩＦＯメ
モリの誤動作検出装置及び方法を提供することである。
【００１７】
【課題を解決するための手段】本発明は、上記課題を解
決するため、以下のような手段を採用した［図１］。即
ち、本発明によるＦＩＦＯメモリの誤動作検出装置は、
図１に示すように、データを記憶する記憶手段（１１）
と、前記記憶手段に前記データを所定のアドレスに関連
付けて書き込む書き込み手段（１２）と、前記記憶手段
から前記書き込み手段によって書き込まれた前記データ
を前記所定のアドレスに従って読み出す読み出し手段
（１３）と、前記データを前記記憶手段に書き込む際
に、前記書き込み手段に対して、一定順序に従って変更
しつつ前記アドレスを指定する第１の指定手段（１４）
と、前記データを前記記憶手段から読み出す際に、前記
読み出し手段に対して、前記一定順序と同じ順序に従っ
て変更しつつ前記アドレスを指定することにより、前記
書き込み手段が書き込んだ順序通りに前記読み出し手段
に対して前記データを読み出させる第２の指定手段（１
５）とを備えるＦＩＦＯメモリにおいて、前記第１の指
定手段が指定するアドレスを変更する毎にカウントアッ
プし、前記第２の指定手段が指定するアドレスを変更す
る毎にカウントダウンするカウンタ（１６）と、前記第
１の指定手段の指定アドレスと、前記第２の指定手段の
指定アドレスと、前記カウンタのカウント値の相互矛盾
を検出することにより、前記第１の指定手段及び前記第
２の指定手段，及び前記カウンタの相対的な誤動作が発
生したことを検出する検出手段（１７）とを具備したこ
とを特徴とする。
決するため、以下のような手段を採用した［図１］。即
ち、本発明によるＦＩＦＯメモリの誤動作検出装置は、
図１に示すように、データを記憶する記憶手段（１１）
と、前記記憶手段に前記データを所定のアドレスに関連
付けて書き込む書き込み手段（１２）と、前記記憶手段
から前記書き込み手段によって書き込まれた前記データ
を前記所定のアドレスに従って読み出す読み出し手段
（１３）と、前記データを前記記憶手段に書き込む際
に、前記書き込み手段に対して、一定順序に従って変更
しつつ前記アドレスを指定する第１の指定手段（１４）
と、前記データを前記記憶手段から読み出す際に、前記
読み出し手段に対して、前記一定順序と同じ順序に従っ
て変更しつつ前記アドレスを指定することにより、前記
書き込み手段が書き込んだ順序通りに前記読み出し手段
に対して前記データを読み出させる第２の指定手段（１
５）とを備えるＦＩＦＯメモリにおいて、前記第１の指
定手段が指定するアドレスを変更する毎にカウントアッ
プし、前記第２の指定手段が指定するアドレスを変更す
る毎にカウントダウンするカウンタ（１６）と、前記第
１の指定手段の指定アドレスと、前記第２の指定手段の
指定アドレスと、前記カウンタのカウント値の相互矛盾
を検出することにより、前記第１の指定手段及び前記第
２の指定手段，及び前記カウンタの相対的な誤動作が発
生したことを検出する検出手段（１７）とを具備したこ
とを特徴とする。
【００１８】本発明は、以下に示すように、様々な形態
で実施可能である。先ず、記憶手段は半導体メモリでも
良いし、磁気コアメモリでも良く、要は、電気信号の配
列から構成されるデータを、複数個記憶できるものであ
れば良い。なお、記憶手段の記憶領域が多数の微小記憶
領域に区画されて、この微小記憶領域の各々にアドレス
が定められているものでも良い。また、記憶手段が複数
個及び複数種類のメモリから構成されている場合でも良
い。要は、アドレスを指定することにより、ある情報を
一定の場所に記憶できる構成であれば良い。
で実施可能である。先ず、記憶手段は半導体メモリでも
良いし、磁気コアメモリでも良く、要は、電気信号の配
列から構成されるデータを、複数個記憶できるものであ
れば良い。なお、記憶手段の記憶領域が多数の微小記憶
領域に区画されて、この微小記憶領域の各々にアドレス
が定められているものでも良い。また、記憶手段が複数
個及び複数種類のメモリから構成されている場合でも良
い。要は、アドレスを指定することにより、ある情報を
一定の場所に記憶できる構成であれば良い。
【００１９】また、第１の指定手段及び第２の指定手段
のアドレス指定順序は、最小値から最大値に向かってイ
ンクリメントする順番であっても良いし、最大値から最
小値に向かってデクリメントする順番でも良い。
のアドレス指定順序は、最小値から最大値に向かってイ
ンクリメントする順番であっても良いし、最大値から最
小値に向かってデクリメントする順番でも良い。
【００２０】また、第１の指定手段は制御カウンタのカ
ウンタ値が最大値になったときに、第２の指定手段は制
御カウンタのカウンタ値が最小値になったときに、各
々、制御カウンタによって動作が禁止されるようになっ
ても良いし、そうでなくても良い。
ウンタ値が最大値になったときに、第２の指定手段は制
御カウンタのカウンタ値が最小値になったときに、各
々、制御カウンタによって動作が禁止されるようになっ
ても良いし、そうでなくても良い。
【００２１】なお、このようにして第１指定手段の動作
を禁止しても、データ入力ラインφ１を介してメモリ２
に送られて来るデータ列の流れを止めることはできない
ので、第１指定手段の動作を禁止して書き込みを禁止す
ると共に、ＦＩＦＯメモリを含む通信システムの全回路
を全てリセットするようにしてもよい。なお、書き込み
禁止をする状況としては、これ以外の状況に拡大しても
よい。
を禁止しても、データ入力ラインφ１を介してメモリ２
に送られて来るデータ列の流れを止めることはできない
ので、第１指定手段の動作を禁止して書き込みを禁止す
ると共に、ＦＩＦＯメモリを含む通信システムの全回路
を全てリセットするようにしてもよい。なお、書き込み
禁止をする状況としては、これ以外の状況に拡大しても
よい。
【００２２】前記の検出手段における相対的誤動作の検
出は、第１の指定手段の指定アドレスと第２の指定手段
の指定アドレスと制御カウンタのカウント値とを比較し
て、この比較の結果、第１の指定手段の指定アドレスと
第２の指定手段の指定アドレスとの相対差が制御カウン
タのカウント値と一致しない場合に、誤動作が生じてい
ると認識しても良いし、第１の指定手段の指定アドレス
から制御カウンタのカウント値を引いた値が第２の指定
手段の指定アドレスと一致しない場合に、誤動作が生じ
ていると認識しても良いし、第２の指定手段の指定アド
レスに制御カウンタのカウント値を加算した値が第１の
指定手段の指定アドレスと一致しない場合に誤動作が生
じていると認識しても良い。
出は、第１の指定手段の指定アドレスと第２の指定手段
の指定アドレスと制御カウンタのカウント値とを比較し
て、この比較の結果、第１の指定手段の指定アドレスと
第２の指定手段の指定アドレスとの相対差が制御カウン
タのカウント値と一致しない場合に、誤動作が生じてい
ると認識しても良いし、第１の指定手段の指定アドレス
から制御カウンタのカウント値を引いた値が第２の指定
手段の指定アドレスと一致しない場合に、誤動作が生じ
ていると認識しても良いし、第２の指定手段の指定アド
レスに制御カウンタのカウント値を加算した値が第１の
指定手段の指定アドレスと一致しない場合に誤動作が生
じていると認識しても良い。
【００２３】この検出手段は、常時継続的に検出を行っ
ていても良いし、間欠的に検出を行っていてもよい。こ
の場合、制御カウンタのカウント値が“０”になった時
のみ検出をするようにしても良いし、第１の指定手段又
は第２の指定手段の指定アドレスが特定の値になったと
きのみ検出をするようにしても良い。また、タイマを備
えて定期的に検出するようにしてもよい。
ていても良いし、間欠的に検出を行っていてもよい。こ
の場合、制御カウンタのカウント値が“０”になった時
のみ検出をするようにしても良いし、第１の指定手段又
は第２の指定手段の指定アドレスが特定の値になったと
きのみ検出をするようにしても良い。また、タイマを備
えて定期的に検出するようにしてもよい。
【００２４】以上の様に構成されるＦＩＦＯメモリの誤
動作検出装置にリセット手段を設け、上記した検出手段
が誤動作を検出した時に、このリセット手段を作動させ
るようにしてもよい。そして、このリセット手段は、Ｆ
ＩＦＯメモリ回路の全体をリセットさせても良いし、制
御カウンタと第１及び第２の指定手段のみをリセットさ
せても良いし、ＦＩＦＯメモリ回路を含むシステム，例
えば通信システム全体をリセットさせても良い。
動作検出装置にリセット手段を設け、上記した検出手段
が誤動作を検出した時に、このリセット手段を作動させ
るようにしてもよい。そして、このリセット手段は、Ｆ
ＩＦＯメモリ回路の全体をリセットさせても良いし、制
御カウンタと第１及び第２の指定手段のみをリセットさ
せても良いし、ＦＩＦＯメモリ回路を含むシステム，例
えば通信システム全体をリセットさせても良い。
【００２５】
【作用】本発明によるＦＩＦＯメモリの誤動作検出は、
第１の指定手段の指定アドレス，前記第２の指定手段の
指定アドレス，及びカウンタのカウント値を相互に比較
する。この比較の結果、前記第１の指定手段の指定アド
レスと前記第２の指定手段の指定アドレスとの相対差が
前記カウント値と対応しない場合には、前記第１及び第
２の指定手段及び前記カウンタの相対的誤動作が生じた
と判断することができる。従って、ＦＩＦＯメモリの誤
動作を正確且つ確実に検出することができる。
第１の指定手段の指定アドレス，前記第２の指定手段の
指定アドレス，及びカウンタのカウント値を相互に比較
する。この比較の結果、前記第１の指定手段の指定アド
レスと前記第２の指定手段の指定アドレスとの相対差が
前記カウント値と対応しない場合には、前記第１及び第
２の指定手段及び前記カウンタの相対的誤動作が生じた
と判断することができる。従って、ＦＩＦＯメモリの誤
動作を正確且つ確実に検出することができる。
【００２６】相対的誤動作の検出を常時行っていれば、
突然発生する誤動作を遅延なく検出することができ、こ
の誤動作に対して俊敏に対処することができる。また、
誤動作の検出を間欠的に行えば、検出結果にノイズが入
り込むことを軽減することができる。
突然発生する誤動作を遅延なく検出することができ、こ
の誤動作に対して俊敏に対処することができる。また、
誤動作の検出を間欠的に行えば、検出結果にノイズが入
り込むことを軽減することができる。
【００２７】以上のようにしてＦＩＦＯメモリの誤動作
を検出したときに、この検出結果に基づいてリセットを
かけるようにすれば、それ以後のＦＩＦＯメモリ回路の
制御を正常状態に復帰させることができるが、この場合
に、カウンタと第１及び第２の指定手段のみリセットを
掛けるようにすれば、システム内に於ける他の回路に影
響を及ぼす事なくＦＩＦＯメモリ回路のみを正常状態に
復帰させることができる。
を検出したときに、この検出結果に基づいてリセットを
かけるようにすれば、それ以後のＦＩＦＯメモリ回路の
制御を正常状態に復帰させることができるが、この場合
に、カウンタと第１及び第２の指定手段のみリセットを
掛けるようにすれば、システム内に於ける他の回路に影
響を及ぼす事なくＦＩＦＯメモリ回路のみを正常状態に
復帰させることができる。
【００２８】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【００２９】
【第１実施例】図２は、本発明の第１実施例におけるＦ
ＩＦＯメモリ回路１を示すブロック図である。なお、図
２は図９と重複する部分もあるが、ここでは、より詳細
に説明を行う。
ＩＦＯメモリ回路１を示すブロック図である。なお、図
２は図９と重複する部分もあるが、ここでは、より詳細
に説明を行う。
【００３０】ＦＩＦＯメモリ回路１は、データが入出力
されるメモリ２と，このメモリ２に接続された書き込み
アドレスカウンタ３と、同様にメモリ２に接続された読
み出しアドレスカウンタ４と、これら書き込みアドレス
カウンタ３と読みだしアドレスカウンタ４に接続された
制御カウンタ５と、これら書き込みアドレスカウンタ
３，読みだしアドレスカウンタ４、及び制御カウンタ５
に接続された誤り検出回路６と、この誤り検出回路６に
入力側が接続されるとともに書き込みアドレスカウンタ
３，読みだしアドレスカウンタ４、及び制御カウンタ５
に出力側が接続されたリセット回路７から構成され、図
示せぬ他の回路と共動して、通信システムを構成してい
る。
されるメモリ２と，このメモリ２に接続された書き込み
アドレスカウンタ３と、同様にメモリ２に接続された読
み出しアドレスカウンタ４と、これら書き込みアドレス
カウンタ３と読みだしアドレスカウンタ４に接続された
制御カウンタ５と、これら書き込みアドレスカウンタ
３，読みだしアドレスカウンタ４、及び制御カウンタ５
に接続された誤り検出回路６と、この誤り検出回路６に
入力側が接続されるとともに書き込みアドレスカウンタ
３，読みだしアドレスカウンタ４、及び制御カウンタ５
に出力側が接続されたリセット回路７から構成され、図
示せぬ他の回路と共動して、通信システムを構成してい
る。
【００３１】メモリ２は、複数の微小区分された記憶領
域２ａと書き込み手段としての書き込み部２ｂと読み出
し手段としての読み出し部２ｃとを有している。そし
て、データ入力ラインφ１を介して逐次送られて来るデ
ータを、書き込み部が受け取るとともに各データ毎に微
小記憶領域２ａの何れかに割り振って記憶させる。この
データの割り振りは、書き込み部２ｂが受信する書き込
みアドレスカウンタ３からのアドレス信号に従って、各
微小記憶領域２ａに対応して予め定められているアドレ
ス（番地）を指定して行う。ここでは、説明のため、微
小記憶領域２ａはｎ個有るものとし、各微小記憶領域２
ａに付されたアドレスは、各々“０”及至“ｎ−１”で
あるとする。
域２ａと書き込み手段としての書き込み部２ｂと読み出
し手段としての読み出し部２ｃとを有している。そし
て、データ入力ラインφ１を介して逐次送られて来るデ
ータを、書き込み部が受け取るとともに各データ毎に微
小記憶領域２ａの何れかに割り振って記憶させる。この
データの割り振りは、書き込み部２ｂが受信する書き込
みアドレスカウンタ３からのアドレス信号に従って、各
微小記憶領域２ａに対応して予め定められているアドレ
ス（番地）を指定して行う。ここでは、説明のため、微
小記憶領域２ａはｎ個有るものとし、各微小記憶領域２
ａに付されたアドレスは、各々“０”及至“ｎ−１”で
あるとする。
【００３２】また、メモリ２に記憶されたデータは、デ
ータ出力ラインφ２を介して読み出すことができる。こ
の場合は、読み出し部２ｃが受信する読み出しアドレス
カウンタ４からのアドレス信号に従って、読み出したい
データが記憶されている微小記憶領域２ａのアドレスを
指定することによって、所望のデータを読み出すことが
できる。
ータ出力ラインφ２を介して読み出すことができる。こ
の場合は、読み出し部２ｃが受信する読み出しアドレス
カウンタ４からのアドレス信号に従って、読み出したい
データが記憶されている微小記憶領域２ａのアドレスを
指定することによって、所望のデータを読み出すことが
できる。
【００３３】第１の指定手段としての書き込みアドレス
カウンタ３は、データの書き込みの際にメモリ２のアド
レス（書き込みアドレス）を指定するカウンタである。
そして、ＦＩＦＯメモリ回路１の外部で生成されたクロ
ックＣＬＫ１が入力する毎に、その出力，即ち、書き込
みアドレスを示すカウンタ値（以下、「書き込みアドレ
スカウンタ値」と言う。）を１つづつインクリメントし
て、書き込みアドレスラインφ３に出力する。なお、書
き込みアドレスカウンタ値が“ｎ−１”に達したときに
は、次の書き込みアドレスカウンタ値は“０”になる。
以上のように書き込みアドレスカウンタ値がインクリメ
ントされて出力される毎に、新たなデータが指定された
微小記憶領域２ａに書き込まれる。なお、書き込みアド
レスカウンタ３にはリセット信号が入力するようになっ
ており、このリセット信号の入力により書き込みアドレ
スカウンタ値は初期値“０”にリセットされる。
カウンタ３は、データの書き込みの際にメモリ２のアド
レス（書き込みアドレス）を指定するカウンタである。
そして、ＦＩＦＯメモリ回路１の外部で生成されたクロ
ックＣＬＫ１が入力する毎に、その出力，即ち、書き込
みアドレスを示すカウンタ値（以下、「書き込みアドレ
スカウンタ値」と言う。）を１つづつインクリメントし
て、書き込みアドレスラインφ３に出力する。なお、書
き込みアドレスカウンタ値が“ｎ−１”に達したときに
は、次の書き込みアドレスカウンタ値は“０”になる。
以上のように書き込みアドレスカウンタ値がインクリメ
ントされて出力される毎に、新たなデータが指定された
微小記憶領域２ａに書き込まれる。なお、書き込みアド
レスカウンタ３にはリセット信号が入力するようになっ
ており、このリセット信号の入力により書き込みアドレ
スカウンタ値は初期値“０”にリセットされる。
【００３４】第２の指定手段としての読み出しアドレス
カウンタ４は、読み出しの際にメモリ２のアドレス（読
み出しアドレス）を指定するカウンタである。そして、
ＦＩＦＯメモリ回路１の外部で生成されたクロックＣＬ
Ｋ２が入力する毎に、その出力，即ち、読み出しアドレ
スを示すカウンタ値（以下、「読み出しアドレスカウン
タ値」と言う。）を１つづつインクリメントして、読み
出しアドレスラインφ４に出力する。以上のように読み
出しアドレスカウンタ値がインクリメントされて出力さ
れる毎に、指定された記憶領域２ａに保持しているデー
タが読み出される。なお、読み出しアドレスカウンタ４
にはリセット信号が入力するようになっており、このリ
セット信号の入力により読み出しアドレスカウンタ値は
初期値“０”にリセットされる。
カウンタ４は、読み出しの際にメモリ２のアドレス（読
み出しアドレス）を指定するカウンタである。そして、
ＦＩＦＯメモリ回路１の外部で生成されたクロックＣＬ
Ｋ２が入力する毎に、その出力，即ち、読み出しアドレ
スを示すカウンタ値（以下、「読み出しアドレスカウン
タ値」と言う。）を１つづつインクリメントして、読み
出しアドレスラインφ４に出力する。以上のように読み
出しアドレスカウンタ値がインクリメントされて出力さ
れる毎に、指定された記憶領域２ａに保持しているデー
タが読み出される。なお、読み出しアドレスカウンタ４
にはリセット信号が入力するようになっており、このリ
セット信号の入力により読み出しアドレスカウンタ値は
初期値“０”にリセットされる。
【００３５】以上のように、両アドレスカウンタ３，４
のカウンタ値の出力順序を同じにすることで、先入れ先
出しが可能となる。なお、書き込みアドレスカウンタ３
の入力クロックＣＬＫ１，及び、読み出しアドレスカウ
ンタ４の入力クロックＣＬＫ２は、書き込み時，及び、
読み出し時に要求されるデータの位相や速度が異なるこ
とが多いという理由により、各々、独立した周期に形成
されている。但し、同じ周期に形成しても良いことは勿
論である。
のカウンタ値の出力順序を同じにすることで、先入れ先
出しが可能となる。なお、書き込みアドレスカウンタ３
の入力クロックＣＬＫ１，及び、読み出しアドレスカウ
ンタ４の入力クロックＣＬＫ２は、書き込み時，及び、
読み出し時に要求されるデータの位相や速度が異なるこ
とが多いという理由により、各々、独立した周期に形成
されている。但し、同じ周期に形成しても良いことは勿
論である。
【００３６】制御カウンタ５は、書き込みアドレスカウ
ンタ３から出力されるカウントアップ信号をカウントア
ップラインφ５を介して入力し、読み出しアドレスカウ
ンタ４から出力されるカウントダウン信号をカウントダ
ウンラインφ６を介して入力する。このカウントアップ
信号及びカウントダウン信号は、各アドレスカウンタ
３，４が各々アドレスカウンタ値をインクリメントする
毎に出力される。制御カウンタでは、このカウントアッ
プ信号を入力する毎に、その出力値（以下、「制御カウ
ンタ値」と言う）を一つづつインクリメントし、カウン
トダウン信号を入力する毎に、制御カウンタ値を一つづ
つデクリメントする。従って、カウンタ出力ラインφ７
を介して出力される制御カウンタ値は、正常状態では、
メモリ２における未読み出しのデータを保持している微
小記憶領域２ａの数を示している。
ンタ３から出力されるカウントアップ信号をカウントア
ップラインφ５を介して入力し、読み出しアドレスカウ
ンタ４から出力されるカウントダウン信号をカウントダ
ウンラインφ６を介して入力する。このカウントアップ
信号及びカウントダウン信号は、各アドレスカウンタ
３，４が各々アドレスカウンタ値をインクリメントする
毎に出力される。制御カウンタでは、このカウントアッ
プ信号を入力する毎に、その出力値（以下、「制御カウ
ンタ値」と言う）を一つづつインクリメントし、カウン
トダウン信号を入力する毎に、制御カウンタ値を一つづ
つデクリメントする。従って、カウンタ出力ラインφ７
を介して出力される制御カウンタ値は、正常状態では、
メモリ２における未読み出しのデータを保持している微
小記憶領域２ａの数を示している。
【００３７】なお、制御カウンタ５は、ＦＩＦＯメモリ
回路１外部で形成されるクロックＣＬＫ０が入力する毎
に、制御カウンタ値を変更するか否かの判断を行うが、
一つのカウントアップ信号またはカウントダウン信号に
対しては一回だけ制御カウンタ値を変更するように、カ
ウントアップ信号，カウントダウン信号，及び、制御カ
ウンタ５の構成が定められている。
回路１外部で形成されるクロックＣＬＫ０が入力する毎
に、制御カウンタ値を変更するか否かの判断を行うが、
一つのカウントアップ信号またはカウントダウン信号に
対しては一回だけ制御カウンタ値を変更するように、カ
ウントアップ信号，カウントダウン信号，及び、制御カ
ウンタ５の構成が定められている。
【００３８】制御カウンタ値が最小値，即ち“０”にな
ると、メモリ２内にはもはや未読み出しデータはなく、
よって、新たなアドレスを指定しても、それに対応する
微小記憶領域２ａには既に読み出し済みの古いデータし
か保持されていない。従って、このまま読み出しを続け
るとデータの順番が出鱈目になってしまう。そのため、
この場合には、制御カウンタ５は、読み出しアドレスカ
ウンタ４に対して許可ラインφ８を介して出力していた
読み出し許可信号を停止し、読み出しを禁止する。
ると、メモリ２内にはもはや未読み出しデータはなく、
よって、新たなアドレスを指定しても、それに対応する
微小記憶領域２ａには既に読み出し済みの古いデータし
か保持されていない。従って、このまま読み出しを続け
るとデータの順番が出鱈目になってしまう。そのため、
この場合には、制御カウンタ５は、読み出しアドレスカ
ウンタ４に対して許可ラインφ８を介して出力していた
読み出し許可信号を停止し、読み出しを禁止する。
【００３９】また、制御カウンタ値が最大値，即ちこの
例では“ｎ−１”になると、メモリ２内の微小記憶領域
２ａは、全て未読み出しデータを保持しているので、新
たなアドレスを指定して書き込みを行うと、それに対応
する微小記憶領域２ａに保持した未読み出しデータは上
書きにより消去されてしまう。そのため、データの欠落
が生じてしまったり、データの順番が出鱈目になってし
まうことがある。従って、この場合には、制御カウンタ
５は、書き込みアドレスカウンタ３に対して許可ライン
φ９を介して出力していた書き込み許可信号を停止し、
書き込み禁止をする（実際には、図示せぬ書き込みクロ
ックを停止する。）。
例では“ｎ−１”になると、メモリ２内の微小記憶領域
２ａは、全て未読み出しデータを保持しているので、新
たなアドレスを指定して書き込みを行うと、それに対応
する微小記憶領域２ａに保持した未読み出しデータは上
書きにより消去されてしまう。そのため、データの欠落
が生じてしまったり、データの順番が出鱈目になってし
まうことがある。従って、この場合には、制御カウンタ
５は、書き込みアドレスカウンタ３に対して許可ライン
φ９を介して出力していた書き込み許可信号を停止し、
書き込み禁止をする（実際には、図示せぬ書き込みクロ
ックを停止する。）。
【００４０】なお、制御カウンタ５にはリセット信号が
入力するようになっており、このリセット信号の入力に
より制御カウンタ値は初期値“０”にリセットされる。
誤り検出回路６は、書き込みアドレスカウンタ３，読み
出しアドレスカウンタ４，及び、制御カウンタ５から、
各々、書き込みアドレスカウンタ値，読み出しアドレス
カウンタ値，及び、制御カウンタ値を入力し、それらの
値の相互間に誤りがあるかどうかを検出する。つまり、
ＦＩＦＯメモリ回路が正常に動作しているのであれば、
書き込みアドレスカウンタ値と読み出しアドレスカウン
タ値との差は、当然、未読み出しのデータを保持してい
る微小記憶領域２ａの数を示すことになる。一方、上述
した制御カウンタ５のカウントの条件より、制御カウン
タ値も未読み出しのデータを保持している微小記憶領域
２ａの数を示すことになる。よって、正常時には、書き
込みアドレスカウンタ値−読み出しアドレスカウンタ値
＝制御カウンタ値となるはずである。よって、この関係
が崩れていることを検出することによって、各カウンタ
３，４，５の相互的誤動作を検出することができる。
入力するようになっており、このリセット信号の入力に
より制御カウンタ値は初期値“０”にリセットされる。
誤り検出回路６は、書き込みアドレスカウンタ３，読み
出しアドレスカウンタ４，及び、制御カウンタ５から、
各々、書き込みアドレスカウンタ値，読み出しアドレス
カウンタ値，及び、制御カウンタ値を入力し、それらの
値の相互間に誤りがあるかどうかを検出する。つまり、
ＦＩＦＯメモリ回路が正常に動作しているのであれば、
書き込みアドレスカウンタ値と読み出しアドレスカウン
タ値との差は、当然、未読み出しのデータを保持してい
る微小記憶領域２ａの数を示すことになる。一方、上述
した制御カウンタ５のカウントの条件より、制御カウン
タ値も未読み出しのデータを保持している微小記憶領域
２ａの数を示すことになる。よって、正常時には、書き
込みアドレスカウンタ値−読み出しアドレスカウンタ値
＝制御カウンタ値となるはずである。よって、この関係
が崩れていることを検出することによって、各カウンタ
３，４，５の相互的誤動作を検出することができる。
【００４１】誤り検出回路６の具体例を図３に示す。図
３において、引算回路８は、書き込みアドレスカウンタ
値及び制御カウンタ値を各々入力し、それら値の差の絶
対値を算出する。一致比較回路９は、この引算回路８の
出力及び読み出しアドレスカウンタ値を各々入力し、そ
れらが一致しているか否かを判定する。なお、この誤り
検出回路６はＦＩＦＯメモリが使用されている限り、常
に駆動される。
３において、引算回路８は、書き込みアドレスカウンタ
値及び制御カウンタ値を各々入力し、それら値の差の絶
対値を算出する。一致比較回路９は、この引算回路８の
出力及び読み出しアドレスカウンタ値を各々入力し、そ
れらが一致しているか否かを判定する。なお、この誤り
検出回路６はＦＩＦＯメモリが使用されている限り、常
に駆動される。
【００４２】図２に戻り、リセット回路７は、誤り検出
回路６の出力を入力し、この出力が「誤り」を示す状態
になった時、これを検出し、各カウンタ３，４，５のリ
セット入力端子に、リセット信号を送出する。
回路６の出力を入力し、この出力が「誤り」を示す状態
になった時、これを検出し、各カウンタ３，４，５のリ
セット入力端子に、リセット信号を送出する。
【００４３】次に、以上の様に構成された本発明の第１
実施例の動作を図４の動作フローを引用して説明する。
先ずデータ入力ラインφ１を通って入力すべきデータが
ＦＩＦＯメモリ回路に送信されて来ると、それに同期し
て書き込みアドレスカウンタ３は書き込みアドレスの指
定を開始する。そして、“０”から“ｎ−１”までの書
き込みアドレスカウンタ値を順番に繰り返しながら変更
しつつ出力する。これらのデータ及び書き込みアドレス
カウンタ値を書き込み部２ｂで受信したメモリ２は、書
き込みアドレスカウンタ値によって指定されるアドレス
に対応する微小記憶領域２ａ毎にデータを書き込んで行
く。これと略同時に、読み出しアドレスカウンタ４は読
み出しアドレスの指定を開始する。そして、書き込みア
ドレスと同じ順番で、“０”から“ｎ−１”までの書き
込みアドレスカウンタ値を順番に繰り返しながら変更し
つつ出力する。
実施例の動作を図４の動作フローを引用して説明する。
先ずデータ入力ラインφ１を通って入力すべきデータが
ＦＩＦＯメモリ回路に送信されて来ると、それに同期し
て書き込みアドレスカウンタ３は書き込みアドレスの指
定を開始する。そして、“０”から“ｎ−１”までの書
き込みアドレスカウンタ値を順番に繰り返しながら変更
しつつ出力する。これらのデータ及び書き込みアドレス
カウンタ値を書き込み部２ｂで受信したメモリ２は、書
き込みアドレスカウンタ値によって指定されるアドレス
に対応する微小記憶領域２ａ毎にデータを書き込んで行
く。これと略同時に、読み出しアドレスカウンタ４は読
み出しアドレスの指定を開始する。そして、書き込みア
ドレスと同じ順番で、“０”から“ｎ−１”までの書き
込みアドレスカウンタ値を順番に繰り返しながら変更し
つつ出力する。
【００４４】以上の書き込みアドレスカウンタ値の変更
がある毎に、書き込みアドレスカウンタ３は制御カウン
タ５に対してカウントアップ信号を出力する。他方、読
み出しアドレスカウンタ値の変更が有る毎に、読み出し
アドレスカウンタ４は制御カウンタ５に対してカウント
ダウン信号を出力する。このカウントアップ信号及びカ
ウントダウン信号を受信した制御カウンタ５は、その制
御カウント値を“０”から“ｎ−１”の範囲で随時変更
して行く。
がある毎に、書き込みアドレスカウンタ３は制御カウン
タ５に対してカウントアップ信号を出力する。他方、読
み出しアドレスカウンタ値の変更が有る毎に、読み出し
アドレスカウンタ４は制御カウンタ５に対してカウント
ダウン信号を出力する。このカウントアップ信号及びカ
ウントダウン信号を受信した制御カウンタ５は、その制
御カウント値を“０”から“ｎ−１”の範囲で随時変更
して行く。
【００４５】そして、書き込みアドレスカウンタ３の出
力する書き込みアドレスカウンタ値，読み出しアドレス
カウンタ４が出力する読み出しアドレスカウンタ値，及
び制御カウンタの制御カウンタ値は、各々誤り検出回路
に入力される。
力する書き込みアドレスカウンタ値，読み出しアドレス
カウンタ４が出力する読み出しアドレスカウンタ値，及
び制御カウンタの制御カウンタ値は、各々誤り検出回路
に入力される。
【００４６】この誤り検出回路は、図４（ａ）の動作フ
ローに示されるように、先ず、引き算回路８にて、書き
込みアドレスカウンタ値から制御カウンタ値を引く論理
演算を行う（ステップ４１）。そして、その検算結果た
る差分を、一致比較回路９に出力する。この一致比較回
路は、この差分を読み出しアドレスカウンタ値と比較し
て、一致しているか否かの判定を行う（ステップ４
２）。
ローに示されるように、先ず、引き算回路８にて、書き
込みアドレスカウンタ値から制御カウンタ値を引く論理
演算を行う（ステップ４１）。そして、その検算結果た
る差分を、一致比較回路９に出力する。この一致比較回
路は、この差分を読み出しアドレスカウンタ値と比較し
て、一致しているか否かの判定を行う（ステップ４
２）。
【００４７】この判定の結果、両者が一致しているので
あれば、正常であると判断する（ステップ４３）。この
場合には、誤り検出回路６はリセット回路７に対して何
等の信号も出力せず、以上の判定を繰り返す。
あれば、正常であると判断する（ステップ４３）。この
場合には、誤り検出回路６はリセット回路７に対して何
等の信号も出力せず、以上の判定を繰り返す。
【００４８】一方、判定の結果、両者が一致していない
のであれば、異常が生じていると判断する（ステップ４
４）。この場合には、誤り検出回路６はリセット回路７
に対して検出結果としての誤り検出信号を出力して、そ
の後、以上の判定を繰り返す。
のであれば、異常が生じていると判断する（ステップ４
４）。この場合には、誤り検出回路６はリセット回路７
に対して検出結果としての誤り検出信号を出力して、そ
の後、以上の判定を繰り返す。
【００４９】この誤り検出信号を受信したリセット回路
７は、書き込みアドレスカウンタ３，読み出しアドレス
カウンタ４，及び制御カウンタ５に対してリセット信号
を出力する。
７は、書き込みアドレスカウンタ３，読み出しアドレス
カウンタ４，及び制御カウンタ５に対してリセット信号
を出力する。
【００５０】このリセットにより、書き込みアドレスカ
ウンタ３はアドレス指定を再度“０”から始めてデータ
の書き込みを行う。この際、メモリ２に保持されている
古いデータは、新しいデータが上書きされることによっ
て消去される。一方、読み出しアドレスカウンタ４もア
ドレス指定を再度“０”から始めてデータの読み出しを
行い、制御カウンタ５も制御カウンタ値を“０”にリセ
ットして、カウントアップ及びカウントダウンを再開す
る。
ウンタ３はアドレス指定を再度“０”から始めてデータ
の書き込みを行う。この際、メモリ２に保持されている
古いデータは、新しいデータが上書きされることによっ
て消去される。一方、読み出しアドレスカウンタ４もア
ドレス指定を再度“０”から始めてデータの読み出しを
行い、制御カウンタ５も制御カウンタ値を“０”にリセ
ットして、カウントアップ及びカウントダウンを再開す
る。
【００５１】
【第２実施例】図５は、本発明の第２実施例における誤
り検出回路６の具体例を示すブロック図である。なお、
第２実施例は、誤り検出回路６以外の部分は第１実施例
と同じ構成なので、それらについての説明は省略する。
り検出回路６の具体例を示すブロック図である。なお、
第２実施例は、誤り検出回路６以外の部分は第１実施例
と同じ構成なので、それらについての説明は省略する。
【００５２】上述の第１実施例においては、誤り検出回
路６は常に検出結果を出力するようにしていた。しか
し、上述したように、各カウンタ３，４，５を駆動する
クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３の発生タイミン
グは必ずしも一致していないので、それらから出力され
る各カウンタ値が値を変更するタイミングも、また同期
してはいない。従って、各カウンタ値が全て現在値を出
し揃う間に、過渡的に過去の値が紛れ込むことがある。
たとえば、読み出しアドレスカウンタ値が変更され、カ
ウントダウン信号が出力されているが、ＣＬＫ０のパル
ス間に当たるために制御カウンタ５がカウントアップで
きないでいる状態である。このような状態は現在状態を
反映していないので、このまま誤り検出をすると、検出
結果の信号における「ひげ」となってしまい、正確な誤
り検出を阻害してしまうことになる。この「ひげ」は、
フィルター等の回路を通すことによって排除することも
可能であるが、回路が大型化してしまう欠点がある。そ
こで、この第２実施例は、簡単な回路で、この様な「ひ
げ」を発生を減少させることができる回路を実現するこ
とを目的とした。
路６は常に検出結果を出力するようにしていた。しか
し、上述したように、各カウンタ３，４，５を駆動する
クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３の発生タイミン
グは必ずしも一致していないので、それらから出力され
る各カウンタ値が値を変更するタイミングも、また同期
してはいない。従って、各カウンタ値が全て現在値を出
し揃う間に、過渡的に過去の値が紛れ込むことがある。
たとえば、読み出しアドレスカウンタ値が変更され、カ
ウントダウン信号が出力されているが、ＣＬＫ０のパル
ス間に当たるために制御カウンタ５がカウントアップで
きないでいる状態である。このような状態は現在状態を
反映していないので、このまま誤り検出をすると、検出
結果の信号における「ひげ」となってしまい、正確な誤
り検出を阻害してしまうことになる。この「ひげ」は、
フィルター等の回路を通すことによって排除することも
可能であるが、回路が大型化してしまう欠点がある。そ
こで、この第２実施例は、簡単な回路で、この様な「ひ
げ」を発生を減少させることができる回路を実現するこ
とを目的とした。
【００５３】図５において、一致比較回路７は、読み出
しアドレスカウンタ値と書き込みアドレスカウンタ値を
入力し、両値が不一致の場合にのみ論理値“１”を出力
する比較を行う。比較回路８は、制御カウンタ値を入力
し、制御カウンタ値が０である時のみ論理値“１”を出
力する比較を行う。一致比較回路７及び比較回路８の出
力値は、それらの値の論理積を検出結果として出力する
ＡＮＤ回路９に入力される。
しアドレスカウンタ値と書き込みアドレスカウンタ値を
入力し、両値が不一致の場合にのみ論理値“１”を出力
する比較を行う。比較回路８は、制御カウンタ値を入力
し、制御カウンタ値が０である時のみ論理値“１”を出
力する比較を行う。一致比較回路７及び比較回路８の出
力値は、それらの値の論理積を検出結果として出力する
ＡＮＤ回路９に入力される。
【００５４】次に、以上の様に構成された本発明の第２
実施例の動作を図４の動作フローを引用して説明する。
但し、第２実施例は第１実施例とその動作が大部分共通
するので、ここでは誤り検出回路６の動作の説明のみ行
い、他は省略する。
実施例の動作を図４の動作フローを引用して説明する。
但し、第２実施例は第１実施例とその動作が大部分共通
するので、ここでは誤り検出回路６の動作の説明のみ行
い、他は省略する。
【００５５】この誤り検出回路は、図４（ｂ）の動作フ
ローに示されるように、先ず、比較回路８にて、制御カ
ウンタ値が“０”であるか否かを判定する（ステップ４
５）。そして、制御カウンタ値が“０”でないのであれ
ば、論理値“０”を出力してＡＮＤ回路９のゲートを閉
じたままにしておく。従って、この場合には、リセット
回路７に対しては何等の信号も出力されない。これに対
して、制御カウンタ値が“０”であるのならば、論理値
“１”を出力し、ＡＮＤ回路９のゲートを開く。
ローに示されるように、先ず、比較回路８にて、制御カ
ウンタ値が“０”であるか否かを判定する（ステップ４
５）。そして、制御カウンタ値が“０”でないのであれ
ば、論理値“０”を出力してＡＮＤ回路９のゲートを閉
じたままにしておく。従って、この場合には、リセット
回路７に対しては何等の信号も出力されない。これに対
して、制御カウンタ値が“０”であるのならば、論理値
“１”を出力し、ＡＮＤ回路９のゲートを開く。
【００５６】次に、一致比較回路７は、読み出しアドレ
スカウンタ値と書き込みアドレスカウンタ値が一致して
いるか否かの比較を行う（ステップ４６）。そして、両
者が一致しているので有れば正常と判断し（ステップ４
７）、論理値“０”を出力する。この場合には、ＡＮＤ
回路９の論理積出力は、論理値“０”のままなので、リ
セット回路７は、異常が生じたとは認識しない。一方、
両者が不一致であれば異常と判断し（ステップ４８）、
論理値“１”を出力する。この場合、比較回路８の出力
が“１”であることを条件に、ＡＮＤ回路９の論理積出
力は、論理値“１”となるので、リセット回路７は、異
常が生じたと認識する。
スカウンタ値と書き込みアドレスカウンタ値が一致して
いるか否かの比較を行う（ステップ４６）。そして、両
者が一致しているので有れば正常と判断し（ステップ４
７）、論理値“０”を出力する。この場合には、ＡＮＤ
回路９の論理積出力は、論理値“０”のままなので、リ
セット回路７は、異常が生じたとは認識しない。一方、
両者が不一致であれば異常と判断し（ステップ４８）、
論理値“１”を出力する。この場合、比較回路８の出力
が“１”であることを条件に、ＡＮＤ回路９の論理積出
力は、論理値“１”となるので、リセット回路７は、異
常が生じたと認識する。
【００５７】この論理値“１”の誤り検出信号を受信し
たリセット回路７は、書き込みアドレスカウンタ３，読
み出しアドレスカウンタ４，及び制御カウンタ５に対し
てリセット信号を出力する。
たリセット回路７は、書き込みアドレスカウンタ３，読
み出しアドレスカウンタ４，及び制御カウンタ５に対し
てリセット信号を出力する。
【００５８】この様に構成される第２実施例の誤り検出
回路６によれば、制御カウンタ値が“０”の場合のみＡ
ＮＤ回路９のゲートが開き、読み出しアドレスカウンタ
値と書き込みアドレスカウンタ値の不一致の情報（論理
値“１”）が検出結果（論理値“１”）として出力され
る。従って、「ひげ」の発生は最大限制限できる。
回路６によれば、制御カウンタ値が“０”の場合のみＡ
ＮＤ回路９のゲートが開き、読み出しアドレスカウンタ
値と書き込みアドレスカウンタ値の不一致の情報（論理
値“１”）が検出結果（論理値“１”）として出力され
る。従って、「ひげ」の発生は最大限制限できる。
【００５９】
【第３実施例】図６は本発明の第３実施例を示すブロッ
ク図である。この第３実施例は、誤り検出回路６による
誤り検出結果を、ＦＩＦＯメモリ回路１の外部に対して
出力する点のみ、第１実施例と異なる。
ク図である。この第３実施例は、誤り検出回路６による
誤り検出結果を、ＦＩＦＯメモリ回路１の外部に対して
出力する点のみ、第１実施例と異なる。
【００６０】このＦＩＦＯメモリ回路１を用いている通
信システムＣは、このＦＩＦＯメモリ回路１の外部の図
示せぬ回路，例えば、リセットを行うソフトウェアを組
み込んだ処理回路，又は、これと同じ機能をハードのみ
で実現した専用のリセット回路を用い、検出回路６によ
る誤り検出結果を受けて、例えば、通信システム全体を
リセットするようにできる。
信システムＣは、このＦＩＦＯメモリ回路１の外部の図
示せぬ回路，例えば、リセットを行うソフトウェアを組
み込んだ処理回路，又は、これと同じ機能をハードのみ
で実現した専用のリセット回路を用い、検出回路６によ
る誤り検出結果を受けて、例えば、通信システム全体を
リセットするようにできる。
【００６１】
【第４実施例】図７は本発明の第４実施例を示すブロッ
ク図である。この第４実施例は、第３実施例とは異な
り、検出回路６による誤り検出結果を受けた、ＦＩＦＯ
メモリ回路１の外部の図示せぬ回路は、通信システムＣ
全体はリセットせずに、ＦＩＦＯ（先入れ先出し）の機
能を生じさせる各カウンタ３，４，５のみをリセットす
る（図７における「ＦＩＦＯリセット」）。なお、これ
ら各カウンタ３，４，５にメモリ２及び誤り検出回路６
を含めたＦＩＦＯメモリ回路全体をリセットするように
してもよい（図７における「回路リセット」）。この場
合には、メモリ２の記憶内容は、全て消去されることに
なる。
ク図である。この第４実施例は、第３実施例とは異な
り、検出回路６による誤り検出結果を受けた、ＦＩＦＯ
メモリ回路１の外部の図示せぬ回路は、通信システムＣ
全体はリセットせずに、ＦＩＦＯ（先入れ先出し）の機
能を生じさせる各カウンタ３，４，５のみをリセットす
る（図７における「ＦＩＦＯリセット」）。なお、これ
ら各カウンタ３，４，５にメモリ２及び誤り検出回路６
を含めたＦＩＦＯメモリ回路全体をリセットするように
してもよい（図７における「回路リセット」）。この場
合には、メモリ２の記憶内容は、全て消去されることに
なる。
【００６２】
【第５実施例】図８は本発明の第５実施例を示すブロッ
ク図である。この第５実施例は、同一の通信システムＣ
に、複数のＦＩＦＯメモリ回路１−１，…，１−ｍを内
蔵させた例を示すものである。この実施例において、個
々のＦＩＦＯメモリ回路１−１，…，１−ｍは、各々、
第１実施例におけるＦＩＦＯメモリ回路１と同じ構成を
有している。従って、或るＦＩＦＯメモリ回路における
リセット動作は、他のＦＩＦＯメモリ回路には影響を及
ぼさない。
ク図である。この第５実施例は、同一の通信システムＣ
に、複数のＦＩＦＯメモリ回路１−１，…，１−ｍを内
蔵させた例を示すものである。この実施例において、個
々のＦＩＦＯメモリ回路１−１，…，１−ｍは、各々、
第１実施例におけるＦＩＦＯメモリ回路１と同じ構成を
有している。従って、或るＦＩＦＯメモリ回路における
リセット動作は、他のＦＩＦＯメモリ回路には影響を及
ぼさない。
【００６３】
【効果】本発明によるＦＩＦＯメモリの誤動作検出装置
及び方法によれば、第１の指定手段の指定アドレスと第
２の指定手段の指定アドレスとカウンタのカウント値か
ら、前記第１及び第２の指定手段及び前記カウンタの相
対的誤動作を検出することができるので、ＦＩＦＯメモ
リの誤動作を確実に検出することができる。
及び方法によれば、第１の指定手段の指定アドレスと第
２の指定手段の指定アドレスとカウンタのカウント値か
ら、前記第１及び第２の指定手段及び前記カウンタの相
対的誤動作を検出することができるので、ＦＩＦＯメモ
リの誤動作を確実に検出することができる。
【図１】 本発明の原理を示す原理図
【図２】 本発明の第１実施例に係るブロック図
【図３】 図２の誤り検出回路の詳細を示すブロック図
【図４】 誤り検出回路の動作を説明する動作フローチ
ャートであり、（ａ）は図３に対応するもので、（ｂ）
は図５に対応するもの
ャートであり、（ａ）は図３に対応するもので、（ｂ）
は図５に対応するもの
【図５】 本発明の第２実施例に係る誤り検出回路の詳
細を示すブロック図
細を示すブロック図
【図６】 本発明の第３実施例に係るブロック図
【図７】 本発明の第４実施例に係るブロック図
【図８】 本発明の第５実施例に係るブロック図
【図９】 ＦＩＦＯメモリ回路の一般的構成を示すブロ
ック図
ック図
２ メモリ ３ 書き込みアドレスカウンタ ４ 読み出しアドレスカウンタ ５ 制御カウンタ ６ 誤り検出回路 ７ リセット回路
フロントページの続き (72)発明者 田村 純一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関戸 雅美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平７−85649（ＪＰ，Ａ) 特開 平５−242665（ＪＰ，Ａ) 特開 平５−224880（ＪＰ，Ａ) 特開 平３−3186（ＪＰ，Ａ) 特開 平５−227192（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 318
Claims (9)
- 【請求項１】 データを記憶する記憶手段と、 前記記憶手段に前記データを所定のアドレスに関連付け
て書き込む書き込み手段と、 前記記憶手段から前記書き込み手段によって書き込まれ
た前記データを前記所定のアドレスに従って読み出す読
み出し手段と、 前記データを前記記憶手段に書き込む際に、前記書き込
み手段に対して、一定順序に従って変更しつつ前記アド
レスを指定する第１の指定手段と、 前記データを前記記憶手段から読み出す際に、前記読み
出し手段に対して、前記一定順序と同じ順序に従って変
更しつつ前記アドレスを指定することにより、前記書き
込み手段が書き込んだ順序通りに前記読み出し手段に対
して前記データを読み出させる第２の指定手段とを備え
たＦＩＦＯメモリにおいて、 前記第１の指定手段が指定するアドレスを変更する毎に
カウントアップし、前記第２の指定手段が指定するアド
レスを変更する毎にカウントダウンするカウンタと、 前記第１の指定手段の指定アドレスと、前記第２の指定
手段の指定アドレスと、前記カウンタのカウント値の相
互矛盾を検出することにより、前記第１の指定手段，前
記第２の指定手段，及び前記カウンタの相対的な誤動作
が発生したことを検出する検出手段と、 前記検出手段の誤動作検出に応じて、前記第１の指定手
段の指定アドレス，前記第２の指定手段の指定アドレ
ス，及び、前記カウンタのカウント値を、各々リセット
するリセット手段と を具備したことを特徴とするＦＩＦ
Ｏメモリの誤動作検出装置。 - 【請求項２】 データを記憶する記憶手段と、 前記記憶手段に前記データを所定のアドレスに関連付け
て書き込む書き込み手段と、 前記記憶手段から前記書き込み手段によって書き込まれ
た前記データを前記所定のアドレスに従って読み出す読
み出し手段と、 前記データを前記記憶手段に書き込む際に、前記書き込
み手段に対して、一定順序に従って変更しつつ前記アド
レスを指定する第１の指定手段と、 前記データを前記記憶手段から読み出す際に、前記読み
出し手段に対して、前記一定順序と同じ順序に従って変
更しつつ前記アドレスを指定することにより、前記書き
込み手段が書き込んだ順序通りに前記読み出し手段に対
して前記データを読み出させる第２の指定手段とを備え
たＦＩＦＯメモリにおいて、 前記第１の指定手段が指定するアドレスを変更する毎に
カウントアップし、前記第２の指定手段が指定するアド
レスを変更する毎にカウントダウンするカウンタと、 前記第１の指定手段の指定アドレスと、前記第２の指定
手段の指定アドレスと、前記カウンタのカウント値の相
互矛盾を検出することにより、前記第１の指定手段，前
記第２の指定手段，及び前記カウンタの相対的な誤動作
が発生したことを検出する検出手段と、 前記検出手段の誤動作検出に応じて、メモリ内容をリセ
ットせず、前記第１の指定手段の指定アドレス，前記第
２の指定手段の指定アドレス，及び、前記カウンタのカ
ウント値を、各々リセットするリセット手段とを具備し
たことを特徴とするＦＩＦＯメモリの誤動作検出装置。 - 【請求項３】 データを記憶する記憶手段と、 前記記憶手段に前記データを所定のアドレスに関連付け
て書き込む書き込み手段と、 前記記憶手段から前記書き込み手段によって書き込まれ
た前記データを前記所定のアドレスに従って読み出す読
み出し手段と、 前記データを前記記憶手段に書き込む際に、前記書き込
み手段に対して、一定順序に従って変更しつつ前記アド
レスを指定する第１の指定手段と、 前記データを前記記憶手段から読み出す際に、前記読み
出し手段に対して、前記一定順序と同じ順序に従って変
更しつつ前記アドレスを指定することにより、前記書き
込み手段が書き込んだ順序通りに前記読み出し手段に対
して前記データを読み出させる第２の指定手段と を備え
たＦＩＦＯメモリにおいて、 前記第１の指定手段が指定するアドレスを変更する毎に
カウントアップし、前記第２の指定手段が指定するアド
レスを変更する毎にカウントダウンするカウンタと、 前記第１の指定手段の指定アドレスと、前記第２の指定
手段の指定アドレスと、前記カウンタのカウント値の相
互矛盾を検出することにより、前記第１の指定手段，前
記第２の指定手段，及び前記カウンタの相対的な誤動作
が発生したことを検出する検出手段と、 前記検出手段の誤動作検出に応じて、ＦＩＦＯメモリ回
路を含むシステム全体をリセットするリセット手段とを
具備したことを特徴とするＦＩＦＯメモリの誤動作検出
装置。 - 【請求項４】 データを記憶する記憶手段と、 前記記憶手段に前記データを所定のアドレスに関連付け
て書き込む書き込み手段と、 前記記憶手段から前記書き込み手段によって書き込まれ
た前記データを前記所定のアドレスに従って読み出す読
み出し手段と、 前記データを前記記憶手段に書き込む際に、前記書き込
み手段に対して、一定順序に従って変更しつつ前記アド
レスを指定する第１の指定手段と、 前記データを前記記憶手段から読み出す際に、前記読み
出し手段に対して、前記一定順序と同じ順序に従って変
更しつつ前記アドレスを指定することにより、前記書き
込み手段が書き込んだ順序通りに前記読み出し手段に対
して前記データを読み出させる第２の指定手段とを備え
たＦＩＦＯメモリにおいて、 前記第１の指定手段が指定するアドレスを変更する毎に
カウントアップし、前記第２の指定手段が指定するアド
レスを変更する毎にカウントダウンするカウンタと、 前記カウンタのカウント値が０の時のみ、前記第１の指
定手段の指定アドレスと、前記第２の指定手段の指定ア
ドレスと、前記カウンタのカウント値の相互矛盾を検出
することにより、前記第１の指定手段，前記第２の指定
手段，及び前記 カウンタの相対的な誤動作が発生したこ
とを検出する検出手段とを具備したことを特徴とするＦ
ＩＦＯメモリの誤動作検出装置。 - 【請求項５】 前記検出手段は、前記第１及び第２の指
定手段の指定アドレスの値を比較する比較回路と、上記
カウンタのカウント値が０の時のみこの比較回路の出力
を通過させるゲート手段とからなり、ゲート手段を通過
した前記比較回路の出力が両値の不一致を示す場合には
誤動作を示すとすることを特徴とする請求項４記載のＦ
ＩＦＯメモリの誤動作検出装置。 - 【請求項６】 前記比較回路は入力値が不一致の場合に
論理値１を出力するとともに、前記ゲート手段は、前記
カウント値が０の場合にのみ論理値１を出力する第１の
回路と、前記第１の回路の出力と前記比較回路の出力を
入力として両者の論理積を出力する第２の回路とから構
成されていることを特徴とする請求項５記載のＦＩＦＯ
メモリの誤動作検出装置。 - 【請求項７】 データを所定のアドレスに関連付けて記
憶する記憶手段に対してデータ列を書き込む際に、前記
アドレスを一定順序に従って変更しつつ指定する第１の
指定手段と、前記記憶手段に記憶されたデータ列をアド
レスを特定して読み出す際に、前記アドレスを前記一定
順序と同じ順序に従って変更しつつ指定する第２の指定
手段と、前記第１の指定手段が指定するアドレスを変更
する毎にカウントアップし、前記第２の指定手段が指定
するアドレスを変更する毎にカウントダウンするカウン
タとを備えることにより前記データ列を記憶手段に書き
込んだ順序通りに読み出すことができるＦＩＦＯメモリ
の誤動作検出方法であって、 前記第１の指定手段の指定アドレスと、前記第２の指定
手段の指定アドレスと、前記カウンタのカウント値とを
比較し、 この比較の結果、前記第１の指定手段の指定アドレスと
前記第２の指定手段の指定アドレスとの相対差が前記カ
ウント値と対応しない場合には、前記第１の指定手段の
指定アドレス，前記第２の指定手段の指定アドレス，及
び、前記カウンタのカウント値を、各々リセットするこ
とを特徴とするＦＩＦＯメモリの誤動作検出方法。 - 【請求項８】 データを所定のアドレスに関連付けて記
憶する記憶手段に対 してデータ列を書き込む際に、前記
アドレスを一定順序に従って変更しつつ指定する第１の
指定手段と、前記記憶手段に記憶されたデータ列をアド
レスを特定して読み出す際に、前記アドレスを前記一定
順序と同じ順序に従って変更しつつ指定する第２の指定
手段と、前記第１の指定手段が指定するアドレスを変更
する毎にカウントアップし、前記第２の指定手段が指定
するアドレスを変更する毎にカウントダウンするカウン
タとを備えることにより前記データ列を記憶手段に書き
込んだ順序通りに読み出すことができるＦＩＦＯメモリ
の誤動作検出方法であって、 前記第１の指定手段の指定アドレスと、前記第２の指定
手段の指定アドレスと、前記カウンタのカウント値とを
比較し、 この比較の結果、前記第１の指定手段の指定アドレスと
前記第２の指定手段の指定アドレスとの相対差が前記カ
ウント値と対応しない場合には、メモリ内容をリセット
せず、前記第１の指定手段の指定アドレス，前記第２の
指定手段の指定アドレス，及び、前記カウンタのカウン
ト値を、各々リセットすることを特徴とするＦＩＦＯメ
モリの誤動作検出方法。 - 【請求項９】 データを所定のアドレスに関連付けて記
憶する記憶手段に対してデータ列を書き込む際に、前記
アドレスを一定順序に従って変更しつつ指定する第１の
指定手段と、前記記憶手段に記憶されたデータ列をアド
レスを特定して読み出す際に、前記アドレスを前記一定
順序と同じ順序に従って変更しつつ指定する第２の指定
手段と、前記第１の指定手段が指定するアドレスを変更
する毎にカウントアップし、前記第２の指定手段が指定
するアドレスを変更する毎にカウントダウンするカウン
タとを備えることにより前記データ列を記憶手段に書き
込んだ順序通りに読み出すことができるＦＩＦＯメモリ
の誤動作検出方法であって、 前記第１の指定手段の指定アドレスと、前記第２の指定
手段の指定アドレスと、前記カウンタのカウント値とを
比較し、 この比較の結果、前記第１の指定手段の指定アドレスと
前記第２の指定手段の指定アドレスとの相対差が前記カ
ウント値と対応しない場合には、ＦＩＦＯメモリ回路を
含むシステム全体をリセットする ことを特徴とするＦＩ
ＦＯメモリの誤動作検出方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25200493A JP3283659B2 (ja) | 1993-10-07 | 1993-10-07 | Ｆｉｆｏメモリの誤動作検出方法及び装置 |
| GB9409994A GB2282682B (en) | 1993-10-07 | 1994-05-17 | An apparatus for and a method of detecting a malfunction of a FIFO memory |
| US08/245,435 US5404332A (en) | 1993-10-07 | 1994-05-18 | Apparatus for and a method of detecting a malfunction of a FIFO memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25200493A JP3283659B2 (ja) | 1993-10-07 | 1993-10-07 | Ｆｉｆｏメモリの誤動作検出方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07105699A JPH07105699A (ja) | 1995-04-21 |
| JP3283659B2 true JP3283659B2 (ja) | 2002-05-20 |
Family
ID=17231232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25200493A Expired - Lifetime JP3283659B2 (ja) | 1993-10-07 | 1993-10-07 | Ｆｉｆｏメモリの誤動作検出方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5404332A (ja) |
| JP (1) | JP3283659B2 (ja) |
| GB (1) | GB2282682B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5642318A (en) * | 1995-12-05 | 1997-06-24 | Cypress Semicondcutor Corporation | Testing method for FIFOS |
| US5712992A (en) * | 1995-12-06 | 1998-01-27 | Cypress Semiconductor Corporation | State machine design for generating empty and full flags in an asynchronous FIFO |
| US5809339A (en) * | 1995-12-06 | 1998-09-15 | Cypress Semiconductor Corp. | State machine design for generating half-full and half-empty flags in an asynchronous FIFO |
| US5673234A (en) * | 1995-12-13 | 1997-09-30 | Cypress Semiconductor Corp. | Read bitline writer for fallthru in FIFO's |
| US5963056A (en) * | 1995-12-14 | 1999-10-05 | Cypress Semiconductor Corp. | Full and empty flag generator for synchronous FIFOs |
| US5844423A (en) * | 1995-12-14 | 1998-12-01 | Cypress Semiconductor Corporation | Half-full flag generator for synchronous FIFOs |
| US5850568A (en) * | 1995-12-22 | 1998-12-15 | Cypress Semiconductor Corporation | Circuit having plurality of carry/sum adders having read count, write count, and offset inputs to generate an output flag in response to FIFO fullness |
| US5880997A (en) * | 1995-12-22 | 1999-03-09 | Cypress Semiconductor Corp. | Bubbleback for FIFOS |
| US5852748A (en) * | 1995-12-29 | 1998-12-22 | Cypress Semiconductor Corp. | Programmable read-write word line equality signal generation for FIFOs |
| US5682356A (en) * | 1996-01-11 | 1997-10-28 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme for reading words from a memory array |
| US5661418A (en) * | 1996-03-13 | 1997-08-26 | Cypress Semiconductor Corp. | Signal generation decoder circuit and method |
| US6510486B1 (en) | 1996-03-25 | 2003-01-21 | Cypress Semiconductor Corp. | Clocking scheme for independently reading and writing multiple width words from a memory array |
| US5764967A (en) * | 1996-03-29 | 1998-06-09 | Cypress Semiconductor Corporation | Multiple frequency memory array clocking scheme for reading and writing multiple width digital words |
| US5872802A (en) * | 1996-05-03 | 1999-02-16 | Cypress Semiconductor Corp. | Parity generation and check circuit and method in read data path |
| US5812465A (en) * | 1996-08-02 | 1998-09-22 | Cypress Semiconductor Corp. | Redundancy circuit and method for providing word lines driven by a shift register |
| US6023777A (en) * | 1996-09-11 | 2000-02-08 | Cypress Semiconductor Corp. | Testing method for devices with status flags |
| US5968190A (en) * | 1996-10-31 | 1999-10-19 | Cypress Semiconductor Corp. | Redundancy method and circuit for self-repairing memory arrays |
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1994
- 1994-05-17 GB GB9409994A patent/GB2282682B/en not_active Expired - Fee Related
- 1994-05-18 US US08/245,435 patent/US5404332A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2282682B (en) | 1998-03-18 |
| GB2282682A (en) | 1995-04-12 |
| GB9409994D0 (en) | 1994-07-06 |
| US5404332A (en) | 1995-04-04 |
| JPH07105699A (ja) | 1995-04-21 |
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