JPS599101B2 - メモリ制御方式 - Google Patents

メモリ制御方式

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Publication number
JPS599101B2
JPS599101B2 JP52142758A JP14275877A JPS599101B2 JP S599101 B2 JPS599101 B2 JP S599101B2 JP 52142758 A JP52142758 A JP 52142758A JP 14275877 A JP14275877 A JP 14275877A JP S599101 B2 JPS599101 B2 JP S599101B2
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JP
Japan
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loop
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minor
address
loops
Prior art date
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Expired
Application number
JP52142758A
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English (en)
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JPS5475948A (en
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明 高山
一夫 古川
啓介 三瀬
正勝 布谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Nippon Telegraph and Telephone Corp
Original Assignee
Hitachi Ltd
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Hitachi Ltd, Nippon Telegraph and Telephone Corp filed Critical Hitachi Ltd
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Publication of JPS5475948A publication Critical patent/JPS5475948A/ja
Publication of JPS599101B2 publication Critical patent/JPS599101B2/ja
Expired legal-status Critical Current

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Description

【発明の詳細な説明】 本発明は磁気バブル素子、半導体素子などのシフトレジ
スタ状の記憶素子を基本構成要素とするメジヤループマ
イナループ方式もしくはメジヤラインマイナループ方式
を適用した記憶装置の制御方式に関するものである。
一般に、磁気バルブ素子などシフトレジスタの機能を有
す記憶素子を基本要素としてメジヤループマイナループ
を構成した記憶装置において、番地・情報の記憶方式と
して2つの方式がある。
1つは情報記憶用マイナループと同一のビット数を有す
る番地用の単ループを独立に設ける方式であり、他の1
つは一部のマイナループを他のマイナループに関する番
地情報の記憶用に用いる方式である。
以下の説明は後者を中心に述べる。第1図は従来のマイ
ナループメジヤルループ方式を適用した代表的な磁気バ
ブルチップの構成例である。
図において、m1〜mnの複数個のマイナループ1とこ
れらに共通の情報伝達部分であるメジヤループ2がある
。これらに格納された情報は、同一タイミングで矢印の
方向に回転する。
マイナループm1〜mnのうち、マイナループml−m
lを情報記憶用に、残りのマイナループmbl−mnを
番地記憶用に用いる。さらに、メジヤループ2とマイナ
ループm1〜mnの連結部には磁気バルブの通過および
阻止を行なうゲートG1〜Gnがある。メジヤループ2
にはバブル消去発生器5、バブル検出器4、リプリケー
タ3などが付属しており、書き込みは外部制御によりバ
ブル消去発生器5でバブルを発生して、これをメジヤル
ープ2内で移動させ、マイナループm1〜Mnの入口に
あるゲートG,〜Gnを開いてn個の各バブルを一斉に
マイナループm1〜Mnに移すことにより行ない、読み
出しはマイナループm1〜Mnを転送中の被読み出しバ
ブルがメジヤループの入口に来た所でゲートG1〜Gn
を開いてn個のバブルを一斉にメジヤループ2を移し、
メジヤループ内に転送させ、これをバルブ検出器により
読み出す。第2図は制御部分を含めた代表的な磁気バブ
ル装置のプロツク図を示す。
図中、100はメジヤループ・マイナループ(M,M)
、7は比較回路、8は電子回路によるループカウンタ、
9は照合回路である。第1図および第2図において、マ
イナループml+1〜Mnへの番地情報は予め書き込ま
れているものとする。通常の動作として、比較回路7に
起動信号C1と読み出し/書き込みの要求のあるアドレ
ス信号A1を入力し、比較回路1はバブル駆動ならびに
バブルの駆動と同期したループカウンタ8の歩進を開始
させ、ループカウンタ8が示すアドレスとアドレス信号
A1とが一致すると、動作信号C,を比較回路7からメ
ジヤループ・マイナループ100に出し、読み出し/書
き込みを行なう。ところで、第2図において、外部のル
ープカウンタ8は電子回路で構成されているので、電源
遮断と同時に番地情報は揮発してしまい、電源再投入後
においてはほとんどの場合、メジヤループ・マイナルー
プ100の実際のアドレスとループカウンタ8の内容と
は異なつてくる。そこで、従来は電源再投入時に任意の
アドレスを比較回路7に与え、電源遮断以前の情報とは
別のアドレスならびにデータを読み出し、ループカウン
タ8をセツトしなおしてから通常状態に戻すという手段
をとつていた。従つて、電源遮断以前の情報が無視され
、かつアドレスをループカウンタ8にセツトするのにか
なりの処理が必要であつた。また、照合回路9等のハー
ドウエアが必要であつた。本発明の目的は、メジヤルー
プマイナループ方式の記憶装置において指定番地への情
報の書き込みおよび読み取りが確実にでき、かつ電源断
以前の情報を失わせず有効に使うことを可能にした記憶
装置の制御方式を提供しようとするものである。
上記の目的を達成するため、本発明では、シフトレジス
タ状メモリの複数の情報ループと、それらの情報ループ
と同一タイミングで他のシフトレジスタ状の情報ループ
もしくは情報ラインに読み出し/書き込みされる複数個
のメモリチツプにおいて、電源再投入時に電源再投入前
の情報ループもしくは情報ライン上のアドレス情報を検
出し、該アドレス情報でシフトレジスタ状のメモリなら
びに周辺回路の状態を初期設定するものである。以下、
本発明の一実施例を図面に従い説明する。第3図は本発
明の記憶装置の一実施例を示す。第3図において、M1
〜MNは複数個のメジヤループ、2であり、そのうちの
M1に連結されるn個のマイナループ1をMl,,〜M
O,lとし、フイナ,L/−プMll〜Mn,lのうち
マイナループMl,l〜Mn−1,1を情報記憶用に、
残りのマイナループMO,lを番地記憶用に用いる。橘
以外のメジヤループについても同様に、各々のn番目の
マイナループを番地記憶用に用いる。従つて、第3図の
場合、番地記憶用としてN個のマイナループ1が存在す
るが、そのうちの任意の1個のマイナループ(第3図に
おいてはMn,lのマイナループ)に11WWをすべて
書き込んでおく。
また残りの番地記憶用マイナループには番地を記憶して
おく。第4図および第5図は任意の1個のマイナループ
に“1nをすべて書き込んだバルブ最小構成単位を示し
、第4図は読み出し/書き込みの要求の生じた情報がマ
イナループ1からメジヤループ2にn個移つた状態(時
間t)であり、第5図は第4図の状態から時間α後の電
源遮断が生じた場合の状態(時間t+α)である。
第6図は本発明の制御部分を含めた磁気バブル装置の実
施例を示し、100はメジヤループマイナループ、7は
比較回路、8は電子回路によるループカウンタ、10は
11“検出回路である。具体的な動作例を第3図〜第6
図を用いて説明する。
通常の動作の場合には、比較回路7に起動信号C1と読
み出し/書き込みの要求のあるアドレス信号A1を入力
し、該比較回路rによりバヅレ駆動ならびにバブルの駆
動と同期したループカウンタ8の歩進を開始させ、ルー
プカウンタ8が示すアドレスとアドレス信号A1とが一
致すると動作信号C2を比較回路7からメジヤループマ
イナループ100に出し、アドレスAlで指定された情
報D1の読み出し/書き込みを行なう。一方、電源遮断
時にはループカウンタ8の番地情報は揮発するが、第5
図に示す如くメジヤループ2上にはアドレス情報が存在
する位置にNllの情報が存在している。従つて、この
”1nを1r”検出回路10によりNO8の数がn個以
上(なぜならメジヤループのうち半分のみ情報がのつて
いる)検出した後の最初の111を検出した時、アドレ
ス情報A1をループカウンタ8に送りセツトをする。そ
して通常状態に戻す。以上、本発明の実施例をメジヤル
ープマイナループ方式で説明してきたがこれがメジヤラ
インマイナループ方式になつてもなんら変わらないこと
は言うまでもない。
また、バルブチツプ構成をにからMNとして説明したが
、この構成を一般的に複数個とした場合も同様である。
さらに、実施例を磁気バブル素子を用いて説明したが、
半導体素子としても同様である。杖上の説明から明らか
な如く、本発明によれば、電源遮断前の情報が失なわれ
ることなく有効に使えるとともに、電源再投入後の立ち
上がりが早く、かつ従来よりも簡単なハードウエアでメ
モリ制御装置が構成できる。
【図面の簡単な説明】
第1図は従来のマイナループメジヤループ方式を適用し
た代表的な磁気バブルチツプの最小構成の概念図、第2
図は制御部分を含めた第1図のバブルチツプで構成され
る磁気バブル装置のプロツク図、第3図は本発明の一実
施例である磁気バブルチツプの概念図、第4図及び第5
図は本発明の動作説明図で、第4図は読み出し/書き込
みの要求の生じた情報がマイナループからメジヤループ
にn個移つた時点を示す状態図、第5図は第4図の状態
から任意の時間経過した時点を示す状態図、第6図は本
発明の制御部分を含めた磁気バブル装置の一実施例のプ
ロツク図である。 1・・・・・・マイナループ、2・・・・・・メジヤル
ープ、7・・・・・・比較回路、8・・・・・・ループ
カウンタ、10・・・・・・Nln検出回路、100・
・・・・・メジヤマイナループ。

Claims (1)

  1. 【特許請求の範囲】 1 シフトレジスタ状の複数の第1情報ループと、上記
    複数の第1情報ループ内から同一タイミングで読み出さ
    れ、もしくは該第1情報ループ内に書き込まれるデータ
    およびアドレス情報が乗るシフトレジスタ状の第2情報
    ループまたは情報ラインとからなるメモリチップを複数
    個有するメモリ装置において、電源投入時に上記第2情
    報ループまたは情報ライン上のアドレス情報を検出し、
    該アドレス情報により該第2情報ループまたは情報ライ
    ンのデータ内容を上記第1情報ループへ格納することを
    特徴とするメモリ制御方式。 2 特許請求の範囲第1項記載のメモリ制御方式におい
    て、上記アドレス情報により上記第1情報ループの状態
    を初期設定することを特徴とする特許請求の範囲第1項
    記載のメモリ制御方式。
JP52142758A 1977-11-30 1977-11-30 メモリ制御方式 Expired JPS599101B2 (ja)

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JP52142758A JPS599101B2 (ja) 1977-11-30 1977-11-30 メモリ制御方式

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JP52142758A JPS599101B2 (ja) 1977-11-30 1977-11-30 メモリ制御方式

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JPS5475948A JPS5475948A (en) 1979-06-18
JPS599101B2 true JPS599101B2 (ja) 1984-02-29

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58200492A (ja) * 1982-05-18 1983-11-22 Seiko Epson Corp 磁気バブルメモリ装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4942246A (ja) * 1972-05-08 1974-04-20
JPS5063850A (ja) * 1973-10-03 1975-05-30
JPS5193832A (ja) * 1975-02-17 1976-08-17
JPS5239325A (en) * 1975-09-22 1977-03-26 Ibm Method of retrieving frame synchronization of nonndestructive dynamic memory

Patent Citations (4)

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