JP3220749B2 - メモリー制御装置及びメモリー制御方法 - Google Patents
メモリー制御装置及びメモリー制御方法Info
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- JP3220749B2 JP3220749B2 JP24641590A JP24641590A JP3220749B2 JP 3220749 B2 JP3220749 B2 JP 3220749B2 JP 24641590 A JP24641590 A JP 24641590A JP 24641590 A JP24641590 A JP 24641590A JP 3220749 B2 JP3220749 B2 JP 3220749B2
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- G06F11/14—Error detection or correction of the data by redundancy in operation
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はFIFOメモリーを制御するシステム及び方法
に関し、特に前記メモリーから選ばれたデータ要素を再
送信するシステム及び方法に関する。
に関し、特に前記メモリーから選ばれたデータ要素を再
送信するシステム及び方法に関する。
マイクロプロセッサ及び入力／出力（I/O）装置間で
は屡々その動作周波数に関し、異なる動作性能を有す
る。例えば、マイクロプロセッサは、I/O装置がデータ
を送受信しうる速度より速くI/O装置からのデータの受
信及び送信を行うことができるかもしれない。マイクロ
プロセッサの速度を遅くするため、屡々マイクロプロセ
ッサとI/O装置間にバッファとして、又はインタフェー
ス・データ記憶要素としてRAMが用いられる。この方法
では、データは、RAMとマイクロプロセッサ間では１つ
のレートで送信され、RAMとI/O装置間では他のレートで
送信される。
は屡々その動作周波数に関し、異なる動作性能を有す
る。例えば、マイクロプロセッサは、I/O装置がデータ
を送受信しうる速度より速くI/O装置からのデータの受
信及び送信を行うことができるかもしれない。マイクロ
プロセッサの速度を遅くするため、屡々マイクロプロセ
ッサとI/O装置間にバッファとして、又はインタフェー
ス・データ記憶要素としてRAMが用いられる。この方法
では、データは、RAMとマイクロプロセッサ間では１つ
のレートで送信され、RAMとI/O装置間では他のレートで
送信される。
インタフェースとして使用される従来のRAMは、デー
タ要素（典型的にはデータ・バイト）がFIFOに読込まれ
る順序と同一順序で読出されるようにした先入先出（FI
FO）バッファである。デュアル・ポートFIFO RAMはデー
タを同時にバッファから読出し書込むことができる。従
って、第１のマイクロプロセッサはその動作周波数でデ
ータをFIFOに転送することができ、比較的遅いI/O装置
がその動作周波数でデータを読出すことができる。FIFO
に書込まれるべき、又はそこから読出されるべき次のデ
ータ・バイトの位置を追跡するため、書込及び読出アド
レス・ポインタが使用される。書込及び読出ポイントは
各FIFOアクセスにおいて加算され、FIFOアクセスにおけ
るデータ・バイト数カウントのためのバイト・カウント
はデータの量が増加又は減少したときに夫々加算され、
減算される。バイト・カウントはマイクロプロセッサ及
び（又は）I/O装置によって使用され、FIFOが読出され
るべきとき及びFIFOに転送されるべきデータがそれ以上
ないときを表示する。例えば、速度の速いマイクロプロ
セッサは、FIFOがそこからデータを読出す前に半フルに
なるまで待つかもしれない。
タ要素（典型的にはデータ・バイト）がFIFOに読込まれ
る順序と同一順序で読出されるようにした先入先出（FI
FO）バッファである。デュアル・ポートFIFO RAMはデー
タを同時にバッファから読出し書込むことができる。従
って、第１のマイクロプロセッサはその動作周波数でデ
ータをFIFOに転送することができ、比較的遅いI/O装置
がその動作周波数でデータを読出すことができる。FIFO
に書込まれるべき、又はそこから読出されるべき次のデ
ータ・バイトの位置を追跡するため、書込及び読出アド
レス・ポインタが使用される。書込及び読出ポイントは
各FIFOアクセスにおいて加算され、FIFOアクセスにおけ
るデータ・バイト数カウントのためのバイト・カウント
はデータの量が増加又は減少したときに夫々加算され、
減算される。バイト・カウントはマイクロプロセッサ及
び（又は）I/O装置によって使用され、FIFOが読出され
るべきとき及びFIFOに転送されるべきデータがそれ以上
ないときを表示する。例えば、速度の速いマイクロプロ
セッサは、FIFOがそこからデータを読出す前に半フルに
なるまで待つかもしれない。
多くのデータ転送において、FIFOから転送されるデー
タ要素はその送信エラーがチェックされる。これはパリ
ティ・チェック又は他の標準エラー検知技術で行うこと
ができる。エラーが検知されたとき、従来のFIFOはバッ
ド・データ要素を含む全データを返送しなければならな
かった。従って、FIFOのデータ・ブロックのデータ要素
はデータ要素すべてがエラーなしに転送されるまでオー
バーライトすることができなかった。これはデータの処
理量を減じ、システムの性能を悪くするかもしれない。
タ要素はその送信エラーがチェックされる。これはパリ
ティ・チェック又は他の標準エラー検知技術で行うこと
ができる。エラーが検知されたとき、従来のFIFOはバッ
ド・データ要素を含む全データを返送しなければならな
かった。従って、FIFOのデータ・ブロックのデータ要素
はデータ要素すべてがエラーなしに転送されるまでオー
バーライトすることができなかった。これはデータの処
理量を減じ、システムの性能を悪くするかもしれない。
従って、この発明の目的は新規且つ改良したメモリー
制御システム及び方法を提供することである。
制御システム及び方法を提供することである。
この発明の他の目的は選ばれたデータ要素をメモリー
から再送信するメモリー制御システム及び方法を提供す
ることである。
から再送信するメモリー制御システム及び方法を提供す
ることである。
更に、この発明の目的は原送信エラーを持つデータ要
素のみをメモリーから再送信するシステム及び方法を提
供することである。
素のみをメモリーから再送信するシステム及び方法を提
供することである。
更に、この発明の目的は２本のバス間における２方向
転送のためのメモリー制御システムを提供することであ
る。
転送のためのメモリー制御システムを提供することであ
る。
更に、この発明の目的はデータ処理量及び効率を高め
たメモリー制御システム及び方法を提供することであ
る。
たメモリー制御システム及び方法を提供することであ
る。
この発明は以上説明した問題点を下記のようにして解
決した。すなわち、この発明の一形態はメモリーと、第
１及び第２のカウンタと、接続回路とを含むメモリー制
御回路を提供する。第１のカウンタはメモリーに接続さ
れ、リード信号を受信して、メモリーから読出されるべ
き次のデータ要素のアドレスを発生する。第２のカウン
タは送信エラーなしにメモリーから読出された各データ
要素のための第１の信号を受信して、送信エラーなしに
メモリーから読出された最後のデータ要素のアドレスを
アップデートする。回路は送信エラーを示す第２の信号
に応答して第２のカウンタの出力を第１のカウンタに接
続する。
決した。すなわち、この発明の一形態はメモリーと、第
１及び第２のカウンタと、接続回路とを含むメモリー制
御回路を提供する。第１のカウンタはメモリーに接続さ
れ、リード信号を受信して、メモリーから読出されるべ
き次のデータ要素のアドレスを発生する。第２のカウン
タは送信エラーなしにメモリーから読出された各データ
要素のための第１の信号を受信して、送信エラーなしに
メモリーから読出された最後のデータ要素のアドレスを
アップデートする。回路は送信エラーを示す第２の信号
に応答して第２のカウンタの出力を第１のカウンタに接
続する。
この発明の他の形態はメモリーから読出された選ばれ
たデータ要素を再送信する方法である。第１のシーケン
スの個々にアドレス可能なデータ要素d1,d2,……,dnが
メモリーから読出される。第１及び第２の信号は、各デ
ータ要素が送信エラーなしに読出されたか又は送信エラ
ーを持つかどうかを夫々表示する。第２のシーケンスの
データ要素di,di+1,……,dnは（diは送信エラーを持つ
べき第１のシーケンスの第１のデータ要素である）再び
送信される。
たデータ要素を再送信する方法である。第１のシーケン
スの個々にアドレス可能なデータ要素d1,d2,……,dnが
メモリーから読出される。第１及び第２の信号は、各デ
ータ要素が送信エラーなしに読出されたか又は送信エラ
ーを持つかどうかを夫々表示する。第２のシーケンスの
データ要素di,di+1,……,dnは（diは送信エラーを持つ
べき第１のシーケンスの第１のデータ要素である）再び
送信される。
第１図はこの発明の一形態によるメモリー制御システ
ム10のブロック図である。メモリー制御システム10はデ
ュアル・ポートFIFOランダム・アクセス・メモリー（RA
M）12とFIFOコントローラ14とを含む。RAM12はデータ・
バス16及び18間に接続され、データ・バス16はマルチプ
レクサ20を通して入力ポートＡ（DINA）と出力ポートＡ
（DOUTA）に接続される。データ・バス18はマルチプレ
クサ22を通して入力ポートＢ（DINB）と出力ポートＢ
（DOUTB）に接続される。RAM12は制御信号ENA又はENBを
受信して夫々入力ポートDINA,DINBを可能化し、RAM12に
書込まれるべきデータ要素を受信する。RAM12は制御信
号/OEA又は/OEBを受信して夫々出力ポートDOUTA,DOUTB
を可能化してRAM12から読出されたデータ要素を送信す
る。制御信号WR_PA,WR_PBは夫々ポートＡ及びＢを通し
て送信するデータを刻時するクロック信号である。書込
及び読出アドレスはポートＡを通して転送されたデータ
のためにアドレス・ポートADDR_Aが受信する。読出又は
書込アドレスはポートＢを通して転送されたデータのた
めにアドレス・ポートADDR_Bが受信する。
ム10のブロック図である。メモリー制御システム10はデ
ュアル・ポートFIFOランダム・アクセス・メモリー（RA
M）12とFIFOコントローラ14とを含む。RAM12はデータ・
バス16及び18間に接続され、データ・バス16はマルチプ
レクサ20を通して入力ポートＡ（DINA）と出力ポートＡ
（DOUTA）に接続される。データ・バス18はマルチプレ
クサ22を通して入力ポートＢ（DINB）と出力ポートＢ
（DOUTB）に接続される。RAM12は制御信号ENA又はENBを
受信して夫々入力ポートDINA,DINBを可能化し、RAM12に
書込まれるべきデータ要素を受信する。RAM12は制御信
号/OEA又は/OEBを受信して夫々出力ポートDOUTA,DOUTB
を可能化してRAM12から読出されたデータ要素を送信す
る。制御信号WR_PA,WR_PBは夫々ポートＡ及びＢを通し
て送信するデータを刻時するクロック信号である。書込
及び読出アドレスはポートＡを通して転送されたデータ
のためにアドレス・ポートADDR_Aが受信する。読出又は
書込アドレスはポートＢを通して転送されたデータのた
めにアドレス・ポートADDR_Bが受信する。
FIFOコントローラ14は信号WR_A,WR_B及びDIRを受信す
る。信号WR_AはポートＡに対する書込又は読出を示し、
信号WR_BはポートＢに対する書込又は読出を示し、信号
DIRはデータの転送方向を示す。例えば、DIRが“ロー”
であると、ポートＡが書込でポートＢが読出であり、DI
Rが“ハイ”であると、ポートＡが読出でポートＢが書
込である。FIFOコントローラ14は、又信号/RETRAN及びD
ATA_GDを受信する。信号DATA_GDは、データ要素がRAM12
からエラーなしに転送された、すなわちデータはグッド
てあることを示す。/RETRAN信号は、転送にエラーがあ
ったので、データを再送信すべきことを示す。FIFOコン
トローラ14は更に信号/RESET及びINHを受信する。/RESE
Tは従来のリセット信号であり、INHは禁止信号（後述す
る）である。
る。信号WR_AはポートＡに対する書込又は読出を示し、
信号WR_BはポートＢに対する書込又は読出を示し、信号
DIRはデータの転送方向を示す。例えば、DIRが“ロー”
であると、ポートＡが書込でポートＢが読出であり、DI
Rが“ハイ”であると、ポートＡが読出でポートＢが書
込である。FIFOコントローラ14は、又信号/RETRAN及びD
ATA_GDを受信する。信号DATA_GDは、データ要素がRAM12
からエラーなしに転送された、すなわちデータはグッド
てあることを示す。/RETRAN信号は、転送にエラーがあ
ったので、データを再送信すべきことを示す。FIFOコン
トローラ14は更に信号/RESET及びINHを受信する。/RESE
Tは従来のリセット信号であり、INHは禁止信号（後述す
る）である。
第2A図及び第2B図は第１図のFIFOコントローラ14のブ
ロック図である。FIFOコントローラ14はクロック制御回
路24と、アドレス・カウンタ26と、アドレス発生器28と
を含む。クロック制御回路24は上記の制御信号のあるも
のを受信する。その上、回路24は信号FULLを受信する。
この信号は、RAM12がフルのときに供給され、色々な方
法で発生することができる。例えば、米国特許出願第07
/331,917号はこのFULL信号の発生回路を開示している。
アドレス・カウンタ26はRAM12がエンプティのときはい
つでも発生する信号EMPTYを受信する。信号EMPTYも上記
の米国特許出願に開示された回路から発生することがで
きる。
ロック図である。FIFOコントローラ14はクロック制御回
路24と、アドレス・カウンタ26と、アドレス発生器28と
を含む。クロック制御回路24は上記の制御信号のあるも
のを受信する。その上、回路24は信号FULLを受信する。
この信号は、RAM12がフルのときに供給され、色々な方
法で発生することができる。例えば、米国特許出願第07
/331,917号はこのFULL信号の発生回路を開示している。
アドレス・カウンタ26はRAM12がエンプティのときはい
つでも発生する信号EMPTYを受信する。信号EMPTYも上記
の米国特許出願に開示された回路から発生することがで
きる。
第2A図は信号/RETRAN及び/RESETを入力して、信号LD_
READを出力するアンド・ゲート30を示す。信号LD_READ
は第4A〜4D図で詳細に示す。信号DATA_GDはアドレス・
カウンタ26に供給される。第4C図、第4D図に示すよう
に、信号DATA_GDは多数のゲートをドライブしなければ
ならない。信号のドライブを増加し、信号のファンアウ
トを高くするため、遅延し過ぎを防止するにはバッファ
32を設ける。
READを出力するアンド・ゲート30を示す。信号LD_READ
は第4A〜4D図で詳細に示す。信号DATA_GDはアドレス・
カウンタ26に供給される。第4C図、第4D図に示すよう
に、信号DATA_GDは多数のゲートをドライブしなければ
ならない。信号のドライブを増加し、信号のファンアウ
トを高くするため、遅延し過ぎを防止するにはバッファ
32を設ける。
第３図はクロック制御回路24の詳細を示す。回路24は
マルチプレクサ34,36,38,40と、インバータ42,44,46,4
8,50と、バッファ52,54と、ナンド・ゲート56、58と、
アンド・ゲート60,62と、ラッチ64,66とを含む。ポート
Ａに対する書込又は読出を示す信号WR_Aはマルチプレク
サ38,40のＡ及びＢ入力に送られる。同様に、ポートＢ
に対する書込又は読出を示す信号WR_Bは夫々マルチプレ
クサ38,40のＢ及びＡ入力に送信される。データの転送
方向を示す信号DIRはマルチプレクサ38,40の選択SL入力
に送られる。それによってクロック信号WR_CLK及びRD_C
LKを発生する。それらの反転信号/WR_CLK及び/RD_CLKは
インバータ46,48の出力に供給される。信号WR_Aはマル
チプレクサ34のＡ入力にも供給され、信号WR_Bはマルチ
プレクサ36のＢ入力にも供給される。マルチプレクサ3
4,36のＢ及びＡ入力は接地される。SL入力に信号DIRを
供給すると、どちらのポートが書込まれているかに従
い、インバータ42か又は44の出力から信号WR_PAか又はW
R_PBを出力する。
マルチプレクサ34,36,38,40と、インバータ42,44,46,4
8,50と、バッファ52,54と、ナンド・ゲート56、58と、
アンド・ゲート60,62と、ラッチ64,66とを含む。ポート
Ａに対する書込又は読出を示す信号WR_Aはマルチプレク
サ38,40のＡ及びＢ入力に送られる。同様に、ポートＢ
に対する書込又は読出を示す信号WR_Bは夫々マルチプレ
クサ38,40のＢ及びＡ入力に送信される。データの転送
方向を示す信号DIRはマルチプレクサ38,40の選択SL入力
に送られる。それによってクロック信号WR_CLK及びRD_C
LKを発生する。それらの反転信号/WR_CLK及び/RD_CLKは
インバータ46,48の出力に供給される。信号WR_Aはマル
チプレクサ34のＡ入力にも供給され、信号WR_Bはマルチ
プレクサ36のＢ入力にも供給される。マルチプレクサ3
4,36のＢ及びＡ入力は接地される。SL入力に信号DIRを
供給すると、どちらのポートが書込まれているかに従
い、インバータ42か又は44の出力から信号WR_PAか又はW
R_PBを出力する。
クロック制御回路24は、信号FULLが供給されたときに
短いENA又はENBを防止する。例えば、禁止信号を発生し
ていないと仮定すると（INH＝１）、ポートＡは書込用
に設定され、ポートＢは読出用に設定される（DIR＝
０）。ナンド・ゲート58の出力は“1"であり、信号ENB
はアンド・ゲート62を通して信号EN_Bを発生する。すな
わち、ポートＢは信号EN_Bが“ハイ”のときに読出用に
可能化される。ナンド・ゲート56の出力は、RAM12がフ
ルでない場合（信号FULLが“ロー”）のときに、通常
“1"である。そこで、アンド・ゲート60を通してEN_Aを
発生する。しかし、動作中にRAM12がフルになった場合
（信号FULLが“1"となる）、ENAは、EN_Aがサイクルの
終りで“ロー”になるまで禁止されない。これは、入力
ゲートが“ロー”になりつつあるEN_A信号を受信するま
でラッチ64の出力が“ロー”にならないことによる。
短いENA又はENBを防止する。例えば、禁止信号を発生し
ていないと仮定すると（INH＝１）、ポートＡは書込用
に設定され、ポートＢは読出用に設定される（DIR＝
０）。ナンド・ゲート58の出力は“1"であり、信号ENB
はアンド・ゲート62を通して信号EN_Bを発生する。すな
わち、ポートＢは信号EN_Bが“ハイ”のときに読出用に
可能化される。ナンド・ゲート56の出力は、RAM12がフ
ルでない場合（信号FULLが“ロー”）のときに、通常
“1"である。そこで、アンド・ゲート60を通してEN_Aを
発生する。しかし、動作中にRAM12がフルになった場合
（信号FULLが“1"となる）、ENAは、EN_Aがサイクルの
終りで“ロー”になるまで禁止されない。これは、入力
ゲートが“ロー”になりつつあるEN_A信号を受信するま
でラッチ64の出力が“ロー”にならないことによる。
クロック制御回路24は、又信号INHが“ロー”になる
ときに信号FULLをディセーブルする。信号INHがアクテ
ィブ“ロー”のとき、両ラッチ64,66の入力は常に“ハ
イ”である。そのような条件下では、信号FULLは信号EN
Aに影響されない。
ときに信号FULLをディセーブルする。信号INHがアクテ
ィブ“ロー”のとき、両ラッチ64,66の入力は常に“ハ
イ”である。そのような条件下では、信号FULLは信号EN
Aに影響されない。
第4A〜4D図は、アドレス・カウンタ26の典型的回路実
施例ある。第4A〜4B図は、32データ要素のためのアドレ
スを供給する５つのJKフリップ・フロップ70a,70b,70c,
70d,70eを含む同期アップ・カウンタ68を含む。大きなR
AMの記憶容量に適合させるため、追加のフリップ・フロ
ップを加えることができる。アドレス・カウンタ68はRA
M12に書込まれるべき次のデータ要素の書込アドレスを
記憶するメモリー制御システム10用書込カウンタであ
る。アドレス・カウンタ68はナンド・ゲート72及びイン
バータ74が関係する。ナンド・ゲート72は信号FULL及び
INHを受信し、信号FULLはカウンタ68のカウントアップ
を防止する。信号INHは使用者が信号FULLを使用するこ
とができるようにする。すなわち、信号INHが“ロー”
であると、信号FULLは無視され、カウンタ68は信号WR_C
LKの受信までカウントアップを続行する。
施例ある。第4A〜4B図は、32データ要素のためのアドレ
スを供給する５つのJKフリップ・フロップ70a,70b,70c,
70d,70eを含む同期アップ・カウンタ68を含む。大きなR
AMの記憶容量に適合させるため、追加のフリップ・フロ
ップを加えることができる。アドレス・カウンタ68はRA
M12に書込まれるべき次のデータ要素の書込アドレスを
記憶するメモリー制御システム10用書込カウンタであ
る。アドレス・カウンタ68はナンド・ゲート72及びイン
バータ74が関係する。ナンド・ゲート72は信号FULL及び
INHを受信し、信号FULLはカウンタ68のカウントアップ
を防止する。信号INHは使用者が信号FULLを使用するこ
とができるようにする。すなわち、信号INHが“ロー”
であると、信号FULLは無視され、カウンタ68は信号WR_C
LKの受信までカウントアップを続行する。
第4C〜4D図は同期アップ・カウンタ76,78を示す。カ
ウンタ76は32データ要素用アドレスを供給する５つのJK
フリップ・フロップ80a,80b,80c,80d,80eを含む。カウ
ンタ68と同様、より大きなRAM記憶容量に適合させるた
め、カウンタ76に更に別のフリップ・フロップを追加す
ることができる。アドレス・カウンタ76はRAM12から読
出されるべき次のデータ要素のための読出アドレスを記
憶するメモリー制御システム10用読出カウンタである。
アドレス・カウンタ76にはナンド・ゲート82及びインバ
ータ84が関係する。ナンド・ゲート82は信号EMPTY及びI
NHを受信する。信号EMPTYはカウンタ76のカウントアッ
プを防止する。信号INHは使用者が信号EMPTYを禁止でき
るようにする。すなわち、信号INHが“ロー”のときは
いつでも、信号EMPTYは無視され、カウンタ76は信号RD_
CLKを受信するまで増加し続ける。
ウンタ76は32データ要素用アドレスを供給する５つのJK
フリップ・フロップ80a,80b,80c,80d,80eを含む。カウ
ンタ68と同様、より大きなRAM記憶容量に適合させるた
め、カウンタ76に更に別のフリップ・フロップを追加す
ることができる。アドレス・カウンタ76はRAM12から読
出されるべき次のデータ要素のための読出アドレスを記
憶するメモリー制御システム10用読出カウンタである。
アドレス・カウンタ76にはナンド・ゲート82及びインバ
ータ84が関係する。ナンド・ゲート82は信号EMPTY及びI
NHを受信する。信号EMPTYはカウンタ76のカウントアッ
プを防止する。信号INHは使用者が信号EMPTYを禁止でき
るようにする。すなわち、信号INHが“ロー”のときは
いつでも、信号EMPTYは無視され、カウンタ76は信号RD_
CLKを受信するまで増加し続ける。
カウンタ78は32データ要素用アドレスを供給する５つ
のJKフリップ・フロップ86a,86b,86c,86d,86eを含む。
カウンタ68,76より大きなRAM記憶容量に適合させるた
め、カウンタ78にフリップ・フロップを追加することが
できる。アドレス・カウンタ78はエラーなくRAM12から
送信された最後のデータ要素のアドレスを追跡する。す
なわち、RAM12からデータ要素が転送されたときはいつ
でも、受信装置がデータ要素をチェックする（パリティ
・チェック同様）。送信エラーなくデータ要素が読出さ
れた場合（すなわち、データ要素が有効である）、受信
装置はメモリー制御システム10に信号DATA_GDを送信す
る。カウンタ78は信号DATA_GD受信するとカウントアッ
プし、送信エラーなくRAM12から読出された最後のデー
タ要素のアドレスをアップデートする。カウンタ78は、
そのために信号DATA_GDか又はRETRANのどちらかを受信
する次のデータ要素のアドレスを実際に記憶する。
のJKフリップ・フロップ86a,86b,86c,86d,86eを含む。
カウンタ68,76より大きなRAM記憶容量に適合させるた
め、カウンタ78にフリップ・フロップを追加することが
できる。アドレス・カウンタ78はエラーなくRAM12から
送信された最後のデータ要素のアドレスを追跡する。す
なわち、RAM12からデータ要素が転送されたときはいつ
でも、受信装置がデータ要素をチェックする（パリティ
・チェック同様）。送信エラーなくデータ要素が読出さ
れた場合（すなわち、データ要素が有効である）、受信
装置はメモリー制御システム10に信号DATA_GDを送信す
る。カウンタ78は信号DATA_GD受信するとカウントアッ
プし、送信エラーなくRAM12から読出された最後のデー
タ要素のアドレスをアップデートする。カウンタ78は、
そのために信号DATA_GDか又はRETRANのどちらかを受信
する次のデータ要素のアドレスを実際に記憶する。
アドレス・カウント26は更に転送エラーを示す信号LD
_READに応答してカウンタ78の出力をカウンタ76に接続
する回路88を含む。回路88は２入力ナンド・ゲート90a,
90b,90c,90d,90e,92a,92b,92c,92d,92eを含み、その各
１入力はインバータ94で反転された信号LD_READを受信
する。第2A、2B図におけるLD_READは/RETRAN信号が発生
したときは常にアクティブ“ロー”となる。故に、信号
LD_READがアクティブ“ロー”のとき、インバータ94の
出力は“ハイ”である。アンド・ゲート90a,90b,90c,90
d,90eに対する他の入力は夫々フリップ・フロップ86a,8
6b,86c,86d,86eのＱ出力に接続される。アンド・ゲート
92a,92b,92c,92d,92eに対する他の入力は夫々フリップ
・フロップ86a,86b,86c,86d,86eの/Qに接続される。同
様に、LD_READがアクティブ“ロー”のときはいつで
も、フリップ・フロップ86a,86b,86c,86d,86eの内容は
フリップ・フロップ80a,80b,80c,80d,80eに転送され
る。
_READに応答してカウンタ78の出力をカウンタ76に接続
する回路88を含む。回路88は２入力ナンド・ゲート90a,
90b,90c,90d,90e,92a,92b,92c,92d,92eを含み、その各
１入力はインバータ94で反転された信号LD_READを受信
する。第2A、2B図におけるLD_READは/RETRAN信号が発生
したときは常にアクティブ“ロー”となる。故に、信号
LD_READがアクティブ“ロー”のとき、インバータ94の
出力は“ハイ”である。アンド・ゲート90a,90b,90c,90
d,90eに対する他の入力は夫々フリップ・フロップ86a,8
6b,86c,86d,86eのＱ出力に接続される。アンド・ゲート
92a,92b,92c,92d,92eに対する他の入力は夫々フリップ
・フロップ86a,86b,86c,86d,86eの/Qに接続される。同
様に、LD_READがアクティブ“ロー”のときはいつで
も、フリップ・フロップ86a,86b,86c,86d,86eの内容は
フリップ・フロップ80a,80b,80c,80d,80eに転送され
る。
書込カウンタ68及び読出カウンタ76は夫々アドレス発
生器28を通してRAM12に接続される。アドレス発生器28
は、信号WR_A及び（又は）WR_B受信のとき、RAM12に又
はそこから転送されるデータ要素用書込アドレス及び読
出アドレスを記憶する。これは、書込カウンタ68又は読
出カウンタ76がカウントアップするのを待たずに、デー
タ要素がRAM12に又はそこから転送できるようにする。
書込カウンタ68は書込信号WR_CLKを受信して、データ転
送が行われると同時にRAM12に書込まれるべき次のデー
タ要素のアドレスを発生する。同時に、読出カウンタ76
は読出信号RD_CLKを受信して、データ転送を行うと同時
にRAM12から読出されるべき次のデータ要素のアドレス
を発生する。
生器28を通してRAM12に接続される。アドレス発生器28
は、信号WR_A及び（又は）WR_B受信のとき、RAM12に又
はそこから転送されるデータ要素用書込アドレス及び読
出アドレスを記憶する。これは、書込カウンタ68又は読
出カウンタ76がカウントアップするのを待たずに、デー
タ要素がRAM12に又はそこから転送できるようにする。
書込カウンタ68は書込信号WR_CLKを受信して、データ転
送が行われると同時にRAM12に書込まれるべき次のデー
タ要素のアドレスを発生する。同時に、読出カウンタ76
は読出信号RD_CLKを受信して、データ転送を行うと同時
にRAM12から読出されるべき次のデータ要素のアドレス
を発生する。
第５図は第2B図のアドレス発生器28のブロック図であ
る。発生器28はカウンタ68の出力WR（4:0）とRAM12との
間に接続されているラッチ96及び98とマルチプレクサ10
0を含む。ラッチ96は反転書込信号/WR_CLKを受信し、RA
M12に書込まれるべき次のデータ要素のアドレスを記憶
する。書込アドレスは信号/WR_CLKの立上り端（尾端）
で記憶される。ラッチ98はカウンタ76の出力RD（4:0）
とRAM12との間に接続され、反転読出信号/RD_CLK及び再
送信信号/RTを受信して、RAM12から読出されるべき次の
データ要素のアドレスを記憶する。読出アドレスは信号
/RD_CLKの立上り（尾）端か、又は信号/RTの立上り
（尾）端のどちらかで記憶される。ラッチ96,98の出力
はマルチプレクサ100のWRL及びRDL入力に供給される。R
IRは、夫々書込アドレスがRAM12のポートＡ（ADDR_A）
か又はポートＢ（ADDR_B）に供給されるかどうかと、読
出アドレスがポートＢ（ADDR_B）か又はポートＡ（ADDR
_A）に供給されるかどうかについて確認する。
る。発生器28はカウンタ68の出力WR（4:0）とRAM12との
間に接続されているラッチ96及び98とマルチプレクサ10
0を含む。ラッチ96は反転書込信号/WR_CLKを受信し、RA
M12に書込まれるべき次のデータ要素のアドレスを記憶
する。書込アドレスは信号/WR_CLKの立上り端（尾端）
で記憶される。ラッチ98はカウンタ76の出力RD（4:0）
とRAM12との間に接続され、反転読出信号/RD_CLK及び再
送信信号/RTを受信して、RAM12から読出されるべき次の
データ要素のアドレスを記憶する。読出アドレスは信号
/RD_CLKの立上り（尾）端か、又は信号/RTの立上り
（尾）端のどちらかで記憶される。ラッチ96,98の出力
はマルチプレクサ100のWRL及びRDL入力に供給される。R
IRは、夫々書込アドレスがRAM12のポートＡ（ADDR_A）
か又はポートＢ（ADDR_B）に供給されるかどうかと、読
出アドレスがポートＢ（ADDR_B）か又はポートＡ（ADDR
_A）に供給されるかどうかについて確認する。
第６図は第５図のラッチ96の典型実施例である。ラッ
チ96は５つのフリップ・フロップ102a,102b,102c,102d,
102eから成る。それら各フリップ・フロップのクロック
入力CKはクロック制御回路24で発生した信号WR_CLKを受
信する。第4A図から、カウンタ68はWR_CLK信号（/WR_CL
Kの反転）を受信したときにカウントアップする。故
に、カウンタ68はWR_CLK信号の立上り端（先端）に応答
して動作し、ラッチ96は/WR_CLK信号の立上り端（WR_CL
Kの尾端）に応答して動作する。
チ96は５つのフリップ・フロップ102a,102b,102c,102d,
102eから成る。それら各フリップ・フロップのクロック
入力CKはクロック制御回路24で発生した信号WR_CLKを受
信する。第4A図から、カウンタ68はWR_CLK信号（/WR_CL
Kの反転）を受信したときにカウントアップする。故
に、カウンタ68はWR_CLK信号の立上り端（先端）に応答
して動作し、ラッチ96は/WR_CLK信号の立上り端（WR_CL
Kの尾端）に応答して動作する。
第７図は第５図のラッチ98の典型実施例である。ラッ
チ98は５つのフリップ・フロップ104a,104b,104c,104d,
104eから成る。それら各フリップ・フロップのクロック
入力CKはクロック制御回路24から発生した信号/RD_CLK
を受信する。第4C図から、カウンタ76はRD_CLK信号（/R
D_CLKの反転）受信時にカウントアップする。故にカウ
ンタ76は信号RD_CLKの立上り端（尾端）に応答して動作
し、ラッチ98は/RD_CLKの立上り端（RD_CLKの尾端に相
当する）に応答して動作する。各フリップ・フロップ10
4a,104b,104c,104d,104eは信号/RTを受信する入力/PEを
持つ。第4A〜4D図で説明したように、信号/RETRANがア
クティブ“ロー”になったときに、アドレス・カウンタ
26用に反転LD_READ信号は“ハイ”となり、カウンタ78
の内容をカウンタ76に転送する。第７図で信号/RETRAN
（/RT）が“ロー”になると、読出ラッチ98は応動しな
い。しかし、/RTが“ハイ”になったときは、ラッチ98
は信号の正端でカウンタ76の内容をラッチする。
チ98は５つのフリップ・フロップ104a,104b,104c,104d,
104eから成る。それら各フリップ・フロップのクロック
入力CKはクロック制御回路24から発生した信号/RD_CLK
を受信する。第4C図から、カウンタ76はRD_CLK信号（/R
D_CLKの反転）受信時にカウントアップする。故にカウ
ンタ76は信号RD_CLKの立上り端（尾端）に応答して動作
し、ラッチ98は/RD_CLKの立上り端（RD_CLKの尾端に相
当する）に応答して動作する。各フリップ・フロップ10
4a,104b,104c,104d,104eは信号/RTを受信する入力/PEを
持つ。第4A〜4D図で説明したように、信号/RETRANがア
クティブ“ロー”になったときに、アドレス・カウンタ
26用に反転LD_READ信号は“ハイ”となり、カウンタ78
の内容をカウンタ76に転送する。第７図で信号/RETRAN
（/RT）が“ロー”になると、読出ラッチ98は応動しな
い。しかし、/RTが“ハイ”になったときは、ラッチ98
は信号の正端でカウンタ76の内容をラッチする。
第８図は第５図のアドレス・マルチプレクサ100の典
型実施例である。マルチプレクサ100は単一ビット・マ
ルチプレクサ108a,108b,108c,108d,108e,106a,106b,106
c,106d,106eを含む。書込ラッチ96（第６図）の出力線
はマルチプレクサ106a〜106e,の夫々の入力Ａに接続さ
れ、マルチプレクサ108a〜108eの夫々の入力Ｂに接続さ
れる。同様に、読出ラッチ98（第７図）の出力線はマル
チプレクサ106a〜106eの夫々の入力Ｂに、及びマルチプ
レクサ108a〜108eの夫々の入力Ａに接続される。DIR信
号はマルチプレクサ106a〜106e及び108a〜108eのSL入力
に接続され、RAM12に対し転送されるデータの方向に従
い、ポートＡに対する書込アドレスとポートＢに対する
読出アドレスを供給する。
型実施例である。マルチプレクサ100は単一ビット・マ
ルチプレクサ108a,108b,108c,108d,108e,106a,106b,106
c,106d,106eを含む。書込ラッチ96（第６図）の出力線
はマルチプレクサ106a〜106e,の夫々の入力Ａに接続さ
れ、マルチプレクサ108a〜108eの夫々の入力Ｂに接続さ
れる。同様に、読出ラッチ98（第７図）の出力線はマル
チプレクサ106a〜106eの夫々の入力Ｂに、及びマルチプ
レクサ108a〜108eの夫々の入力Ａに接続される。DIR信
号はマルチプレクサ106a〜106e及び108a〜108eのSL入力
に接続され、RAM12に対し転送されるデータの方向に従
い、ポートＡに対する書込アドレスとポートＢに対する
読出アドレスを供給する。
動作において、RAM12に対するデータ転送の方向は信
号DIRで決められる。例えば、DIRが“ロー”であると、
データ要素はポートＡに書込まれ、ポートＢから読出す
ことができる。制御システム10がリセットされ、ポート
Ａが信号EN_Aをアクティブに可能化すると、最初のデー
タ・バイト又は要素は信号WR_Aをストローブすることに
よってRAM12に書込むことができる。クロック制御回路2
4は信号/WR_CLK及びWR_CLKを発生する。書込カウンタ68
は信号WR_CLKの先端受信のときに00001にカウントアッ
プする。同時に、ラッチ96のアドレス00000（最初リセ
ットされていた）はRAM12のADDR_Aポートに現われ、最
初のデータ要素がRAM12に書込むことができる。アドレ
ス00001は/WR_CLKの尾端において、カウンタ68からラッ
チ96に転送される。そこで次のデータ要素は信号WR_Aを
ストローブすることによってRAM12に書込まれる。
号DIRで決められる。例えば、DIRが“ロー”であると、
データ要素はポートＡに書込まれ、ポートＢから読出す
ことができる。制御システム10がリセットされ、ポート
Ａが信号EN_Aをアクティブに可能化すると、最初のデー
タ・バイト又は要素は信号WR_Aをストローブすることに
よってRAM12に書込むことができる。クロック制御回路2
4は信号/WR_CLK及びWR_CLKを発生する。書込カウンタ68
は信号WR_CLKの先端受信のときに00001にカウントアッ
プする。同時に、ラッチ96のアドレス00000（最初リセ
ットされていた）はRAM12のADDR_Aポートに現われ、最
初のデータ要素がRAM12に書込むことができる。アドレ
ス00001は/WR_CLKの尾端において、カウンタ68からラッ
チ96に転送される。そこで次のデータ要素は信号WR_Aを
ストローブすることによってRAM12に書込まれる。
同様な方法で、RAM12からデータが読出される。最初
のデータ・バイト（要素）は信号WR_Bをストローブする
ことによってRAM12から読出すことができる。クロック
制御回路24は信号/RD_CLK及びRD_CLKを発生する。読出
カウンタ76はRD_CLKの先端受信のときに00001にカウン
トアップされる。同時に、ラッチ98のアドレス00000
（最初リセットされた）はRAM12のADDR_Bポートに現わ
れ、最初のデータ要素を読出すことができる。アドレス
00001は/RD_CLKの尾端においてカウンタ76からラッチ98
に転送される。そこで、信号RD_Aをストローブすること
により次のデータ要素をRAM12から読出すことができ
る。この方法で、１群の個々にアドレス可能な順次記憶
されているデータ要素d1,d2,d3,……,dnをRAM12から読
出すことができる。
のデータ・バイト（要素）は信号WR_Bをストローブする
ことによってRAM12から読出すことができる。クロック
制御回路24は信号/RD_CLK及びRD_CLKを発生する。読出
カウンタ76はRD_CLKの先端受信のときに00001にカウン
トアップされる。同時に、ラッチ98のアドレス00000
（最初リセットされた）はRAM12のADDR_Bポートに現わ
れ、最初のデータ要素を読出すことができる。アドレス
00001は/RD_CLKの尾端においてカウンタ76からラッチ98
に転送される。そこで、信号RD_Aをストローブすること
により次のデータ要素をRAM12から読出すことができ
る。この方法で、１群の個々にアドレス可能な順次記憶
されているデータ要素d1,d2,d3,……,dnをRAM12から読
出すことができる。
データ・バス18に接続されている装置が各データ要素
diを受信したときに、各要素の有効性がチェックされ
る。例えば、パリティ・チェックはそのデータ要素の送
信においてエラーがあったかどうかを検出する。すべて
の要素がエラーなく送信されると、受信装置は制御シス
テム10に信号DATA_GDを送信する。コントローラ78は信
号DATA_GDを受信してカウントアップし、その後信号DAT
A_GDを受信するたびにカウントアップを続行する。RAM1
2からのデータ要素diの送信においてエラーが検出され
ると、受信装置は制御システム10を信号/RETRANを送信
する。信号/RETRANは回路88がLD_READ信号として受信す
る。カウンタ78の内容は信号RD_READの先端で読出カウ
ンタ76に転送される。カウンタ76のアドレスは信号/RT
の尾端でラッチ98に転送される。WR_Bがストローブされ
たとき、データ要素diはその後の読出によりデータ要素
di+1,di+2,……,dnのように送信される。
diを受信したときに、各要素の有効性がチェックされ
る。例えば、パリティ・チェックはそのデータ要素の送
信においてエラーがあったかどうかを検出する。すべて
の要素がエラーなく送信されると、受信装置は制御シス
テム10に信号DATA_GDを送信する。コントローラ78は信
号DATA_GDを受信してカウントアップし、その後信号DAT
A_GDを受信するたびにカウントアップを続行する。RAM1
2からのデータ要素diの送信においてエラーが検出され
ると、受信装置は制御システム10を信号/RETRANを送信
する。信号/RETRANは回路88がLD_READ信号として受信す
る。カウンタ78の内容は信号RD_READの先端で読出カウ
ンタ76に転送される。カウンタ76のアドレスは信号/RT
の尾端でラッチ98に転送される。WR_Bがストローブされ
たとき、データ要素diはその後の読出によりデータ要素
di+1,di+2,……,dnのように送信される。
第１図は、この発明の一形態によるメモリー制御システ
ムのブロック図、 第2A図及び第2B図は、第１図に示すFIFOコントローラの
ブロック図、 第３図は、第2A図に示すクロック制御回路の回路図、 第4A図乃至第4D図は、第2B図に示すアドレス・カウンタ
の回路図、 第４図は、第4A図乃至第4D図の接続関係を説明する図、 第５図は、第2B図のアドレス発生器のブロック図、 第６図は、第５図の書込ラッチの回路図、 第７図は、第５図の書込ラッチの回路図、 第８図は、第５図のマルチプレクサの回路図である。 図中、10……メモリー制御システム、12……FIFO RA
M、14……FIFOコントローラ、16……データ・バス、20,
22……マルチプレクサ、24……クロック制御回路、26…
…アドレス・カウンタ、30……アンド・ゲート、32……
バッファ、34,36,38,40……マルチプレクサ、42,44,46,
48,50……インバータ、52,54……バッファ、56,58……
ナンド・ゲート、60,62……アンド・ゲート、64,66……
ラッチ。
ムのブロック図、 第2A図及び第2B図は、第１図に示すFIFOコントローラの
ブロック図、 第３図は、第2A図に示すクロック制御回路の回路図、 第4A図乃至第4D図は、第2B図に示すアドレス・カウンタ
の回路図、 第４図は、第4A図乃至第4D図の接続関係を説明する図、 第５図は、第2B図のアドレス発生器のブロック図、 第６図は、第５図の書込ラッチの回路図、 第７図は、第５図の書込ラッチの回路図、 第８図は、第５図のマルチプレクサの回路図である。 図中、10……メモリー制御システム、12……FIFO RA
M、14……FIFOコントローラ、16……データ・バス、20,
22……マルチプレクサ、24……クロック制御回路、26…
…アドレス・カウンタ、30……アンド・ゲート、32……
バッファ、34,36,38,40……マルチプレクサ、42,44,46,
48,50……インバータ、52,54……バッファ、56,58……
ナンド・ゲート、60,62……アンド・ゲート、64,66……
ラッチ。
フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ジャウ エヌ．ファム アメリカ合衆国 98664 ワシントン ヴァンクーバー、エス．イー．10ス ス トリート 11304、アパートメント デ ー12 (72)発明者 ケニス シー．シュミット アメリカ合衆国 80919 コロラド コ ロラド スプリングス、オータム クレ スト サークル 560ビー (56)参考文献 特開 昭64−2136（ＪＰ，Ａ) 特開 昭52−102013（ＪＰ，Ａ) 特表 昭59−501435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 318 G11C 11/41 G06F 5/06
Claims (2)
- 【請求項１】リード・アドレスを受信する第１のアドレ
ス・ポートを持つデュアル・ポート・ランダム・アクセ
ス・メモリーと、 リード信号を受信してそれに応答して前記アドレス・ポ
ートにリード・アドレスを供給し、前記ランダム・アク
セス・メモリーから読出されたデータに送信エラーが存
在しないことを示す第１の信号又は前記ランダム・アク
セス・メモリーから読出されたデータに送信エラーが存
在することを示す第２の信号を受信し、前記送信エラー
が存在することを示す第２の信号を持つデータ要素の最
後のアドレスを前記アドレス・ポートに供給するコント
ローラと、 を具備することを特徴とするメモリー制御装置。 - 【請求項２】デュアル・ポート・ランダム・アクセス・
メモリーの一方のアドレス・ポートに与えられたリード
信号に応答して、当該アドレス・ポートにリード・アド
レスを供給する工程と、 前記ランダム・アクセス・メモリーから読出されたデー
タに送信エラーが存在しないことを示す第１の信号又は
前記ランダム・アクセス・メモリーから読出されたデー
タに送信エラーが存在することを示す第２の信号、を受
信する工程と、 前記送信エラーが存在することを示す第２の信号を持つ
データ要素の最後のアドレスを前記アドレス・ポートに
供給する工程と、 の各工程を具備することを特徴とするメモリー制御方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/410,773 US5283763A (en) | 1989-09-21 | 1989-09-21 | Memory control system and method |
| US410,773 | 1989-09-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108182A JPH03108182A (ja) | 1991-05-08 |
| JP3220749B2 true JP3220749B2 (ja) | 2001-10-22 |
Family
ID=23626151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24641590A Expired - Fee Related JP3220749B2 (ja) | 1989-09-21 | 1990-09-18 | メモリー制御装置及びメモリー制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5283763A (ja) |
| JP (1) | JP3220749B2 (ja) |
| KR (2) | KR930008561B1 (ja) |
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|---|---|---|---|---|
| JP2778373B2 (ja) * | 1992-09-04 | 1998-07-23 | 日本電気株式会社 | 再送機能付きバッファ装置 |
| FR2716276B1 (fr) * | 1994-02-16 | 1996-05-03 | Sgs Thomson Microelectronics | Circuit de réorganisation de données. |
| US6044030A (en) * | 1998-12-21 | 2000-03-28 | Philips Electronics North America Corporation | FIFO unit with single pointer |
| JP4700589B2 (ja) * | 2006-10-26 | 2011-06-15 | 株式会社クボタ | キャビンのドア装置 |
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| US8701639B2 (en) | 2011-04-14 | 2014-04-22 | George Arthur Proulx | Open railgun with steel barrel sections |
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