JPH04135267A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ この発明は、複数のプロセッサと各プロセッサによって
共通にアクセスされる共通メモリを使用してデータ処理
を行うマルチプロセッサ装置に関し、特にプロセッサに
よるデータ読み出しエラーをハードウェア的に検知する
装置に関するものである。

〔従来の技術］ 第２図は従来のマルチプロセッサ装置の一例であり、エ
ラー検出コードとしてパリティ・ビットを有しており、
データとパリティ・ビットの“１゛の数が奇数であれば
データは正しいと肥識する構成となっている。図におい
て（１）はプロセッサ装置、（２）はプロセッサ装置（
１）が出力するアドレス信号、（３）はプロセッサ装置
（１）かライト／リードするデータ信号、（４）はプロ
セッサ（１）か出力するデータリート要求信号、（５）
はプロセッサ（１）が出力するデータライト要求信号、
（６）はプロセッサ（１）のデータリート要求信号（４
）、ライト要求信号（５）に対して実際にデータ転送を
許可するセレクト信号、（６）　、　（７）はアドレス
信号（２）を共有メモリ（１７）へ送信するためのバッ
ファ、（８）　、　（１０）は各々、データ信号（３）
を共有メモリ（１７）へ送信、受信するためのバッファ
、（９）　、　（１１）は各々共有メモリ（１７）のエ
ラー検出用パリティ・ビットを共有メモリ（１８）へ送
信、受信するためのバッファ、（１２）はプロセッサ（
１）が共有メモリ（１７）からデータをリードする時に
データと一緒にリードしたパリティ・ビットを有効にす
るための条件を作るゲート、（１３）はプロセッサ（１
）が共有メモリ（１７）からデータをリードする時はデ
ータの正当性をテストするパリティ・チエッカとして動
作し、プロセッサ（１）から共有メモリ（１７）へデー
タをライトする時はデータに対して正しいパリティ・ビ
ットを生成するためのパリティ・ジェネレータとして動
作するパリティ・チエッカ／ジェネレータ、（１４）は
パリティチェッカ／ジェネレータ（１３）か出力するデ
ータ“１゛の個数か偶数であることを示すパリティ・ビ
ット信号、（１５）はパリティ・チエッカ／ジェネレー
タ（１３）でパリティ・チエツクした結果かエラーであ
った場合にエラーを保持するためのフリップフロップ、
（１６）はプロセッサ（１）か出力するアドレス信号を
デコードして共有メモリ（１７）に対するアクセスであ
ることを検出するためのデコーダ、（１７）はプロセッ
サ（１）からリート／ライトされる共有メモリであり、
データを保持する。

（１８）はプロセッサ（１）からり−ト／ライトされる
データに付随したパリティ・ビットを保持する共有メモ
リであり、データと同時にリート／ライトされる。（１
９）はプロセッサ（１）と共有メモリ（１７）　、　（
１８）　　との間でデータとパリティ・ヒツトとをリー
ト／ライトする時に共有メモリ内のり−ト／ライトする
アドレスを指示するための共有メモリ・アドレス・ハス
、（２０）はプロセッサ（１）と共有メモリ（ニア）と
の間てデータをリート／ライトする時にデータか流れる
共有メモリ・データバス、（２１）はプロセッサ（１）
と共有メモリ（１７）との間でデータをり−１・／ライ
トする時に共有メモリ（１８）との間でパリティ・ヒツ
トを流すための共有メモリ・パリティ・ヒラトイ言分、
（２２）はプロセッサ（１ａ）とプロセッサ（１ｂ）か
共有メモリ（１７）　、　（１８）をアクセスする時に
上記プロセッサ（］、ａ）　、　（ｌｂ）のうちの片方
に共有メモリを使用させプロセッサ（１ａ）と（１ｂ）
のデータか共有メモリ・ハス上で衝突しないことを保証
するための共有メモリバスコントロール回路であり、プ
ロセッサ（ｌａ）　、　（ｌｂ）の選択した方に対して
セレクト信号（６ａ）　、　（ｅｂ）　を返す。（２３
）はプロセッサ（ｌａ）　、　（Ｉｂ）のいずれか一方
が共有メモリ（１７）　、　（１８）　　に対してデー
タ及びパリティ・ビットをライトする時に圧力する共有
メモリライト・イネーブル信号、（２４）は選択された
フロセッサ（ｌａ）　、　（ｌｂ）が共有メモリに対す
るライト動作である時に、ライトバッファ（８）　、　
（９）の出力をイネーブルにしてデータを共有メモリデ
ータバス（２０）に、そして共有メモリデータパリティ
ヒツト信号（２１）を流すための制御信号である。

次に動作について説明する。プロセッサ（１）か共有メ
モリにデータをライトする動作をする場合、プロセッサ
（１）はアドレス信号（２）とデータ信号（３）をアク
ティブにした後ライト要求信号（５）を送出しセレクト
信号（６）を待つ。ライトするデータ信号（３）はパリ
ティ・チエッカ／ジェネレータ（１３）でパリティ・ビ
ットかジェネレートされ、データ信号（３）とパリティ
・ビット信号（ユ４）とを含めた′】°°の数か奇数個
となるようにパリティ・ヒツト信号を作る（以下、”　
１　”の数か奇数個となるパリティ・ビットを奇数パリ
ティと称する）。共有メモリパスコトン］・ロール回路
（２２）はプロセッサ（１）か送出する前述のライト要
求信号（５）を受けて、共有メモリ（１７）　、　（１
８）を使用しているプロセッサか無い時にセレクト信号
（６）を返す。上記セレクト信号（６）か有意の間アド
レス信号（２）はケート（７）を通して共有メモリアド
レスバス（１９）へ退出され共有メモリ（１７）　、　
（１８）へのアドレスとなる。またライト要求中である
のでケート（８）　、　（９）か開いてデータ信号（３
）とパリティ・ビット信号（１４）とが各々共有メモリ
データバス（２０）、共有メモリデータパリティ・ビッ
ト信号（２１）へ出力される。前述で示されたデータ信
号（３）とパリティ・ビット信号（１４）は、共有メモ
リハスコントロール回路（２２）か出力する共有メモリ
ライトイネーブル信号（２３）によって前記共有メモリ
（１７）　、　（１８）へ書込まれる。プロセッサ（１
）はセレクト信号（６）が再びインアクティブになった
後、ライト要求信号（５）をインアクティブにして転送
が終了する。

次にプロセッサ（１）が共有メモリ（１７）からデータ
をリートする場合について説明する。プロセッサ（１）
はアドレス信号（２）をアクティブにした後リート要求
信号（４）を送出しセレクト信号（６）を待つ。該リー
ド要求信号（４）を受けた共有メモリハスコントロール
回路（２２）は共有メモリ（１７）。

（１８）を使用しているプロセッサが無い時にセレクト
信号（６）を返す。セレクト信号（６）の終縁てプロセ
ッサ（１）は共有メモリ（１７）からバッファ（１０）
を通して送られてきたリートデータ信号（３）をフロセ
ッサ（１）へ取り込む、又、共有メモリ（１８）からバ
ッファ（１１）を通して送られてきたパリティ・ヒツト
信号はり一トデータ信号（３）と共にパリティチェッカ
・ジェネレータ（１３）でチエツクされ、奇数パリティ
で無い時（すなわち、データとパリティビットの”１”
の数が偶数個の時てあり、以下、この状態のパリティ・
ビット信号を偶数パリティと略称す）には信号（１４）
出力されアクルッジ信号の終縁でフリップフロップ（１
５）に“１”がセットされる。フリップフロップ（１５
）に“１”がセットされるとエラーを検出したというこ
とになりプロセッサ（１）へ報告される。

リード転送ではデータ信号（３）の方向が異る点を除き
ライト転送と同様であるのでアドレス信号の送出、及び
データの流れの詳細については省略した。

（発明が解決しようとする課題〕 従来のマルチプロセッサ装置は以上のように構成されて
いるので、プロセッサＡ　（ｌａ）とプロセッサＢ　（
ｌｂ）とか互いに他方のプロセッサかライトした共有メ
モリ（１７）上のデータをリートし、該リードしたデー
タに処理を加え再び共有メモリ（ニア）ヘライトして一
方のプロセッサにリードさせるという動作を実行する際
に、各プロセッサとも互いに相手プロセッサとの動作の
同期をソフトウェア処理でとると共に、他方のプロセッ
サがデータ処理して共有メモリにライトする前に、その
データをリートしてしまわないように、各プロセッサと
もソフトウェア処理にてデータ管理をしなければならず
、その結果、全体的にデータ処理速度か遅くなるといっ
た問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、複数台のプロセッサが他のプロセッサとは独
立にデータ処理を実行できるとともに、他のプロセッサ
かデータを処理して共有メモリの所定の場所にライトす
る以前に当該場所のデータを、一方のプロセッサかリー
トしてしまった時にはハードウェア的にエラーを検出て
きるマルチプロセッサ装置を得ることを目的とする。

〔課題を解決するための手段） この発明に係るマルチプロセッサ装置は、複数のプロセ
ッサと、該複数のプロセッサが交互にアクセスする共通
メモリとを有するマルチプロセッサ装置において、上記
共通メモリへデータ書込み時にデータに付与するエラー
検出コード論理式を各プロセッサ毎に異ならせて出力す
るエラーコード発生手段と、一方のプロセッサがデータ
読み出し時に、データに付与されたエラー検出コード論
理式か自己に割り当てられたものと同一の時、プロセッ
サへ一定時間データ読み出しを制限するエラー信号を出
力するエラー検出手段とからなるパリティチェッカ／ジ
ェネレータを設けたものである。

（作用） この発明によれば、一方のプロセッサが共有メモリより
データを読み出した際、エラー検出手段か該データに付
与されていたエラー検出コード論理式か自己に割り当て
られた論理式と同一であると判定された時、他方のプロ
セッサか該データを読み出し処理して共有メモリに書込
む前にデータ読み出しを行ったものとして、エラー信号
を上記力のプロセッサに出力し、データの読み出しを定
時間制限して他方のプロセッサがデータ書込みを完了す
るのを待つことで、各プロセッサはデータ読み出し時に
ソフトウェア処理にてデータ読み出しエラーチエツクを
行う必要がなくなる。

（実施例） 以下、この発明の一実施例を図について説明する。

第１図において、（２５）はパリティ・チエッカ／ジェ
ネレータ（１３）が出力するデータが“１”の個数が奇
数であることを示すパリティ・ビット信号である。又、
（１）〜（２４）は第１図と同様なので省略する。

次に動作について説明する。本例では、共有メモリの全
ての領域に対してアドレスの若い方から順番にまずプロ
セッサＡ　（ｌａ）が有効データをライトし始める。そ
の後、プロセッサＢ　（ｌｂ）は、プロセッサＡ　（ｌ
ａ）が共有メモリ（１７）にライトしたデータをアドレ
スの若い方から順番にリートして処理を加えた後、再ひ
共有メモリ（１７）上のリードした番地ヘライトし直す
という動作を実行するものとする。この時プロッサＡ　
（ｌａ）とプロセッサＢ　（ｌｂ）との間では同期をと
るための動作は何も実行せず、互いに独立に動作をする
ものとする。

プロッサ（１）と共有メモリ（１７）との間のデータの
ライト／ワード動作の概要については既に従来技術の実
施例で説明をしているので省略し、エラー検出コードを
リードとライトて異る論理式にした効果について説明を
加える。

プロセッサＡ　（ｌａ）は共有メモリ（１７）からデー
タをソートする時は偶数パリティ（１４ａ）の時エラー
とし、共有メモリ（１７）へデータをライトする時は偶
数パリティと成るようにパリティ・ビット（２５ａ）を
ジェネレートしてゲート（９ａ）を通して共有メモリ（
１８）ヘライトする。従って、プロセッサＡ　ｆｌａ）
は自分かライトした共有メモリ（１７）の番地から（プ
ロセッサＢ　（ｌｂ）か該共有メモリ（１７）の番地へ
データをライトする以前に）データをリートするとパリ
ティ・チエッカ・ジェネレータ（１３ａ）の偶数パリテ
ィ信号（１４ａ）か出力されエラーＦ／Ｆ（１５ａ）か
セットされてプロセッサＡ　（ｌａ）へ報告される。

方、プロセッサＢ　（ｌｂ）は共有メモリ（１７）から
データをリードする時は奇数パリティ（２５ｂｊ　０時
エラーとし、共有メモリ（１７）へデータをライトする
時は奇数パリティとなるようにパリティ・ビット（１４
ｂ）をジェネレートしてケート（９ｂ）を通して共有メ
モリ（１８）ヘライトする。従って、プロッサＢ　（ｌ
ｂ）についても、上述したプロセッサＡ　（ｌａ）の場
合と同様に、プロセッサＢ　（Ｉｂ）がライトした共有
メモリの番地を、プロセッサＡ　（ｌａ）がライトする
よりも前に再びリートしようとするとパリティ・チエッ
カ／ジェネレータ（１３ｂ）の奇数パリティ信号（２５
ｂ）か出力され、エラーＦ／Ｆ　（１５ｂ）かセットさ
れてプロセッサＢ　（ｌｂ）へエラー報告される。

リセット後の初期状態において、プロセッサＢ（１ｂ）
は共有メモリ（１７）　、　（１ｓ）の全領域に奇数パ
リティ（＋４ｂ）　　となるように無効データをライト
する。動作か開始されると、まず、プロセッサＡ（１ａ
）か偶数パリティ（２５ａ）　　となるような有効デー
タを共有メモリ（１７）　、（１８）へ書き始めプロセ
ッサＢ　（ｌｂ）は共有メモリ（１７）　、　（１８）
から既にプロッサＡ　（ｌａ）かライトしたデータをリ
ートし、処理して再び共有メモリ（１７）　、　（１ｇ
）の同一番地へライトし直す、プロッサＡ　（ｌａ）が
共有メモリ（１７）、（１８）へデータをライトする処
理の方かプロセッサＢ　（ｌｂ）か共有メモリ（１７）
　、　（１８）からデータをワードする処理より先行し
ている場合はプロセッサＡ　（ｌａ）、Ｂ　ｆｌｂｊと
も正常に動作を続ける。もし、プロセッサＡ　（ｌａ）
かある時点て共有メモリ（１７）、（１８）　へデータ
をライトするまでの間に待ち時間が生し、プロセッサＡ
かデータを共有メモリ（１７）　、　（］Ｕへライトす
る以前にプロセッサＢ　（ｌｂ）か共有メモリ（１７）
　、　（１８）をリートした場合、プロセッサＢ　（ｌ
ｂ）は初期状態でライトした奇数パリティデータをリー
トしてしまい、その結果、エラーＦ／Ｆ（１５ｂ）かセ
ットされてプロセッサＢ　□ｂ）に報をされる。

この場合、プロセッサＢ　（ｌｂ）はリートしてエラー
になった共有メモリ（１７）　、　（１８）のメモリ番
地を、エラーかなく　ｆ、するまである間隔てリートし
糸売けることにより再ひプロセッサＡ　（ｌａ）の共有
メモリＦ１７）　、　（１８）　　に対するライト動作
かプロセッサＢ（ユｂ）のり−ト動作よりも先行するよ
うになり、その後、プロセッサＡ　（ｌａ）、プロセッ
サＢ　（ｌｂ）共に正常動作か続く。

次に、共有メモリ（１７）　、　（１８）をサイクリッ
クに使用して、上述したプロセッサＢが処理して共有メ
モリヘライトしたデータを再びプロセッサＡ（１ａ）が
共有メモリ（１７）　、　（１８）の若い番地の方から
順番にリードしデータ処理した後、共有メモリ（１７）
　、　（１８）ヘライトする場合を述べる。

この場合、問題になるのはプロセッサＡ　（ｌａ）の動
作がプロセッサＢ　（ｌｂ）の動作よりも速すぎた場合
である。プロセッサＡ　（ｌａ）は共有メモリ（１７）
（１８）の全ての領域へ有効なデータを書き終り、該デ
ータをプロセッサＢ　（ｌｂ）かリートして１３里をし
、再びライトする作業を続行している途中て、該プロセ
ッサＢ　（ｌｂ）の処理済みデータを再び共有メモリ（
１７）　、　（１８）の若いアドレスから順にリートし
処理後ライトする作業を始める。この時、プロセッサＡ
　（ｌａ）の処理かプロセッサＢ　（ｌｂ）の処理にお
いついてしまい、プロセッサＢ　（ｌｂ）か処理したデ
ータを共有メモリ（１７）　、　（１ａ）ヘライトする
前にプロセッサＡ　（ｌａ）か共有メモリ（１７）　、
　（１８）のデータをソートしようとすると、プロセッ
サＡ　（ｌａ）が以前自分でライトした偶数パリティデ
ータを共有メモリ（１７）　、　（１８）からリートす
ることになるので、パリティチェッカ／ジェネレータ（
１３ａ）か偶数パリティ（１４ａ）を検出しに出力する
。その結果、フリップフロップ（１５ａ）がセットされ
てエラーかプロセッサＡ　（ｌａ）に報告される。

なお、上記実施例では、エラー検出コードとしてパリテ
ィ・ビットを挙げたか、ＥＣＣコード又は他のいかなる
エラー検出コードでも良い。

また、この例では、データ自身をソート、ライトする時
に発生するハードウェアエラー検出コードをデータリー
ト時におけるリート順序誤りエラー検出に併用したが、
上Ｚ己エラーを別のコードとしても良い。例えばパリテ
ィエラーの検出は全てのフロセッサで同一に奇数パリテ
ィとし、その他に上述したようなデータリード手順の順
序誤りエラーを検出する目的のエラー検出器及びエラー
コード発生器を別途設けてもよい。

〔発明の効果〕

以上のように、この発明によれは、データを共有メモリ
に書込む際エラーコード発生手段より発生させ、書込み
データに付与するエラー検出コード論理式と、共有メモ
リより読み出したデータに付与されるエラー検出コード
論理式を異ならせ、データ読み出し時に、エラー検出手
段にて論理式かデータ書込み時の論理式と同一であると
判定されれば、エラー信号をプロセッサに出力し間隔を
おいてデータ読み出しを行わせ正常データ読み出しに復
旧させることで、プロセッサは他のプロセッサの動作を
ソフトウェア的に監視することが不必要となり、その分
ソフトウェア的負担が軽減しデータ処理速度か向上する
効果がある。

【図面の簡単な説明】

第１図ハこの発明の一実施例によるマルチプロセッサ装
置を示すブロック図、第２図は従来のマルチプロセッサ
装置を示すブロック図である。 図中、（ｌａ）　、　（ｌｂ）はプロセッサ、（３）は
データ信号、（４）はデータリート要求、（５）はデー
タライト要求、（８）はデータ送出用バッファ、（９）
はデータパリティ・ヒツト送出用バッファ、（１ｏ）は
データ人力用バッファ、（１１）はデータ・パリティビ
ット人力用バッファ、（］２）はパリティ・ビット人力
用ゲート、（１３ａ＋）　、　（１３ｂ１）は本実施例
におけるパリティ・チエッカジェネレータ、（１４）は
奇数パリティ出力信号、（１５）はパリティエラー検出
フリッフフロツブ、（１６）はアドレスデコーダ、（１
７）はデータ保存用共有メモリ、（１８）はパリティビ
ット保存用共有メモリ。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、該複数のプロセッサが交互にアク
   セスする共通メモリとを有するマルチプロセッサ装置に
   おいて、上記共通メモリへデータ書込み時にデータに付
   与するエラー検出コード論理式を各プロセッサ毎に異な
   らせて出力するエラーコード発生手段と、一方のプロセ
   ッサがデータ読み出し時に、データに付与されたエラー
   検出コード論理式が自己に割り当てられたものと同一の
   時、プロセッサへ一定時間データ読み出しを制限するエ
   ラー信号を出力するエラー検出手段とからなるパリテイ
   チェッカ／ジェネレータを備えたことを特徴とするマル
   チプロセッサ装置。