KR20080054073A

KR20080054073A - 통신 시스템에서 데이터 송수신 장치

Info

Publication number: KR20080054073A
Application number: KR1020060126196A
Authority: KR
Inventors: 임재형
Original assignee: 삼성전자주식회사
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-06-17

Abstract

통신 시스템에서 데이터 송수신 장치에 있어서, 네트워크 상위계층에서 이더넷 패킷 데이터를 수신하며, 상기 이더넷 패킷 데이터를 저장하는 네트워크 프로세스 유닛 블록과, 상기 이더넷 패킷 데이터를 읽거나 쓰고, 클러스터 버스와 PCI(peripheral component interconnect) 버스의 인터페이스 기능을 수행하는 FPGA(Field-programmable gate array) 블록과, 상기 이더넷 패킷 데이터를 액세스 하기 위해 클러스터 버스 기능을 수행하는 모뎀블록을 포함한다.

PCI(peripheral component interconnect), NPU(Network Process Unit), FPGA(Field-programmable gate array)

Description

통신 시스템에서 데이터 송수신 장치 {APPARATUS FOR TRANSMITTING/RECEIVING DATAIN A COMMUNICATION SYSTEM}

도 1은 본 발명의 첫 번째 실시 예에 따른 채널 카드 구조를 도시한 도면

도 2는 본 발명의 두 번째 실시 예에 따른 채널 카드의 구조를 도시한 도면

도 3은 PCI2 클러스터 브리지 FPGA의 구조를 도시한 도면.

본 발명은 통신 시스템에 관한 것으로서, 특히 통신 시스템에서 데이터 송수신 장치 및 방법에 관한 것이다.

차세대 통신 시스템에서는 고속의 전송 속도를 가지면서도, 대용량의 다양한 서비스 품질(QoS: Quality of Service, 이하 'QoS' 칭하기로 함)을 가지는 서비스들을 사용자들에게 제공하기 위해 활발한 연구가 진행되고 있다. 특히, 현재 차세대 통신 시스템에서는 무선 근거리 통신 네트워크(WLAN: Wireless Local Area Network, 이하 'WLAN'이라 칭하기로 함) 시스템 및 무선 도시 지역 네트워크(WMAN: Wireless Metropolitan Area Network, 이하 'WMAN'이라 칭하기로 함) 시스템과 같 은 광대역 무선 접속(BWA: Broadband Wireless Access, 이하 'BWA'라 칭하기로 함) 통신 시스템에 직교 주파수 분할 다중(OFDM: Orthogonal Frequency Division Multiplexing, 이하 'OFDM'이라 칭하기로 함)/직교 주파수 분할 다중 접속(OFDMA: Orthogonal Frequency Division Multiple Access, 이하 'OFDMA'이라 칭하기로 함) 방식을 사용함으로써, 이동성(mobility)과 QoS를 보장하는 형태로 고속 서비스를 지원하도록 하는 연구가 활발하게 진행되고 있다.

상기에서 설명한 바와 같이, 차세대 통신 시스템에는 서비스 품질을 보장하면서도, 대용량 데이터를 실시간으로 처리하기를 요구하고 있고, 이에 따라 서비스 품질을 보장하면서도 대용량 데이터를 처리해야만 하는 경우가 증가하고 있다. 따라서, 고속 통신을 가능하게 하고 대용량의 데이터를 처리하기 위한 기지국 시스템 구조가 요구되고 있다.

따라서, 본 발명의 목적은 통신 시스템에서 데이터 송수신 장치 및 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 장치는 통신 시스템에서 데이터 송수신 장치에 있어서, 네트워크 상위계층에서 이더넷 패킷 데이터를 수신하며, 상기 이더넷 패킷 데이터를 저장하는 네트워크 프로세스 유닛 블록과, 상기 이더넷 패킷 데이터를 읽거나 쓰고, 클러스터 버스와 PCI(peripheral component interconnect) 버스의 인터페이스 기능을 수행하는 FPGA(Field-programmable gate array) 블록과, 상기 이더넷 패킷 데이터를 액세스 하기 위해 클러스터 버스 기능을 수행하는 모뎀블록을 포함한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작원리를 상세히 설명한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명을 설명하기에 앞서, 본 발명에서 사용하는 하향링크는 네트워크 상위 계층에서 채널 카드로의 링크를 나타내며, 상향 링크는 상기 채널 카드에서 상기 네트워크 상위계층으로의 링크를 나타낸다고 가정하기로 한다.

그러면 여기서 도 1을 참조하여 본 발명의 첫 번째 실시 예에 따른 채널 카드 구조에 대해 설명하기로 한다.

도 1은 본 발명의 첫 번째 실시 예에 따른 채널 카드 구조를 도시한 도면이다.

상기 도 1을 참조하면, 상기 채널 카드는 네트워크 프로세스 유닛 (NPU : Network Process Unit, 이하 'NPU'라 칭하기로 한다)블록(100)과, PCI 2 듀얼 포트 램 FPGA(PCI 2 Dual Port sRAM Field-programmable gate array)(110)와, 듀얼 포트 램(DPRAM : Dual Port sRAM, 이하 'DPRAM'이라 칭하기로 한다)(120)과, 모뎀 블록(Modem Block)(130)을 포함한다. 또한 상기 NPU(100)가 PCI(peripheral component interconnect) 블록(140)을 포함한다.

먼저. 네트워크 상위 계층에서 발생된 데이터, 일 예로 이더넷 패킷(Ethernet packet) 데이터가 상기 NPU 블록(100)의 기가비트 이더넷 포트(Gigabit Ethernet Port)를 통해 수신된다. 한편, 모뎀 블록(130)에서 상기 이더넷 패킷 데이터를 액세스 하기 위해서는 상기 DPRAM(120)에 저장되어 있어야만 하는데, 상기 패킷 데이터를 상기 DPRAM(120)에 저장하기 위해서는 상기 FPGA(110)가 상기 FPGA(110)와 상기 DPRAM(120)사이의 일반 버스를 PCI 버스와 인터페이스 해야만 한다.

상기에서 설명한 바와 같이 상기 이더넷 패킷 데이터는 상기 FPGA(110)의 인터페이스 동작을 통해 상기 DPRAM(120)으로 전달된다. 여기서 상기 FPGA(110)가 입력되는 데이터를 다른 블록으로 단순히 전달만 해주는 기능을 수행할 경우, 이 기능을 타겟(Target) 기능이라 정의하기로 한다.

상기 모뎀 블록(130)은 미리 설정된 주기, 일 예로 매 프레임 시 마다 상기 DPRAM(120)에 저장되어 있는 패킷 데이터를 클러스터 버스를 통해 읽어 감으로써 이더넷 패킷 데이터를 획득한다.

다음으로 도 2를 참조하여 본 발명의 두 번째 실시 예에 따른 채널 카드의 구조에 대해 설명하기로 한다.

도 2는 본 발명의 두 번째 실시 예에 따른 채널 카드의 구조를 도시한 도면이다.

상기 도 2를 참조하면, 채널 카드는 NPU 블록(200)과, PCI2 클러스터 브리지 FPGA(210)와, 모뎀 블록(220)을 포함한다. 또한 상기 NPU 블록(200)은 DRAM(230)과 PCI 블록(240)을 포함한다. 또한 상기 DRAM(230)은 상기 NPU 블록(200)내에 포함될 수도 있고, NPU 블록(200) 외부에 별도의 장치로 구현될 수도 있다.

상기 PCI2 클러스터 브리지FPGA(210)는 이더넷 패킷 데이터를 읽고 쓸 수 있는 기능을 수행한다. 여기서 PCI2 클러스터 브리지FPGA(210)가 상기 이더넷 패킷 데이터를 읽고 쓰는 기능을 수행할 경우, 이 기능을 마스터(Master) 기능이라 정의하기로 한다. 상기 DRAM(230)은 상기 도 1에 도시된 DPRAM 과 동일하게 이더넷 패킷 데이터를 저장 한다.

먼저 네트워크 상위 계층에서 발생된 데이터, 일 예로 이더넷 패킷 데이터가 상기 NPU 블록(200)의 기가 비트 이더넷 포트를 통해 수신된다. 한편, 모뎀 블록(220)에서 상기 이더넷 패킷 데이터를 액세스하기 위해 상기 NPU 블록(200) 내의 DRAM(230)에 상기 이더넷 패킷 데이터를 저장하게 된다.

상기 모뎀 블록(220)은 미리 설정된 주기, 일 예로 매 프레임 마다 상기 DRAM(230)에 저장되어 있는 상기 해당 패킷 데이터를 읽는데, 이 때, 상기 모뎀 블록(220)의 신호 처리부(DSP: Digital Signal Processor)가 DRAM(230)을 통해 해당 패킷 데이터를 읽을 수 있는 것은, PCI 클러스터 버스 브리지 FPGA(210)가 PCI 버스와 클러스터 버스간의 인터페이스 기능을 수행하고, 상기 PCI 상기 DRAM(230)에 저장되어 있는 데이터를 읽는 기능을 수행하기 때문이다.

상술한 바와 같이, 상기 도2에 도시되어 있는 채널카드는 상기 도1에 도시되어 있는 채널카드 내의 고가의 DPRAM을 제거하고 NPU 블록 내의 DRAM에 패킷 데이터를 저장할 수 있게 구현함으로써 시스템을 보다 간단히 구현하여 상기 시스템을 개발하는데 비용과 시간을 줄이는 이점이 있다.

상기 도 1과 도 2는 하향링크를 기준으로 설명하였으나, 상향링크 에도 적용됨은 물론이다.

다음으로 도 3을 참조하여, 상기 도 2의 PCI2 클러스터 브리지 FPGA의 구조에 대해 상세히 설명하기로 한다.

도 3은 PCI2 클러스터 브리지 FPGA의 구조를 도시한 도면이다.

상기 도 3에 도시되어 있는 상기 PCI2 클러스터 브리지 FPGA는 모뎀 블록이 이더넷 패킷 데이터를 읽거나 쓰려고 할 때, 상기 DRAM에 저장된 데이터를 읽거나 쓰는 기능을 하며, 상기 클러스터 버스 신호를 PCI 버스 신호로의 인터페이스 기능을 수행한다.

상기 도 3을 참조하면, 상기 PCI2 클러스터 브리지 FPGA는 버스 제어 신호 변환 로직(303)과, 주소 변환 로직(313)과, 클락 모듈(323)과, 입력/출력 피포(319) 블럭과, 멀티플렉서(325)와, 그 외 다수의 레지스터(305,315,317,321)와 래치(301,307,309,311)들을 포함한다.

상기 입력/출력 피포(319)블록은 PCI 버스와 클러스터 버스의 속도 차이가 있을 경우, 상기 속도에 대한 차이를 맞춰 주기 위한 버퍼 기능을 한다. 상기 입력 /출력 피포(319) 블럭은 클러스터 버스에서 PCI 버스로의 원활한 데이터 전달을 보장하기 위해서는 상기 FIFO 블록의 사이즈가 충분해야만 한다.

먼저, 상기 PCI2클러스터 FPGA 우측단의 클러스터 버스는 일 예로 50MHz 클락(Clock)에 맞추어 동작을 하며, 어드레스 비트, 데이터 비트, 칩 셀렉트, RD(Read Enable), WR(Write Enable)의 신호들을 사용하여 동작 한다.

한편, 상기 PCI2 클러스터 FPGA 좌측단의PCI 버스는 어드레스 비트와 데이터 비트가 멀티 플렉싱 된 구조이며, 상기 PCI 버스를 제어하기 위해 프레임 비트를 사용하고, 읽고 쓰는(Read/Write) 동작을 위해서 3개의 커멘드 비트(Command Bit)를 따로 사용한다. 상기 PCI 버스도 일 예로 66MHz 클락에 맞추어 동작을 한다.

먼저, 상향링크를 기준으로 설명하기로 한다.

상향링크는 채널 카드에서 상기 네트워크 상위계층으로의 링크이므로, 모뎀 블록의 클러스터 버스에서 NPU블록의 DRAM에 패킷 데이터를 써야만한다. 그럼 PCI2 클러스터 브리지 FPGA는 클러스터 버스의 쓰기 싸이클(Write cycle)을 PCI 버스 쓰기 싸이클(Write Cycle)로 변환을 해 주게 된다.

상기 클러스터 버스는 상기 쓰기 싸이클 동작을 위해 해당 클러스터 버스 주소 비트(351)와 클러스터 버스 데이터 비트(353)를 상기 PCI2 클러스터 브리지 FPGA의 우측단으로 입력을 한다. 또한 쓰기 오퍼레이션을 하기 위해서 클러스터 버스 제어 신호 비트(355), 일 예로 칩 셀렉트와 WR 신호를 입력하고, 클러스터 버스 클락(357)도 입력 한다.

클러스터 버스 제어 신호 비트(355)들은 상기 PCI2 클러스터브리지 FPGA의 입력 신호 래치(301)에 저장이 되고, 상기 클러스터 버스 제어 신호(355)들은 버스 제어 신호 변환 로직(303)에 전달된다. 상기 버스 제어 신호 변환 로직(303)은 전달된 클러스터 버스 제어 신호 비트(355)들을 통해 PCI 버스 제어 신호들을 생성하고, 상기 생성된 신호는 입력 출력 레지스터(305)에 전달되어 저장되어 있다가 PCI버스 단에 도달하여 출력(361)된다.

한편, 상기 버스 제어 신호 변환 로직(303)에서 변환된 클러스터 버스 제어 신호 비트(355)들은 주소 변환 로직(313)과 입력/출력 피포(319)블록으로 전달되고, 또한 멀티플렉서(325)로도 전달된다.

상기와 같이 입력된 클러스터 버스 데이터 비트(353)는 데이터 입출력 레지스터(317)에 저장이 되고, 상기 저장된 클러스터 버스 데이터 비트(353)는 입력/출력 피포(319)블록으로 전달된다. 상기 입력/출력 피포(319)블록으로 전달된 데이터는 PCI 버스로 출력되기 전에 데이터 입출력 레지스터(321)에 저장되어 있다가 멀티플렉서(325)로 전달된다.

클러스터 버스 주소 비트(351)는 클러스터 버스 단에서 출력신호 래치(311)에 저장이 되고, 상기 저장된 클러스터 버스 주소 비트(351)는 주소 변환 과정을 거치기 위해 주소 변환 로직(313)으로 전달된다. 상기 주소 변환 로직(313)에서 미리 설정된 로직에 따라 변환된 상기 클러스터 버스 주소 비트(351)는 PCI 버스로 출력되기 전에 출력 주소 레지스터(315)로 전달된다. 상기 주소 변환 로직(313)의 변환 로직은 실제 구현 시 설정될 것이므로 상기 로직에 대한 상세한 설명은 생략하기로 한다. 상기 출력 주소 레지스터(315)에 저장된 클러스터 버스 주소 비 트(351)는 멀티플렉서(325)로 전달이 된다.

상기 멀티플렉서(325)로 전달된 클러스터 버스 데이터 비트(353)와 클러스터 버스 주소 비트(351)는 상기 버스 제어 신호 변환 로직(303)에서 전달된 PCI 버스 제어 신호로 상기 멀티 플렉서(325)에 의해 제어되어 PCI 버스 주소와 PCI 버스 데이터(359)로 출력된다.

클락 모듈 블록(323)은 클러스터 버스와 PCI 버스로부터 수신한 50MHz 클러스터 버스 클락과, 66MHz PCI 버스 클락을 필요한 블록에 공급하는 기능을 한다. 상기 도 3은 상향링크를 기준으로 설명하였으나, 하향링크에도 적용됨은 물론이다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상기한 바와 같이, 고가의 듀얼 포트 램을 제거하고 디램에 데이터를 저장하면서도 동일한 데이터 전달 효과가 발생하므로, 시스템 구현시 개발비를 줄이고, 간단하게 구현할 수 있는 이점이 있다.

Claims

통신 시스템에서 데이터 송수신 장치에 있어서,

네트워크 상위계층에서 이더넷 패킷 데이터를 수신하며, 상기 이더넷 패킷 데이터를 저장하는 네트워크 프로세스 유닛 블록과,

상기 이더넷 패킷 데이터를 읽거나 쓰고, 클러스터 버스와 PCI(peripheral component interconnect) 버스의 인터페이스를 제공하는 FPGA(Field-programmable gate array) 블록과,

상기 이더넷 패킷 데이터를 액세스 하기 위해 클러스터 버스 기능을 수행하는 모뎀블록을 포함하는 데이터 송수신 장치.
제1항에 있어서,

상기 네트워크 프로세스 유닛 블록은 상기 이더넷 패킷 데이터의 저장이 가능한 디램을 포함하는 데이터 송수신 장치.
제1항에 있어서,

상기 모뎀 블록은 신호처리부를 포함함을 특징으로 하는 데이터 송수신 장치.
제1항에 있어서,

상기 FPGA는 데이터를 읽어오거나 또는 쓰기 위한 동작을 수행할 수 있도록 신호가 입력되고, 상기 신호들을 PCI 버스 또는 클러스터 버스에 상응하는 제어 신호로 변환해주는 기능을 하는 신호버스 제어 신호 변환 로직 블록과,

데이터를 입력 또는 출력해주기 위해 상기 PCI 버스와 클러스터 버스의 속도를 맞춰주기 위한 버퍼 기능을 하는 입력/출력 피포 블록과,

상기 데이터와 함께 전달될 주소를 클러스터 버스 또는 PCI 버스에 상응하는 주소로 변환해주는 기능을 하는 주소 변환 로직과,

상기 클러스터 버스 또는 상기 PCI 버스에 상응하는 클락에 맞춰 동작해주는 클락 모듈을 포함함을 특징으로하는 데이터 송수신 장치.