KR0135011B1 - 프로세서간의 데이타 송수신장치 - Google Patents

프로세서간의 데이타 송수신장치

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KR0135011B1 KR1019940036484A KR19940036484A KR0135011B1 KR 0135011 B1 KR0135011 B1 KR 0135011B1 KR 1019940036484 A KR1019940036484 A KR 1019940036484A KR 19940036484 A KR19940036484 A KR 19940036484A KR 0135011 B1 KR0135011 B1 KR 0135011B1
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Abstract

본 발명은 프로세서간의 데이타 송수신 장치에 관한 것이다.
종래에는 프로세서간에 데이타를 송수신하는 경우 SIO를 통하여 데이타를 송수신함으로 인하여 데이타 송수신 속도가 저하되고, 전송클럭의 보오레이트가 상호간에 상이한 경우에는 데이타를 송수신할 수 없게 되는 문제점이 있었다.
본 발명은 고속으로 데이타를 송수신함과 동시에 전송클럭의 보오레이트가 상이한 경우에도 데이타 송수신할 수 있으므로, 보다 다양한 시스템에 적용할 수 있다.

Description

프로세서간의 데이타 송수신장치
제1도는 종래 프로세서간의 데이타 송수신 방식을 설명하기 위한 블럭도
제2도는 본 발명에 따른 프로세서간의 데이타 송수신장치 구성도.
제3도는 본 발명에 따른 데이타 송수신장치의 동작 타이밍도.
제4도는 본 발명에 따른 데이타 송수신장치가 송수신하는 데이타의 구조를 도시한 도면.
제5도는 본 발명에 따른 데이타 송수신장치의 운용을 설명하는 블럭도.
*도면의 주요부분에 대한 부호의 설명
30 : 데이타 송수신장치31∼33 : 선택부
34 : 메모리부35 : 드라이버 버퍼부
36 : 양방향 버퍼부37 : 어드레스/제어신호 발생부
38 : 조합/래치신호 발생부39 : 제어신호 발생부
본 발명은 프로세서간의 데이타 송수신장치에 관한 것으로, 특히 프로세서간에 데이타를 고속으로 송수신하도록 하는 데이타 송수신 장치에 관한 것이다.
종래에는 프로세서간에 데이타를 송수신하는 경우 제1도에 도시된 방식으로 하였다. 각 CPU(10,20)는 자신에게 소속된 SIO(15,25: Serial Input Output)를 통하여 상호 데이타를 송수신한다. 예를 들어, CPU(10)가 CPU(20)측으로 데이타를 송신하는 경우, 먼저 CPU(10)는 자신의 SIO(15)를 통하여 상대방 SIO(25)측에 데이타 전송문의 신호를 송출한 후 상대편 SIO(25)로 부터의 데이타 전송허가신호를 SIO(15)를 통해 수신하면 상대편 CPU(20)측에 데이타를 전송한다.
이와 같이, 종래에는 SIO(15, 25)를 통하여 데이타를 송수신함으로 인하여 데이타 송수신 속도가 저하되고, 전송클럭의 보오 레이트(baud rate)가 상호간에 상이한 경우에는 데이타를 송수신할 수 없게 되는 문제점이 있었다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 고속으로 데이타를 송수신함과 동시에 전송클럭의 보오 레이트가 상이한 경우에도 데이타 송수신하도록 함으로써 보다 다양한 시스템에 적용할 수 있도록 하는 프로세서간의 데이타 송수신장치를 제공하는데에 목적이 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 2도는 본 발명에 따른 프로세서간의 데이타 송수신장치 구성도이고, 제 3도는 본 발명에 따른 데이타 송수신장치의 동작 티이밍도이고, 제 4도는 본 발명에 따른 데이타 송수신장치가 송수신하는 데이타의 구조를 도시한 도면이며, 제 5도는 본 발명에 따른 데이타 송수신장치의 운용을 설명하는 블럭도이다.
본 발명에 따른 프로세서간의 데이타 송수신장치(30)는 제 2도에 도시된 바와 같이 선택부(31∼33), 메모리부(34), 드라이버 버퍼부(35), 양방향 버퍼부(36), 어드레스/제어신호 발생부(37), 조합/래치신호 발생부(38) 및 제어신호 발생부(39)를 구비하여 이루어진다. 선택부(31)는 자신의 CPU로 부터 어드레스 버스(AB)를 통해 인가되는 어드레스와 송수신 어드레스 버스(TRAB)를 통해 인가되는 어드레스 중의 하나를 인에이블 신호(EN1)에 따라 선택하여 메모리부(34)측으로 출력한다. 선택부(32)는 자신의 CPU로 부터 인가되는 칩 인에이블 신호(CE)와 데이타 송수신용으로 사용되는 칩 인에이블 신호(TRCE).중의 하나를 인에이블 신호(EN1)에 따라 선택하여 메모리부(34)측으로 출력한다. 선택부(33)는 자체 CPU로 부터의 기록제어신호(WR)와 데이타 송수신용으로 사용되는 기록제어신호(TRWR)중의 하나를 인에이블 신호(EN1)에 따라 선택하여 메모리부(34)측으로 출력한다. 드라이버 버퍼부(35)는 송수신 데이타 버스(TRDB)와 메모리부(34)간에 입출력되는 데이타를 인에이블 신호(EN2, EN3)에 따라 단속한다. 양방향 버퍼부(36)는 자신의 CPU측 데이타 버스(DB)와 메모리부(34)간에 입출력되는 데이타를 판독제어신호(RD)와 인에이블 신호(EN4)에 따라 단속한다. 메모리부(34)는 드라이버 버퍼부(35) 또는 양방향 버퍼부(36)를 통해 입출력되는 데이타를 선택부(31)로 부터의 어드레스, 선택부(32)로 부터의 칩 인에이블 신호 및 선택부(33)로 부터의 기록제어신호에 따라, 저장 및 출력한다. 조합/래치신호 발생부(38)는 인가받은 2㎒, 1㎒ 및 512㎑ 클럭에 따라 래치신호를 발생하여 제어신호 발생부(39) 측에 출력함과 동시에 인가받은 2㎒, 1㎒ 및 512㎑ 클럭을 조합하여 만은 조합신호를 어드레스/제어신호 발생부(37)측에 출력한다. 어드레스/제어신호 발생부(37)는 조합/래치신호 발생부(38)로 부터 인가되는 조합클럭에 따라, 데이타 송수신용 어드레스를 발생하여 송수신 어드레스 버스(TRAB)를 통해 선택기(31)측으로 출력함과 동시에 인에이블 신호(EN1)를 발생하여 선택부(31∼33)측으로 출력하고 데이타 송수신용의 칩 인에이블 신호(TRCE)를 발생하여 선택부(32)측으로 출력한다. 제어신호 발생부(39)는 어드레스/제어신호 발생부(37)로 부터 인가되는 데이타 송수신용의 어드레스중 일부와 조합/래치신호 발생부(38)로 부터 인가되는 래치신호에 따라, 데이타 송수신용의 기록제어신호(TRWR)를 발생하여 선택부(33)측으로 출력함과 동시에 인에이블신호(EN2, EN3)를 발생하여 드라이버 버퍼부(35)측으로 출력하고 인에이블 신호(EN4)를 발생하여 양방향 버퍼부(36)측으로 출력한다.
이와 같은 본 발명의 데이타 송수신 장치는 다음과 같이 동작한다.
외부와 데이타를 송수신하는 경우, 어드레스/제어신호 발생부(37)는 로우레벨의 인에이블 신호(EN1)를 선택부(31∼33)측으로 출력하여, 선택부(31∼33)의 각각이 데이타 송수신용의 어드레스, 칩 인에이블 신호(TRCE) 및 기록제어신호(TRWR)를 메모리부(34)측에 인가하게 함으로써 자신의 CPU가 메모리부(34)에 억세스하는 것을 방지한다. 이에따라, 메모리부(34)는 선택부(32)로 부터의 데이타 송수신용 칩 인에이블 신호(TRCE), 선택부(31)로 부터의 데이타 송수신용 어드레스 및, 선택부(33)로 부터의 데이타 송수신용 기록제어신호(TRWR)에 따라, 드라이버 버퍼부(35)를 통해 입출력되는 데이타를 저장/출력하는 동작을 행하게 된다. 이때, 제어신호 발생부(39)는 제3도에 도시된 바와 같이 어드레스/제어신호 발생부(37)로 부터의 8㎑ 및 256㎑(데이타 송수신용 어드레스의 일부)와 조합/래치신호 발생부(38)로 부터의 래치신호에 따라 데이타 송수신용 기록제어신호(TRWR)를 발생함과 동시에 인에이블 신호(EN2, EN3, EN4)를 발생한다. 또한, 어드레스/제어신호 발생부(37)는 데이타 송수신용의 어드레스를 발생하는데, 하위 어드레스(Aφ)로서는 256㎑를 출력하고 그 다음 어드레스(A1)로는 128㎑를 출력하고 그 다음 어드레스(A2)로는 64㎑를 출력하는 방식으로 하여 계속하여 주기를 2배씩 증가시켜가며 어드레스를 발생한다. 메모리부(34)가 데이타를 외부측으로 송신하는 경우에는 제3도와 같이 드라이버 버퍼부(35)에 인가되는 인에이블 신호(EN3)는 로우레벨로 유지되어 32바이트의 데이타를 외부측에 송신하며, 메모리부(34)가 외부로 부터의 데이타를 수신하는 경우에는 드라이버 버퍼부(35)에 인가되는 인에이블 신호(EN3)는 하이레벨로 유지되어 데이타의 출입을 통제한다. 그리고, 외부로 부터의 데이타가 메모리부(34)에 수신되는 동안은 인에이블 신호(EN2)가 인가되어 1바이트의 데이타가 인가되는 시간 중간에 드라이버 버퍼부(35)를 인에이블시켜 주므로써 32바이트의 데이타는 각기 할당된 시간에 1바이트씩 메모리부(34)에 저장되며, 메모리부(34)의 데이타를 외부로 송신하는 경우는 인에이블 신호(EN2)가 로우레벨로 유지되어 메모리부(34)에 데이타 송수신용 어드레스가 인가되면 곧바로 해당 데이타가 메모리부(34)로 부터 출력되게 한다. 이후, 선택부(31∼33)에 인가되는 인에이블 신호(EN1)가 하이레벨로 변동되면, 메모리부(34)는 외부와의 데이타 송수신 동작을 종료한다.
선택부(31∼33)에 하이레벨의 인에이블 신호(EN1)가 인가되면, 선택부(31)는 자신의 CPU로 부터 어드레스 버스(AB)를 통해 인가되는 어드레스를 메모리부(34) 측에 출력하고, 선택부(32)는 자신의 CPU로 부터 인가된 칩 인에이블 신호(CE)를 메모리부(34)측에 출력하며, 선택부(33)는 자신의 CPU로 부터 인가된 기록제어신호(WR)를 메모리부(34)측에 출력함으로써 외부의 데이타 송수신 장치가 메모리부(34)측에 억세스하는 것을 방지한다. 또한, 제어신호 발생부(39)는 양방향 버퍼부(36)측에 인에이블 신호(EN4)를 출력하며, 양방향 버퍼부(36)는 인에이블 신호(EN4)가 인가된 상태에서 자신의 CPU로 부터 인가된 기록제어신호(RD)에 따라 데이타를 입출력시킨다. 이에 따라, 메모리부(34)는 자신의 CPU측과 데이타를 주고 받게 된다.
제 4도에는 데이타 송수신장치(30)가 송수신하는 데이타의 형태를 나타내었다. 송수신되는 데이타는 CPU가 점유할 수 있는 시간동안 256㎑의 속도에 따라 32바이트씩 송수신 된다.
이와 같은 본 발명의 데이타 송수신 장치(30)는 제 5도에 도시된 형태로 운용된다. 즉, CPU(40)은 자신에게 주어진 시간동안 자신의 데이타 송수신 장치(30a)를 억세스하며, 데이타 송수신 장치(30a)는 CPU(40)의 억세스가 종료되면 상대편의 데이타 송수신 장치(30b)측과 데이타를 송수신한다. 또한, CPU(50)는 자신에게 주어진 시간동안 자신의 데이타 송수신 장치(30b)를 억세스하며, 데이타 송수신 장치(30b)는 CPU(50)의 억세스가 종료되면 상대편의 데이타 송수신 장치(30a)측과 데이타를 송수신한다.
이상과 같이, 본 발명은 고속으로 데이타를 송수신함과 동시에 전송클럭의 보오 레이트가 상이한 경우에도 데이타를 송수신할 수 있으므로 보다 다양한 시스템에 적용할 수 있게 된다.

Claims (1)

  1. 프로세서간의 데이타 송수신 장치에 있어서,
    자신의 CPU로부터 인가되는 어드레스와 데이타 송수신용의 어드레스중 하나를 인에이블 신호(EN1)에 따라 선택하여 출력하는 제 1 선택부(31); 자신의 CPU로 부터 인가되는 칩 인에이블 신호(CE)와 데이타 송수신용의 칩 인에이블 신호(TRCE)중 하나를 인에이블 신호(EN1)에 따라 선택하여 출력하는 제2 선택부(32); 자신의 CPU로 부터 인가되는 기록제어신호(WR)와 데이타 송수신용의 기록제어신호(TRWR)중 하나를 인에이블 신호(EN1)에 따라 선택하여 출력하는 제3선택부(33); 인에이블 신호(EN2, EN3)에 따라 외부에 대하여 데이타를 입출력하는 드라이버 버퍼부(35); 인에이블 신호(EN4)와 자신의 CPU로 부터 인가되는 판독제어신호(RD)에 따라 자신의 CPU에 대하여 데이타를 입출력하는 양방향 버퍼(36); 소정주파수의 클럭에 따라 조합신호와 래치신호를 출력하는 조합/래치신호 발생부(38); 상기 조합/래치신호 발생부(38)로 부터 인가되는 조합신호에 따라 상기 데이타 송수신용의 어드레스, 상기 인에이블 신호(EN1) 및 상기 데이타 송수신용의 칩 인에이블 신호(TRCE)를 발생하는 어드레스/제어신호 발생부(37); 상기 어드레스/제어신호 발생부(37)로 부터 인가되는 데이타 송수신용의 어드레스 일부와 상기 조합/래치신호 발생부(38)로 부터의 래치신호에 따라 상기 데이타 송수신용의 기록제어신호(TRWR)와 상기 인에이블 신호(EN2∼EN4)를 발생하는 제어신호 발생부(39); 상기 선택부(31)로 부터의 어드레스, 상기 선택부(32)로 부터의 칩 인에이블 신호 및 상기 선택부(33)로 부터의 기록제어신호에 따라, 상기 드라이버 버퍼(35) 및 양방향 버퍼(36)에 대하여 선택적으로 데이타를 입출력하는 메모리부(34)를 포함하는 것을 특징으로 하는 프로세서간의 데이타 송수신 장치.
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