KR950008215B1 - 데이타 전송율 어댑팅 회로 - Google Patents

Abstract

내용 없음.

Description

데이터 전송율 어댑팅 회로

제1도는 종래의 전송율 어댑션 시스템.

제2도는 본 발명에 따른 데이터 전송율 어댑팅 회로의 블럭도.

제3도는 제2도에 따른 일실시예의 구체 회로도.

제4도는 제3도에 따른 각부의 동작 타이밍도.

* 도면의 주요부분에 대한 부호와 설명

110 : 동기부 120 : 카운터부

130 : 다중화부 140 : 메모리부

150 : 데이터 출력부

본 발명은 서로 다른 전송율을 갖는 제 1 통신체와 제 2 통신체 사이의 통신을 허용하기 위한 회로에 관한 것으로, 특히 간단한 회로로서도 제 1 통신체의 전송 클럭과 제 2 통신체의 전송 클럭을 동기하여 정확한 데이터 어댑팅을 할수 있는 데이터 전송율어댑팅 회로에 관한 것이다.

통상적으로, 두 통신체가 통신을 수행하고자 할 경우 서로의 데이터 전송율이 일치하여야 하지만 통신체의 특성상 각긱 서로 다른 전송율을 가지는 데이터를 각기 출력하는경우가 많이 있다.

이러한 분야에서 각기 서로 다른 전송율을 가지는 통신방비간의 통신을 이루기 위해서는 데이터에 대한 호환성(compatiblity)을 유지시켜 주는 데이터 전송율 어댑팅 회로에 관한 기술중의 하나로서는 제 1 도에 도시한 바와 같은 미셀 글리스(Michel Glisse)외 2인에 의해 발명된 레이트 에댑션 시스템(Rate Adaption System)이 미합중국 특허 4,953,180호에 나타나 있다.

제 1 도를 참조하면, 주어진 제 1 전송율(8, 16, 32, 64Kbps)로 데이터를 송수신하는 제 1 통신체(TE)와 상호 연결되어 있는 , 상기 제 1 전송율 보다 높은 제 2 전송율(64Kbps)의 데이터를 송수신하는 제 2 통신체(NT)사이의 통신열에 대한 전송율을 어댑팅하기 위하여, 시스템의 중앙 제어를 담당하느 프로세서(680)와, 상기 제 1 통신체(TE)로부터 송신되는 제 2 전송율(8, 16, 32,64Kbps)의 데이터를 제 2 전송율(64Kbps)로 변환하여, 제 2 통신체로 송신하는 전송부(620)와, 상기 제 2 통신체(NT)로부터 수신된 제 1 전송율(64Kbps)의 데이터를 제 1 전송율(8, 16,32,64Kbps)로 변환하여 제 1 통신체(TE)로 송신하는 수신부(630)와, 제 ,2 통신체 의통신이 시작되기 전인 초기화 구간에서 데이터가 로드되는 램(RAM : 670)과, 특별히 프레임 구조로 되어 있는 내용의 성분을 가지는 스토리지(690)와, 프로세서와데이타, 어드레스, 콘트롤 버스의 접속을 스위칭하는 스위치(685)로 구성된다.

상기 프로세서(680)는 시스템 전체를 제어하며 데이터 전송율을 어댑션하기 위한 각종의 프레임 초기화 데이터 및 어댑션 스타트 시그날을 공급하는 기능을 갖는다.

전송부(620)는 상기 제 1 전송율(8, 16,32,64Kbps)을 제 2 전송율(64Kbps)에 적응하기 위하여 프로세서(680)의 제어에 의하여 데이터(640), 어드레스(650), 콘트롤(660) 버스에 입력되는 각종의 데이터를 이용하여 각각의 전송율의 변환마다 서로 다르 프레임 구성과 비트 반복 (bit repetition)을 행한다. 이때, 제 1 통신체 및 제 2 통신체의 동기는프레임의 데이터를이용하여 맞추게 된다. 여기서 각각의 전송율의 변환마다 비트반복 및 프레임 부가는 하드웨어 및 데아타 처리상의 복잡성을 수반한다.

또한, 상기 수신부(630)는 상기 프로세서(680)의 제어에 의하여 데이터(640), 어드레스(650), 콘트롤(660) 버스에서 입력되는 각종류의 데이터에 따라 상기의 제 2 전송율(64Kbps)을 제 1 전송율(8, 16,32,64Kbps)로 적응해 주는데, 상기 전송부(620)와 반대의기능을 하는 역시 매우 복잡한 하드웨어 구성 및 프레임구조를 갖고 전송율의 어댑팅을 하느 기능을 갖는다.

상기 램(670)은 상기 프로세서(680)에 의하여 상기제 1,2통신체의 통신의 시작전인 초기화 구간 동안 초기화 데이터가 로드되어 있으며, 이 초기화 데이터는 전송율 어댑션시 프레임 구조이 초기 데이터로 사용이되어진다. 또한 상기 램(670)은 상기 프로세서(680), 상기 전송부(620) 또는 수신부(630)중의 하나에의해 어드레스 되어질 수 있도록 되어 있으며, 상기 스토리지(690)는 각각의 전송율 어댑션 마다 포맷을 달리하는 주어진 비트 반복과 프레임 기능에 따라 각각 특별한 프레임 구조로 되어 있는 내용의 데이터 성분을 갖는다.

이와 같은 상기의레이트 어댑션 시스템에서는 제 1 전송율(8, 16,32,64Kbps)을 제 2 전송율(64Kbps)에 적응시키기위하여 각갇의 전송율 변환마다 비트반복 및 프레임 부가를 할때마다 서로 다른프레임 구성을 해야 하므로 하드웨어가 매우 복잡해지는 단점이 있다. 또한, 제 1 전송율과 제 2 전송율 사이의 데이터의동기를 프레임 데이터를 이용하게 되므로 전송율 어댑션에 대한 정확성이 결여되어 데이터에 대한 송수신 에러가 빈번히 발생되는 단점이 있다.

어구나, 상기 전송부, 수신부, 램, 스토리지의 제어를 프로세서에 의하여 하기 때문에 전송 레이트가 64Kbps 이상이 s고 속의 데이터 전송율의 어댑팅에 있어서는 프로세서의 동작 속도상 실시간 처리가 어려워지는 문제점이 있다.

따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결할 수 있는 데이터 전송율 어댑팅 회로를 제공함에 있다.

본 발명의 또다른목적은 프로세서를 사용하지 않고, 고 속의 서로 다른데이타 전송율을 가지는두 통신체간의 전송율을 어댑팅하는 회로를 제공함에 있다.

본 발명의 또 다른 목적은 두 통신체 간의 전송율의 어댑팅에 있어서, 간단한 구성을 갖는 카운터 및 논리회로를 사용하여 두 통신체간의 동기를정확하게 맞춤은 물론 하드웨어를 간소화하기 위해 메모리를 제외한 전 회로르 EPLD(Erasable Programmable Logic Device)를 사용하여 간단하여 구현함으로써 회로의 경박단소 및 경비절감, 회로의 안정화를 제고시키는 데에 있다.

상기의 목적들을 달성하기위한 본 발명에 다르면, 서로 다른전송율을 가지는통신 간의 통신을 허용하기 위해 전송측에서 인가되는 제 1 전송데이타로부터 복원되클럭 및 데이터를 입력하고 송신하고자 하는 제 2 전송데이타의 전송율에 일치하는 클럭을 상기 복원된 클럭에 등기하여 제 1 전송데이타를제 2 전송데이타로 변환하도록 함을 특징으로 하는데, 이를위하여 상기 제 1 전송데이타로부터 복원된 제 1 전송클럭과 제 2 전송데이타의 전송율에 따라 결정되는 제 2 로컬클럭을 소정시점에서 각각 계수한 제 1 및 제 2 계수값을 발생시켜 다중화하는 어드레스 생성수단고, 상기 제 1 및 제 2 계수값을 제 1 및 제 2 어드레스로 입력하고 상기 제 1 어드레스 에 의해 제 1통신체로부터 전송된 제 1 전송데이타를 읽어들이고 상기 제 2 어드레스에 의해 상기 읽어들인 제 1 전송데이타를 제 2 톤신체로 전송하기 위하여 상기 읽어들인 시간과 다른 소정시간에 읽어내기 위한 변환수단이 마련된다.

상기의 구성에 따르면, 데이터의 전송율 변환에 있어서, 상기 변환수단내에 제 1,2메모리를 사용하여 제 1 메모리가 제 1 전송데이타를라이트할 시에는 제 2 메모리에 제 2 전송데이타가 리드 출력되고 제 2 메모리가 제 1 전송데이타를라이트할 시예는제 1 메모리에 제 1 전송데이타가 리드 출력되게 함으로써 상기한 목적들은 충분히 달성되어질 수 있을 것이다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제 2도는 본 발명에 따른 동기식 데이터 전송율 어댑팅 회로의 블록도로서, 전원온시 외부로부터 인가되는 제어신호가 소정의 상태일 경우 인가되는 제 2 카운팅 신호에 응답하여 미리 설정된 카운트 값이 되면 동기신호를 발생하는동기부(110)와, 상기의 동기부(110)에 연결되어 인가되는 제 2 로컬 클럭에 따라 미리 설정된 제 2 분주비로 분주하여 상기 제 2 카운팅 신호를 출력하며, 상기 동기신호에 응답하여 미리 설정된 제 1 분주비로 분주한 제 1 카운팅신호 및 상기 제 1 카운틴 신호를 소정 분주한 제 13 카운팅 신호를 출혁하는 카운터부(120)와, 상기 카운터부(120)에서 출력되는 제 1,2카운팅 신호를상기 제 3 카운팅 신호에 따라 다중화하여 상기 제1,2어드레스를 출력하고, 제 1 전송클럭 및 제 2 로컬클럭을 다중화하여 교호적인 선택신호를 출력한 다중화부(130)와, 상기의 다중화부(130)으로부터 인가되는상기 선택신호에 대응하고 상기 제 1,2어드레스 신호에 응답하여 상기 제 1 전송데이타르를 한 프레임(Frame)동안 상기 제 1 전송데이타를 입력 저장하고 이미 한 프레임 전에 저장된 상기의 제 1 전송데이타를 상기의 제 2 데이터 전송 속도로 출력시키는 두 개의 메모리로 구성되는 메모리부(140)와, 상기 메모리부(140)에서 두 개의 메모리로부터 각각 번갈아 출력된 데이터를 상기 제 3 카운팅 신호에의하여 선택적으로 다중화한 후 래치하여 제 2데이타 전송 속도로 제2통신체에 송신 출력하느 데이터 출력부(150)로 구성된다.

상기 제 2 도에서, 상기 동기부(110), 카운터부(120), 다중화부(130)들은 상기한 제 1,2어드레스 신호를 발생하기 위한 것이므로 적어도 상기 어드레스 생성수단에 포함되 수있으며, 상기의 메모리부(140), 데이터 출력(150)등은 상기 변환수단에포함되어질 수 있을 것이다.

상기의 구성에 따른 동작을 간략히 설명하면, 인가되는 제 2 로컬클럭 신호가 제 2 분주비로 분주하여 나타나는 제 2 카운팅 신호가 상기 동기부(110)에 인가되어 동기신모를발생하고, 이 동기신호는 상기 카운터부(120)에 인가되어 제 1 전송클럭 및 제 2 로컬클럭의 동기신호로써 작용하여 제 1 카운팅 신호가 출력된다. 상기 제1,2카운팅 신호가다중화부(130)에 인가되어 선택적으로 다중화된 후 상기 메모리부(140)에 제 1,2어드레스 신호로 입력되어 제 1 전송 데이터를미리 정해진 구간동안 번갈아 라이트 및 리드함에 의해 제 2 전송데이타로 출력되며, 이는 후단의 데이터 출력부(150)에서 선택적으로 다중화되어 제 전송율의 데이터로써 제 2 통신체에 송싱될 것이다.

제 3 도는상기 제 2 도에 따른 일실시예의 구체 회로도로서, 상기 제 2 도의 각부에 대응되는 참가 번호를 점선으로 표시하고 동일 번호를 각기 부여하였다. 예를 들어, 상기 제 2 도의 카운터부(120)는 제 3 도에서 제 1,2,3,4카운터(121,122,124,125) 및 제 2 플립플롭(123)을 포함하며 상술한 기능 및 동작을 행한다.

여기서 , 상기 1,2,3,4카운터(121,122,124,125) 및 제 2 플립플롭(123)은 다만 본 발명의 일실시예로써 구현한 것에 불과하며, 이와 다른 소자로써도 상기한 카운터부(120)의 기능 및 작용행하도록 할 수 있음을 이해하여야 한다.

제 4 도는 상기 제 3 도에 따른 각부의 동작 타이밍도로서, 본 발명에 대한 일실시예의 이해를 돕기 위해 상기 제 3 도에서 사용된 각부의 참조번호와 동일한 파형번호를 부여하였다.

예를들어, 동기부(110)내의 제 2 논리게이트(112)의출력 라인(4J)에 나타나는 파형은 제 4 도의 파형(4J)와 동일함을 알 수 있다.

이하에서는 상술한 구성에 의거 본 발명에 따른 바람직한 일실시에의 동작 및 작용관계를 제 3 도 및 제 4 도를 참조하여 상세히 설명한다.

먼저, 설명에 사용될 제 1 통체에서 전송된 데이터로부터 복원(Recovery)된 데이터는 1.022Mbps, 복원된 클럭은 1.02Mbps, 본 발명의 동기식 데이터 전송율 어댑션 회로로부터 출력되어 제 2 통신체로 전송되어 지는 데이터는 1.544Mbps, 상기 1,544Mbps의 전송 데이터를송신하기 위한 로컬 클럭은 1.544Mbps라고 가정하였으며, 이는상기 제 3 도의 제 1 전송클럭의 입력라인(4B) 및 제 2 로컬클럭의 입력라인(4A), 그리고 제 1 전송데이타의 입력라인(4C)에 인가됨을 알 수 있고, 제 4 도의 파형(4A,4B,4C)에 대응된다. 여기서, 상기 제 1 전송클럭 및 상기 제 1 전송데이타는 도시하지 있는상기 제 1 통신체로부터 전송되어지는 전송데이타를전송율 어댑팅 회로의 전단에서 복원한 것 의마하며 설명의 편의상 제 1 클럭 및 제 1 데이터라 칭하기도 한다.

제 3 도를 참조하면 카운터부(120)는 각기 16진용 카운터 4개 즉 제 1 카운터(121), 제 2 카운터(122), 제 3 카운터(124), 제 4 카운터(125)와, 1개의 플립플롭(123)으로 구성되는데 제 1 카운터(121) 및 제 2 카운터(122)는도시하지않은 제 1 통신체로부터 전송된 데이터로부터 복원된 1.024Mhz의 클럭(4B)이 인가되고 상기 동기부(110)이 제 2 논리게이트(122)의 출력(4J)이 제 4 도의 파형신호(4J)가 ＂L＂로 됨에 따라 상기 클럭단의 입력을 128진으로 카운트함에 의해 상기 제 2 카운터(122)이 출력(QD)에는 8KHz의 클럭 신호(4E)가 발생된다. 제 3 카운터(124) 및 제 4 카운터 (125)는본 발명의 동기식 전송유 어댑션 시스템의 온도 보상된 수정발진기(Temperature Compensated Crystal Oscillator)로부터 제공되는 1.544Mbps의 로컬 클럭을 193진으로 카운트함에 의해 상기 제 4 카운터(125)의 출력(QD)에는 8KHz의 클럭 신호 (4D)가 발생된다.

여기서 상기 제 1,2,3,4카운터(121,122,124,125)는 각기 범용 IC＂74169＂를 사용하였으나 기타의 프로그래머블 소자로써도 구현할 수 있다. 또한 상기 카운터부(120)내의 제 2 플림플롭(123)은 상기의 4E신호가 클럭 입력단 (CK)에 인가되어 Q출력에 4KHz의 츨럭 신호(4L)가 출력되는 2분주 출력 회로로써 사용되었다. 상기 제 2 플립플롭(123)의 출력단 Q 및 ***에서 출력되어진 각각의 신호 즉 제 4 도의 4L 및 4K는 다음 단의 다중화부(130)에 선택 신호단(SEL)에 인가된다.

상기 동기부(110)는 제 1 논리게이트(111), 제 2 논리게이트(112), 제 1 플립플롭(113), 제 3 논리게이트(114), 제 4 논리게이트(115), 제 5 논리데이트(116)로 구성되는데, 제 3 논리게이트(114)는상기 제3, 제 4 카운터의 출력단자 특가 모두 ＂H＂일 때 출력이＂L＂가 되며 제 4논리게이트(115)는 상기 제 3, 제 4 카운터의 출력단자 즉, Q6,Q4,Q2,Q1가 모두 ＂L＂일 때 출력이 ＂L＂가 되는 기능을 갖는다. 제 5 논리게이트(116)는 제 3 논리게이트(114) 및 제 4 논리게이트(115)의 출력이 모두 ＂L＂일때 즉, 제 3카운터(124) 및 제 4 카운터(125)가 169카운트를 할 때 출력이 ＂L＂가 되어 동기 포인트로 작용하는 기능을 갖는다.

동기 포인트로 작용하는 제 5 논리게이트(116)의 출력인 4F신호는 제 1 플립플롭(113)에 의해 제 1 전송클럭(4B) 즉, 1,024Mbps의 클럭으로 리타이밍되어 제 1 플립플롭9113)의 출력단 Q에는 제 4 도의 4G 신호가 출력된다. 상기 4G 신호는 시스템의 ＂파워 온(Power On)＂ 후(회로적 및 방법적으로 일정 상태를 유지시켜 줄 수도 있음) 소정 구간 동안 ＂L＂로 유지되고 잇는 제어 신호(4H)와 함께 제 1 논리게이트(111)에 인가되어오아링 출력된다.여기서 상기 제 1 논리게이트(111)의 출력에는 상기 4F의 신호중 시스템의 ＂파워 온(Power On)＂후 처음 발생된 ＂L＂신호만이 출력되는 신호 4I가 생성됨을 이해하여야 한다. 상기 신호 4I는 상기 제 2 논리게이트(112)의 일측 입력으로 인가되며, 상기 제 2 논리게이트(112)는 상기 제 1 전송클럭(4B)인 1.024Mbps의 클럭으로 동작하는제 1 카운터(121) 및 제 2 카운터(122)가 제 2로컬클럭인 1.544Mbps의클럭으로 동작하는 제 3 카운터(124) 및 제 4 카운터(125)에 동기되도록 하기 위해 상기 신호(4J)와 같은 동기신호를 제 1 카운터(121) 및 제 2 카운터(122)의 로드단(＂/LD＂)에 인가한다.이에 따라 상기 제 1 전송클럭(4B)과 제 2 로컬클럭(4A)은 서로 동기되어진다.

상기 다중화부(130)는 다석개의 멀티플렉서 그, 제 1 멀티플렉서(131), 제 2 멀티플레서(132), 제 3 멀티 플렉서(133), 제 4 멀티플레서(134), 제 5 멀티플레서(135)로 구성되는데, 제 1 멀티플레서(131)제 2 멀티클렉서(132)는 상기 제 1 카운터(121), 제 2 카운터(122)에서 출력되어진 8개의 카운터출력 및 제3카운터(124) 제 4 카운터(125)에서 출력되어진 8개의 카운트 출력을 입력하고 다중화하여 메모리부(140)내의 제 1 메모리(141)의 어드레스 라인에 인가한다. 이때 제 1 멀티 플레서(131), 제 2 멀티플레서(132), 제 4 멀티플레서(134), 제 5 멀티플레서(1350는 각기＂쿼드(Quad) 2:1 멀티플레서＂로 되어 있는데, 제 1 멀티플레서와 제 2멀티플렉서, 제 4 멀티플레서와 제 5 멀티플레서가 서로 조합되어 ＂옥탈(Octal)2:1 멀티플렉서＂로 본 실시예에서 작용된다. 상기 4개의 멀티플레서는 제 2 플립플롭(123)의 출력*** 즉, 상기 4K 신호가 ＂l＂일때는 제 1 멀티플렉서(131) 및 제 2 멀티플레서(132)는 A단 입력이, 제 4멀티플레서(134) 및 제 5 멀티플레서(135)는 B단 입력이 선책되고, 상기 4K 신호가 ＂H＂일때는 이와 반대로 선택된다. 제 3 멀티플레서(133)는 상기 4K 신호가 ＂L＂일때는 Y1 출력단에에 8KHz의 1클럭 구간즉 125μs동안에 1.023Mbps의 클럭이 128개, Y2출력단에는 ＂L＂, Y3 출력단에는 10544KHz의 zffjr이 193개, Y4 출력단에는 ＂H＂, Y3 출력단에는 1.024MHz의 클럭이 128개, Y4 출력단에는 ＂L가 출력되어 상기 메모리부(140)내의 제 1,2메모리(141,142)의 칩선택신호(/CS) 및 라이트 인에이블신호(/WE)단에 인가한다. 또한 상기 제 4,5멀티플레서(134,135)는 상기 제1,2멀티플레서(131,132)와 동일 구성 및 기능을 가지며 서로 상반적으로 동작도니다.

상기 메모리부(140)는 2개의 메모리 즉, 제 1 메모리(141), 제 2 메모리(142)로구성되는데, 상기 4K 신호가 ＂L＂구간일때는 제 1 메모리(141)에는 상기 다중화부(130)에 의하여 제 1 전송율의 데이터 즉, 1.024 Mbps의 데이터 한 프레임(125μsec)이 저장되고, 제 2 메모리(142)는 한 프레임 전에 저장된 제 1 전송데이가 제 2 전송율의 데이터 즉, 1.544Mbps로 출력되어 후단의 데이터 출력부(150)로 인가된다. 상기 4K신호가 ＂H＂구간일대는 상기 제 2 메모리(142)에는 제 1 저송율의 데이터 즉, 1.024Mbps의데이타 한 프레임이 라이트되고 제 2 메모리(142)에는 제 2 전송율의데이타 즉, 1.544Mbps의 데이터 한 프레임이 리드 출력되어진다. 따라서 제 1 메모리(141) 및 제 2 메모리(142)는 한 프레임 구간에서는 각각 데이터의 라이트와 리드출력을 번갈아 분담하는 기능을 갖고, 다음 프레임에서는 그 반대로 동작되는 기능을 갖는다.

여기서 상기 제1,2메모리(141,142)는 각기 ＂MSM3732＂를 사용하였지만 또 다른 저장 소자로써도 구현가능할 것이다. 상기 데이터출력부(150)에서는1개의 2:1 멀티플레서(151)와 1개의 래치(152)로구성되는데, 제 6 멀티플레서(151)는 상기의 메모리부(140)의 두 개의 메모리에서 출력되는 제 2전송율의 데이터 출력이 각각 A,B입력단에 인가되어 상기 4k신호의 ＂L＂구간은 제 2 메모리(142)의 제 2 전송율의 데이터가,K 신호의 ＂H＂구간은 제 1메모리(141)의 제 2 전송율의 데이터가 각기 출력되어 후단의래치(152)의 출력(q)에서 제 4 도의 4o와 같은 제 2 전송(1.544Mbps)의 데이터가 제 2 통신체에 송신되어진다. 이대 제 2 통신체에서는 제 2 전송율로 전송율 전송된 데이터의 한프레임 내애서 129번재 비트에서 193번째 비트 즉, 총 64비트는 무시하고 데이터를 수신하면 될 것이다.따라서, 상기 제 1 전송데이타는 상기 제 2 전송데이타로 어댑팅되어 송신출려 되어짐을 알 수 있다.

상기와 같이 동작되는 본 발명에 따른 데이터 전송율 어댑션 회로는 카운터 및 논리 회로를 사용하여 제1 통신체 및 제 2 통신체 간의 동기를 갖춤으로써 정확하고 안정된 통신 접속이가능하며, 프로세서를 사용하지 않음으로써 고 속의 전송율을 갖는 데이터를 실시간내에 처리할 수 있으며, 또한 종래의 레이트 어댑션 시스템보다 회로 구성이 간단하여 메모리를 제외한 전 회로는 EPLD를 사용하여 간단히 구현함으로써 시스템의 경박단소 및 경비절감을 이룰 수 있다.

상술한 바와 같이 본 발명의바람직한 일실시예를 도면에도시하고 설명하였지만 이 분야의지식을 가진 자라면 본 발명의 기본 개념을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함을 이해할 수 있을 것이다. 에를 들어 기 설명되어진 제 1 전송클럭 및 제 2 로컬클럭은 상호 접속하고자 하는 두 전송체의 전송율에 따라 변경될 수 있으며, 동기 포인트를 검출하는 논리게이트는 디코오더 소자로써도 제공될 수있를 것이다.

Claims (4)

1. 제 1 통신체로부터 전송된 제1전송데이타를 수신하여 상기 전송데이타와는 다른전송율을 가지는 제 2전손데이타로 어댑팅하여 제 2 통신체로 전송하는 방법에 있어서, 상기 제 1 전송데이타로부터 복원된 제 1 전송클럭과 제 2 전송데이타의 전송율에 따라 결정되는 제 2 로컬클럭을 소정시점에서 각각 계수한 제 1 및 제 2 계수값을 발생시켜 다중화하는 어드레스 생성과정과, 상기 제 1 및 제 2 계수값을 제 1 및 제 2 어드레스로 입력하고 상기 제 1 어드레스에 의해 제 1 통신체로부터 전송된 제 1 전송데이타를 읽어들이고 상기 제 2 어드레스에 의해 상기 읽어들인 제 1 전송데이타를 제 2 통신체로 전송하기 위하여 상기 앍어들인 시간과 다른 소정 시간에 읽어내기 위한 과정을 포함함을 특징으로 하는 데이터 전송율 어댑팅 회로,
2. 제 1 통신테로부터 전송된 제 1 전송데이타를 수신하여 상기 전송데이타와는다른 전송율을 가지는 제 2 전송데이타로 어댑팅하여 제 2 통신체로 전송하는회로에 있어서, 상기 제 1 전송데이타로부터 복원된 제 1 전송클럭과 제 2 전송데이타의 전송율에 따라 결정되는 제 2 로컬클럭을 소정시짐에서 각가 계수한 제1 및 제 2계수값을 발생시켜 다중화하는 어드레스 생성수단과, 상기 제1 및 제 2 계수값을 제1 및 제2 더으레스로 입력하고 상기 제 1 어드레스에 의해 제 1 통신체로부터 전송된 제 1 전송데이타를 읽어들인 시간과 다른 소정 시간에 읽어내기 위한 변환수단을 가짐을 특징으로 하는 데이터 전송율 어댑팅 회로.
3. 제 2 항에 있어서, 상기 어드레스 생성수단이 외부로부터 인가되는 제어신호가 제 1 상태일 때 인가되는 제 2 카운팅 신호에 응답하여 미리 설정된 카운트값이 되면 동기신호를 발생하 동기부와, 상기 제 2클럭에 따라 미리설정된 제 2 분주비로 분주하여 상기 제 2 카운팅 신호를출력하며 상기 동기신호에 응답하여 미리 설정된 제 1 분주비로 분주한 제 1 카운팅 신호 및 상기 제 1 카운팅 신호를 소정 분주한 제 3 카운팅 신호를 출력하는카운터부와, 상기 카운터부에서 출력도는 제 1,2카운팅 신호를 상기 제 3 카운팅 신호에 따라 다중화하여 상기 제 1,2어드레스를 출력하고, 제1,2클럭을 다중화하여 교호적인 선택신호를 출력하는다중화부로 이루어지고, 상기 변환수단이 상기 다중화부로부터 인가되는상기 선택신호에 대응하고 상기 제1,2어드레스신호에 응답하여 상기 제 1 데이터를 미리 정해진 구간마다 번갈아 라이트 및 리드함에 의해 상기 제 2 클럭에 대응하는 상기 제 2 전송 데이터를 출력하는 메모리부와, 상기 제 2 전송데이타를 상기 제 3 카운팅 신호에 응답하여 번갈아 다중화하고 래치하여 상기 제 2 전송데이타를 송신하는 데이터 출력부로 구성함을 특지으로 하는전송율 어댑칭 회도.
4. 제3항에 있어서, 사이 제 카운팅 신호를 출력하느분주비가 128이고, 상기 제 2 마운팅 신호를 출력하는 분주비가 193임을 특징으로 하는 전송울 어댑팅 회로.