JPH0678003A - データ伝送方式 - Google Patents
データ伝送方式Info
- Publication number
- JPH0678003A JPH0678003A JP4230143A JP23014392A JPH0678003A JP H0678003 A JPH0678003 A JP H0678003A JP 4230143 A JP4230143 A JP 4230143A JP 23014392 A JP23014392 A JP 23014392A JP H0678003 A JPH0678003 A JP H0678003A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- analog
- converted
- receiver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 マイクロコンピュータや集積回路間等におい
て、多量のデータを高速転送可能なデータ伝送方式を提
供する。 【構成】 送信器１により転送するデジタルデータをア
ナログデータに変換し、このアナログデータを、クロッ
ク発生器５からのクロック信号により同期をとりながら
受信器２により受信する。受信器２では伝送されたアナ
ログデータをデジタルデータに変換する。
て、多量のデータを高速転送可能なデータ伝送方式を提
供する。 【構成】 送信器１により転送するデジタルデータをア
ナログデータに変換し、このアナログデータを、クロッ
ク発生器５からのクロック信号により同期をとりながら
受信器２により受信する。受信器２では伝送されたアナ
ログデータをデジタルデータに変換する。
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送方式に関し、
特にマイクロコンピュータまたは集積回路間のデータ伝
送方式に関する。
特にマイクロコンピュータまたは集積回路間のデータ伝
送方式に関する。
【０００２】
【従来の技術】例えばマイクロコンピュータあるいは集
積回路間等では、マイクロコンピュータ等のメモリ内の
デジタルデータ列を、送信側のクロック信号に同期した
１ビット単位のデータとして送信するとともに、受信側
では上記１ビット単位のデータをクロック信号に同期し
て受信し、これをデジタルデータ列に変換してメモリ内
に納めるというデータ伝送方式が一般的に行われてい
る。これを図３により具体的に説明する。
積回路間等では、マイクロコンピュータ等のメモリ内の
デジタルデータ列を、送信側のクロック信号に同期した
１ビット単位のデータとして送信するとともに、受信側
では上記１ビット単位のデータをクロック信号に同期し
て受信し、これをデジタルデータ列に変換してメモリ内
に納めるというデータ伝送方式が一般的に行われてい
る。これを図３により具体的に説明する。
【０００３】図３で、送信器１は、所定数Ｎ（Ｎは２以
上の整数）のビットからなるデジタルデータを格納して
いる送信データブロック２、シフトレジスタ１３、クロ
ック信号を発生しクロック信号線１２に送出するクロッ
ク発生器５、並びにクロックカウンタ１４から構成され
る。送信データブロック２は、所定数Ｎのビットを１ブ
ロックとした送信データを格納している。またシフトレ
ジスタ１３は、送信データブロック２からの所定数Ｎの
ビットのデータを、クロック発生器５からのクロック信
号に同期してビットシフトし、ビット単位のデータとし
てデータ信号線１１に送出する。更にクロックカウンタ
１４は、１ブロック分のクロックをカウントし送信デー
タブロック２からシフトレジスタ１３へデータを転送す
る。
上の整数）のビットからなるデジタルデータを格納して
いる送信データブロック２、シフトレジスタ１３、クロ
ック信号を発生しクロック信号線１２に送出するクロッ
ク発生器５、並びにクロックカウンタ１４から構成され
る。送信データブロック２は、所定数Ｎのビットを１ブ
ロックとした送信データを格納している。またシフトレ
ジスタ１３は、送信データブロック２からの所定数Ｎの
ビットのデータを、クロック発生器５からのクロック信
号に同期してビットシフトし、ビット単位のデータとし
てデータ信号線１１に送出する。更にクロックカウンタ
１４は、１ブロック分のクロックをカウントし送信デー
タブロック２からシフトレジスタ１３へデータを転送す
る。
【０００４】また受信器６は、シフトレジスタ１８、ク
ロックカウンタ１５、並びに受信データブロック７から
構成される。シフトレジスタ１８は、送信器１から受信
したビット単位のデータをシフトしながら格納する。ま
たクロックカウンタ１５はクロック信号をカウントす
る。受信データブロック７は、クロックカウンタ１５の
カウント値に同期してシフトレジスタ１８のデータを格
納する。そして以上の構成によって、送信器１から出力
されたクロック信号およびそれに同期したビット単位の
データ信号が受信器６に受信される。
ロックカウンタ１５、並びに受信データブロック７から
構成される。シフトレジスタ１８は、送信器１から受信
したビット単位のデータをシフトしながら格納する。ま
たクロックカウンタ１５はクロック信号をカウントす
る。受信データブロック７は、クロックカウンタ１５の
カウント値に同期してシフトレジスタ１８のデータを格
納する。そして以上の構成によって、送信器１から出力
されたクロック信号およびそれに同期したビット単位の
データ信号が受信器６に受信される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ伝送方式の場合、１クロックに対して１ビッ
トのデータしか伝送できない。このため、多量のデータ
伝送に時間がかかるという問題がある。
来のデータ伝送方式の場合、１クロックに対して１ビッ
トのデータしか伝送できない。このため、多量のデータ
伝送に時間がかかるという問題がある。
【０００６】本発明は、上記の問題を解決し、マイクロ
コンピュータまたは集積回路間等において、１クロック
に対して多量のデータを転送することができる高速なデ
ータ伝送方式を提供することを目的とする。
コンピュータまたは集積回路間等において、１クロック
に対して多量のデータを転送することができる高速なデ
ータ伝送方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、送信器
から受信器へデータを伝送する方式において、前記送信
器では、所定数Ｎ（Ｎは２以上の整数）のビットからな
るデジタルデータを２Ｎ 種類のアナログデータ（電圧
データ）の内の対応するアナログデータ（電圧データ）
に変換し、このアナログデータ（電圧データ）をクロッ
ク信号の１クロックに同期させて、前記アナログデータ
（電圧データ）及び前記クロック信号を前記受信器へ送
信し、前記受信器では、受信したアナログデータ（電圧
データ）を、受信したクロック信号を基にして、前記所
定数Ｎのビットからなるデジタルデータに変換すること
を特徴するデータ伝送方式が得られる。
から受信器へデータを伝送する方式において、前記送信
器では、所定数Ｎ（Ｎは２以上の整数）のビットからな
るデジタルデータを２Ｎ 種類のアナログデータ（電圧
データ）の内の対応するアナログデータ（電圧データ）
に変換し、このアナログデータ（電圧データ）をクロッ
ク信号の１クロックに同期させて、前記アナログデータ
（電圧データ）及び前記クロック信号を前記受信器へ送
信し、前記受信器では、受信したアナログデータ（電圧
データ）を、受信したクロック信号を基にして、前記所
定数Ｎのビットからなるデジタルデータに変換すること
を特徴するデータ伝送方式が得られる。
【０００８】
【作用】上記のようにデジタルデータをアナログデー
タ、即ち、電圧データ、に変換して伝送することで、１
クロック当り伝送可能な情報量が増す。このため多量の
データを高速で転送することができる。
タ、即ち、電圧データ、に変換して伝送することで、１
クロック当り伝送可能な情報量が増す。このため多量の
データを高速で転送することができる。
【０００９】
【実施例】以下に本発明を実施例により説明する。図１
は本発明の実施例のデータ伝送方式を用いたシステムの
ブロック図である。このシステムは、所定数Ｎ（Ｎは２
以上の整数）のビットからなるデジタルデータを２Ｎ
種類の電圧データ（アナログデータ）の内の対応する電
圧データ（アナログデータ）に変換し、この電圧データ
（アナログデータ）をクロック信号の１クロックに同期
させて、前記電圧データ（アナログデータ）及び前記ク
ロック信号を受信器６へ送信する送信器と、受信した電
圧データ（アナログデータ）を、受信したクロック信号
を基にして、前記所定数Ｎのビットからなるデジタルデ
ータに変換する受信器６とで構成される。
は本発明の実施例のデータ伝送方式を用いたシステムの
ブロック図である。このシステムは、所定数Ｎ（Ｎは２
以上の整数）のビットからなるデジタルデータを２Ｎ
種類の電圧データ（アナログデータ）の内の対応する電
圧データ（アナログデータ）に変換し、この電圧データ
（アナログデータ）をクロック信号の１クロックに同期
させて、前記電圧データ（アナログデータ）及び前記ク
ロック信号を受信器６へ送信する送信器と、受信した電
圧データ（アナログデータ）を、受信したクロック信号
を基にして、前記所定数Ｎのビットからなるデジタルデ
ータに変換する受信器６とで構成される。
【００１０】送信器１は、所定数Ｎのビットからなるデ
ジタルデータを１ブロックとした送信データを格納する
送信データブロック２、送信データブロック２からの１
ブロックのデジタルデータが転送されて格納されるマス
タ側のデータレジスタ３、データレジスタ３からのデジ
タルデータを、２Ｎ 種類の電圧データ（アナログデー
タ）の内の対応する電圧データ（アナログデータ）にア
ナログ変換しデータ信号線１１に送出するマスタ側のタ
ップデコーダ４、並びに同期をとるためのクロック信号
を生成しクロック信号線１２に送出するクロック発生器
５から構成される。また受信器６は、送信器１から受信
した電圧データ（アナログデータ）をスレーブ側のタッ
プデコーダ９からの電圧に基づいてデジタル変換する比
較器１０、比較器１０により変換されたデジタルデータ
を格納するスレーブ側のデータレジスタ８、並びに所定
数Ｎのビットを１ブロックとした受信データを格納する
受信データブロック７から構成される。送信器１と受信
器２との間はデータ信号線１１、およびクロック信号線
１２により接続されている。
ジタルデータを１ブロックとした送信データを格納する
送信データブロック２、送信データブロック２からの１
ブロックのデジタルデータが転送されて格納されるマス
タ側のデータレジスタ３、データレジスタ３からのデジ
タルデータを、２Ｎ 種類の電圧データ（アナログデー
タ）の内の対応する電圧データ（アナログデータ）にア
ナログ変換しデータ信号線１１に送出するマスタ側のタ
ップデコーダ４、並びに同期をとるためのクロック信号
を生成しクロック信号線１２に送出するクロック発生器
５から構成される。また受信器６は、送信器１から受信
した電圧データ（アナログデータ）をスレーブ側のタッ
プデコーダ９からの電圧に基づいてデジタル変換する比
較器１０、比較器１０により変換されたデジタルデータ
を格納するスレーブ側のデータレジスタ８、並びに所定
数Ｎのビットを１ブロックとした受信データを格納する
受信データブロック７から構成される。送信器１と受信
器２との間はデータ信号線１１、およびクロック信号線
１２により接続されている。
【００１１】以上の構成を備えて実施例の伝送システム
の動作を説明する。まず送信器１において、送信データ
ブロック２のＡ／Ｄ変換精度内のビット数を１ブロック
としたデジタルデータを、クロック発生器５のクロック
信号に同期して、データレジスタ３に転送する。この１
ブロックのデジタルデータはタップデコーダ４において
アナログ変換される。即ち、タップデコーダ４において
電圧ＶＤＤとＧＮＤとの間で分圧された電圧に適宜変換
され、データ信号線１１により受信器６に転送される。
の動作を説明する。まず送信器１において、送信データ
ブロック２のＡ／Ｄ変換精度内のビット数を１ブロック
としたデジタルデータを、クロック発生器５のクロック
信号に同期して、データレジスタ３に転送する。この１
ブロックのデジタルデータはタップデコーダ４において
アナログ変換される。即ち、タップデコーダ４において
電圧ＶＤＤとＧＮＤとの間で分圧された電圧に適宜変換
され、データ信号線１１により受信器６に転送される。
【００１２】データ信号線１１からの入力電圧は受信器
６において比較器１０に入力される。比較器１０はこの
入力電圧とタップデコーダ９からの電圧とを逐次比較し
てアナログデータをデジタル変換する。この変換結果は
デジタルデータとしてデータレジスタ８に転送される。
データレジスタ８の内容は、クロック発生器５のクロッ
ク信号に同期して受信データブロック７に格納される。
６において比較器１０に入力される。比較器１０はこの
入力電圧とタップデコーダ９からの電圧とを逐次比較し
てアナログデータをデジタル変換する。この変換結果は
デジタルデータとしてデータレジスタ８に転送される。
データレジスタ８の内容は、クロック発生器５のクロッ
ク信号に同期して受信データブロック７に格納される。
【００１３】図２に、上記実施例における、データレジ
スタ３、８と、データ信号線１１およびクロック信号線
１２との関係を示す。この図は、Ｎが４の場合であり、
所定数４のビットからなるデジタルデータは２４ 種類
（即ち、１６種類）の電圧データの内の対応する電圧デ
ータに変換される。Ａ／Ｄ変換精度は、ＶＤＤ／１６
（Ｖ）である。クロック信号の立ち下がりでデータレジ
スタ３のデータがＤ／Ａ変換され、受信器６に送信され
る。次に、クロック信号の立ち上がりでデータレジスタ
８にＡ／Ｄ変換されたデータが取込まれる。そしてこの
ように１クロックの立ち下がりと立ち上がりとでＤ／Ａ
変換とＡ／Ｄ変換を順次行うことで、クロック信号の１
サイクル、即ち１クロックによってＡ／Ｄ変換精度内の
ビット数が伝送できる。
スタ３、８と、データ信号線１１およびクロック信号線
１２との関係を示す。この図は、Ｎが４の場合であり、
所定数４のビットからなるデジタルデータは２４ 種類
（即ち、１６種類）の電圧データの内の対応する電圧デ
ータに変換される。Ａ／Ｄ変換精度は、ＶＤＤ／１６
（Ｖ）である。クロック信号の立ち下がりでデータレジ
スタ３のデータがＤ／Ａ変換され、受信器６に送信され
る。次に、クロック信号の立ち上がりでデータレジスタ
８にＡ／Ｄ変換されたデータが取込まれる。そしてこの
ように１クロックの立ち下がりと立ち上がりとでＤ／Ａ
変換とＡ／Ｄ変換を順次行うことで、クロック信号の１
サイクル、即ち１クロックによってＡ／Ｄ変換精度内の
ビット数が伝送できる。
【００１４】
【発明の効果】以上の通り本発明のデータ伝送方式によ
れば、多量のデータを高速で転送することができる。
れば、多量のデータを高速で転送することができる。
【図１】本発明の実施例のデータ伝送方式のブロック図
である。
である。
【図２】図１の実施例における信号波形図である。
【図３】従来のデータ伝送方式のブロック図である。
１ 送信器 ２ 送信データブロック ３、８ データレジスタ ４、９ タップデコーダ ５ クロック発生器 ６ 受信器 ７ 受信データブロック １０ 比較器 １１ データ信号線 １２ クロック信号線 １３、１８ シフトレジスタ １４、１５ クロックカウンタ
Claims (2)
- 【請求項１】 送信器から受信器へデータを伝送する方
式において、前記送信器では、所定数Ｎ（Ｎは２以上の
整数）のビットからなるデジタルデータを２Ｎ 種類の
アナログデータの内の対応するアナログデータに変換
し、このアナログデータをクロック信号の１クロックに
同期させて、前記アナログデータ及び前記クロック信号
を前記受信器へ送信し、前記受信器では、受信したアナ
ログデータを、受信したクロック信号を基にして、前記
所定数Ｎのビットからなるデジタルデータに変換するこ
とを特徴するデータ伝送方式。 - 【請求項２】 送信器から受信器へデータを伝送する方
式において、前記送信器では、所定数Ｎ（Ｎは２以上の
整数）のビットからなるデジタルデータを２Ｎ 種類の
電圧データの内の対応する電圧データに変換し、この電
圧データをクロック信号の１クロックに同期させて、前
記電圧データ及び前記クロック信号を前記受信器へ送信
し、前記受信器では、受信した電圧データを、受信した
クロック信号を基にして、前記所定数Ｎのビットからな
るデジタルデータに変換することを特徴するデータ伝送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230143A JPH0678003A (ja) | 1992-08-28 | 1992-08-28 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230143A JPH0678003A (ja) | 1992-08-28 | 1992-08-28 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0678003A true JPH0678003A (ja) | 1994-03-18 |
Family
ID=16903265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230143A Withdrawn JPH0678003A (ja) | 1992-08-28 | 1992-08-28 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0678003A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU739830B2 (en) * | 1999-04-14 | 2001-10-18 | Enomoto Industry Co., Ltd. | Chip conveyor and apparatus for separating and collecting chips |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
-
1992
- 1992-08-28 JP JP4230143A patent/JPH0678003A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU739830B2 (en) * | 1999-04-14 | 2001-10-18 | Enomoto Industry Co., Ltd. | Chip conveyor and apparatus for separating and collecting chips |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |