JPS5824982B2 - 情報信号の受信装置 - Google Patents

Description

【発明の詳細な説明】 本発明は主として通信機等の遠隔制御に用いる制御信号
すなわち情報が特定の型式にて伝送された場合の受信装
置に関する。

遠隔制御などの制御（操作）情報にはディジタル情報と
アナログ情報とがあるが、これらを伝送する連絡線ある
いは搬送周波数がそれぞれ１回線あるいは１周波数に限
られた場合には、従来はまずアナログ情報をアナログ−
ディジタル変換器によって２進化ディジタル符号に変換
し、さらに他のディジタル情報と合わせてそれら並列の
ディジタル情報を直列な情報としてかつサイクリック（
循環的）に繰返し伝送するサイクリックディジタル方式
が一般に使用されているが、この方式は回路が複雑で送
受装置が高価になることが欠点である。

本発明者はこの欠点を除くため並列に入力する全情報を
その入力符号に応じて一定長ｔ１の整数倍でかつＲＺ
（ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ）方式の符号に変換し
たディジタル情報と、入力アナログ量を一定長ｔ１のた
とえば１〜３倍の間の幅をもつＲＺ方式の符号に圧縮変
換したディジタル化アナログ情報とを時分割直列ディジ
タル情報に変換してサイクリックに１回線または１搬送
周波数によって伝送することを別途提案したが、本発明
はこの伝送された直列情報を受信して並列情報に変換す
ると共に、ディジタル化アナログ情報からアナログ量を
、ディジタル情報からはもとのディジタル符号をそれぞ
れ復元するための受信装置を提供するもので、以下本発
明を実施例によって詳細に説明する。

最初受信される情報のパルス長ともとの情報（データ）
との関係を示すと第１表のようである。

たりし原情報とパルス長との対応は任意でたとえばアナ
ログ量（アナログレベル）を１１〜３１１の代りにｔ〜
２ｔ、のパルスに割当てることもできす るが、以下の説明においては受信入力は第１表に従うパ
ルスの集合とする。

なおこれによって一般性が失われることはない。

２符号はビット調歩同期パルス、またＳは送受のフレー
ム同期パルスで、２符号に対するパルス長はある一定時
間ｔ１に選ばれ、ディジタルデータ符号（高圧レベル）
にはそれぞれｔｌの整数倍の幅のパルスを、アナログ入
力にはそのレベルに応じてｔ１〜３ｔ１内の幅のパルス
をそれぞれ割当て、たとえば図１の上段に示すような並
列入力情報を情報Ｚ（マーク）と状態Ａ（スペース）が
交互に生じる同図最下段の直列形入力信号として送って
ぐるものとする。

図２は本発明を実施した受信装置の構成例ブロック図で
、図３はその動作を示すタイムチャートである。

図３の最上段に示すような時分割直列データの受信入力
は、図２において増幅器Ａで増幅された後１，２，３，
４，５，６の各回路にそれぞれ送られる。

回路１はフレーム同期符号検出回路（記号ＳＤ）、２は
タイミングコントロール回路（Ｔ−ＣＯＮＴ）、３はデ
ィジタル符号１１０検出回路（ＩｌｏＤ）で、回路ＳＤ
及１１０Ｄにはそれぞれ単安定マルチバイブレーク（以
下ワンショツ）ＭＶという）が内蔵してあって、回路１
は入力信号の２の後縁すなわち状態Ａ（各情報符号）の
前縁で駆動されてそのワンショツ）ＭＶが動作しパルス
幅３．５ｔ、のパルスＳ。

を発生する。そして状態Ａが３．５１１間継続すればそ
の３．５ｔ１のｓｏパルス後縁と状態Ａの論理積検出が
行われてフレーム同期検出出力すを回路２（Ｔ−ＣＯＮ
Ｔ）に送出する。

しか゛し回路１のワンショットＭｖの動作開始後３．５
ｔ１時間以内に入力信号が２符号（２状態）に転じた場
合、すなわち情報信号が入来すれば２符号の前縁でワン
ショットＭＶはリセットされ次の状態Ａの受信を待受け
る。

入力信号はその１サイクル毎にＳ符号が挿入されている
からサイクル毎のｂ出力で回路２における送受信のフレ
ーム同期が保たれることは後述する。

次に１１０・Ｄ回路３内部のワンショットＭＶも入力信
号の２の後縁で駆動されて動作しパルス幅１．５ｔ１の
パルスＣを発生する。

（図３のＣ）そしてパルスＣの後縁に入力信号のＡ状態
が共存した場合にはその出力ｄは１″に当るパルス出力
を、また１、５ｔ１のパルスＣ存続中に（入力信号が０
符号で）状態Ｚに変化したときはその出力ｄは０′′を
ディジタル情報出力分配回路１０（ｄ・ＤＩＳ）に送り
出す。

一方タイミングコントロール回路２（Ｔ・Ｃ０ＮＴ）は
回路１よりの同期用す入力でリセットされるシフトレジ
スタなどよりなるタイミングパルス発生回路で、ｂ入力
でフレーム同期されている情報分配信号（Ｄｌ・・・・
・・Ｄｎ）および（Ａ１・・・・・・Ａｎ）をサイクリ
ックに出力する。

まず回路１０にはディジタル情報分配信号（Ｄ、・・・
・・・Ｄｎ）と回路３からのｄ符号が入力してその送信
側ディジタル情報源（図１上段のＤｌ・・・・・・Ｄ、
）に対応するディジタル情報出力端子Ｄ１・・・・・・
Ｄｎにｄ符号の１ （Ｈ）またはＯ（Ｌ）＋７）ディジ
タル出力を図３のＤｌ、Ｄ２゜Ｄｎのように順に送出さ
せる。

このように入力の直列データは並列に変換分配されるこ
とになり、送信側情報源と同一のＨまたはＬレベルの情
報が再元される。

なお図２の１．２，３．１０の各回路を総合してディジ
タル情報処理部と呼ぶことができ、これ以外の図の下半
部はアナログ情報処理部と呼べるであろう。

次に入力信号中のアナログ情報に対してはＴ・ＣｏＮＴ
回路２からあらかじめ設定された情報間隔信号２の計数
により分配信号（Ａ１・・・・・・Ａｎ）がアナログ情
報ゲー）４（ａＧ）およびアナログ情報出力分配回路１
１（ａ−ＤＩＳ）に送られると、まずａＧ回路４ではこ
のとき入力信号のアナログ符号（一般にａで表わすこと
にする）でゲートが開き基準電圧？（ＳＶ）を積分器８
（１１）に入力に接続する。

こ、の積分器８はアナログａ符号が到来する時間以外は
フリップフロップを用いた記憶回路６（Ｆ−Ｆ）の出力
テクエンチスイッチ９（ＱＳ′ｗ）を閉じているので動
作が停止されている。

いま基準電圧１が■１に接続されると共にａ符号による
状態Ａの前縁でＦ−Ｆ６をセットし、その出力でＱＳＷ
９を開くと積分器１１には基準電圧の積分が開始される
。

そして入力信号のアナログａ符号が終了するとその状態
Ａの後縁でゲート４が閉じて基準電圧（ＳＶ）７と積分
器８との接続は断たれるが、それまで積分器８はａ符号
のパルス長に対応した積分電圧ｅをアナログ分配回路１
１に送っている。

ところで一方において回路５（Ｄ）は単安定マルチバイ
ブレークで、状態Ａの後縁（すなわち２符号の前縁）で
駆動されてサンプリングパルス−そのパルス幅は２符号
長ｔ１の数分の１とする−を発生するから、アナログ情
報出力分配回路１１は上記Ｔ−ＣＯＮＴ２よりの分配信
号とこのサンプリングパルスの入力があった場合に入力
積分電圧ｅを積分ホールド回路１２，１３等のうちの分
配信号の指定順番の回路に送出する。

また回路５よりの上記サンプリングパルスの後縁によっ
てＦ −Ｆ回路６はリセットされ、クエンチスイッチＱ
ＳＷは閉じるから積分器８の積分出力は消滅する。

このようにして分配回路１１はアナログ情報別の積分ホ
ールド回路にＴ−ＣＯＮＴ回路２と回路５の制御出力に
従って積分電圧ｅをサンプリングパルスの間だけ供給す
るが、これらの積分ホールド回路１２，１３等はサンプ
リングパルス消失後もその電圧ｅを保持し、またサイク
リックに送られてくる指定順のアナログ情報によってそ
の保持電圧を変化させあるいはそのまま保持してそれぞ
れ並列なＡ１．Ａ、等の各出力端子に出力する。

図４は本発明の別な実施例である受信装置の構成ブロッ
ク図である。

上記図２の装置ではＳ、１゜０の符号の検出にパルス長
３．５ｔ１および１．５ｔ１のパルスを発生させるワン
ショットＭＶ（回路１および３）を用い、またアナログ
ａ符号を電圧に変換するには２段積分ホールドの手段を
用いているが、図４ではＳ、１ 、Ｏ各符号の検出にそ
のパルス長を計数化して行っていることが特徴である。

なお図５は図４の各部波形例のタイムチャートであり、
図２と図４との相異はディジタル情報処理部のみにある
。

図４において送信側より送られた直列化情報はまず増幅
器Ａで適轟な太さに増幅した後デイジタルゲ−１−（ｄ
Ｇ）ｌ４、遅延パルス発生回路（Ｄｒ８）１５、タイミ
ングコントロール回路（Ｔ−ＣＯＮＴ）１６、アナログ
情報処理回路１γＳ符号検出器（ＳＤ）２１、ディジタ
ル符号検出器（０／１・Ｄ）２２に出力されるものとす
る。

１８はクロスパルス発生回路（ＣＫＧ）でそのクロック
周波数は時間ｔ１に対する周波数の少くとも５０倍以上
の高い周波数とし、そのクロックパルス出力はｄＧゲ゛
−ト１４に送られている。

いま入力信号が状態Ａであればその前縁でゲートｄＧは
開かれ後縁で閉じられるが、ゲートが開けばクロック出
力ｇは分周器（ＤＩＶ）１９に送られ１１時間当り２ク
ロツクとなるように分周される。

このため図５に示すようにゲートｄＧが開いでから分周
器１９の出力の第１クロツクは７ｔ１後のタイミングを
前縁とし、またｔ１／２に対応する周波数のクロックｈ
を次段の計数器（ＣＯＵＮＴ）２０に送り込む。

もし入力信号がＳ符号なら計数は７または８になるが、
計数器２０はこの例では８までのディジタルコード（ｉ
ｏｏｏ）を計数できる４桁のシフトレジスタなどが用い
られる。

２１はＳ符号検出器（ＳＤ）で、計数器２０よりの７（
０１１１）または８（１０００）の入力と増幅器Ａより
のＳ符号入力があった場合にのみＳ符号の後縁で出力パ
ルスｂをＴ−ＣＯＮＴ１６に送りこれをリセットさせ、
送受信のフレーム同期を維持する。

このＴ−ＣＯＮＴｉ６へは各情報間隔符号２が入力する
毎に符号２を計数できるシフトレジスタなどが用いられ
、情報出力分配回路（ｄ−ＤＩＳ）２３並びに（ａ−Ｄ
ＮＳ）に分配信号を出力する。

次に遅延パルス発生回路１５は入力信号中のＳ符号の後
縁で駆動されて遅延パルスｒｓを発生し、分周器１９、
計数器２０、Ｓ符号検出器２１、ディジタル符号検出器
２２をすべてリセットする。

リセット後Ｓ符号に続くディジタル符号で計数器の計数
が再び行われるが、その結果ディジタル符号検出器２２
（Ｉｌｏ・Ｄ）にはＯ”符号入力に対しては１または２
．”１”符号に対しては３または４の出力が送られる。

検出器２２はこの３または４に対応する出力が与えられ
た場合にのみ信号入力の１”符号の後縁で１″の検出出
力ｄを発生し、これをディジタル情報出力分配回路（ｄ
−ＤＩＳ）２３に送る。

この回路２３は検出出力出力ｄ（の有無）をタイミング
コントロール回路１６よりの分配信号（Ｄｌ・・・・・
・Ｄｎ）によってディジタル情報出力端子Ｄ１・・・・
・・Ｄｏに順に出力する。

なお入力信号の”１″符号は遅延パルス発生回路１５に
も到来しているからその後縁で発生した遅延パルスｒｓ
は１９，２０，２１，２２の各回路をすべてリセットし
て入力情報信号毎の処理を完了する。

また入力信号が”０”の場合にもその符号後縁でＤｒ８
回路１５からリセットパルスが発生するから計数器２０
の計数が累積されることはない。

このように計数方式で入力符号の分離を行う方法は回路
を集積化する場合に著しく有利で回路の安定度も高い。

なおパルス化された入力アナログ信号もそのパルス長が
たまたま２ｔ１になればｄ出力を発生するが、分配信号
（Ｄｌ・・・・・・Ｄｎ）入力と合致することはないの
で回路２３の出力は発生しない。

次に信号入力のアナログ情報はアナログ情報処理（出力
分配）回路１７に与えられるが、この回路１γは図２の
アナログ情報処理部、すなわち回路４，５，６．γ、８
，９，１１，１２，１３すべてを含むもので、従って入
力のアナログ情報をＴ−ＣＯＮＴｉ６よりの分配信号（
Ａ１・・・・・・Ａｎ）によってサイクリックに分配さ
れたアナログ情報を積分ホールドして出力端子Ａ１・・
・・・・Ａｎに定められた順に出力することは図２の装
置と全く同様である。

以上詳説したように本発明装置を用いれば一定類に直列
化して送られたディジタル情報とアナログ情報の時分割
パルス化合成情報を別々に分解してもとのディジタル情
報とアナログ情報の並列情報に容易に復元することがで
き、その回路構成は比較的簡単であり集積回路化が容易
で安価忙できるなど実用上の効果は顕著である。

【図面の簡単な説明】

図１は送信側の並列原情報とこれを一定類に直列化し、
かつアナログ情報も可変長パルス化した受信入力信号の
一例図、図２は本発明を実施した受信装置の構成例ブロ
ック図、図３はその動作説明のための各部波形例図、図
４は本発明の別な実施例の受信装置構成ブロック図、図
５は図４の各部波形図である。 Ａ・・・・・・増幅器、１，２１・・・・・・フレーム
同期符号検出回路、２，１６・・・・・・タイミングコ
ントロール回路、３，２２・・・・・・ディジタル符号
検出回路、４・・・・・・アナログ情報ゲート、５・・
・・・・サンプリングパルス発生回路、６・・・・・・
記憶回路用フリップフロップ、１・・・・・・基準電圧
（源）、８・・・・・・積分器、９・・・クエンチスイ
ッチ、１０，２３・・・・・・ディジタル情報出力分配
回路、１１・・・・・・アナログ情報出力分配回路、１
２，１３・・・・・・積分ホールド回路、１４・・・・
・・ディジタルゲート、１５・・・・・・遅延パルス発
生回路、１７・・・・・・アナログ情報処理回路、１８
・・・・・・クロックパルス発生器、１９・・・・・・
分周器、２０・・・・・・計数器。

Claims (1)

1. 【特許請求の範囲】 １ 並列に入力するディジタル情報およびアナログ情報
   をすべてそれぞれの符号およびアナログレベルに割当て
   たパルス長を有するディジタル符号に変換した後一定の
   順序に直列化し、かつ各情報間に情報間隔符号を、また
   全直列情報の始端または終端にフレーム同期信号をそれ
   ぞれ挿入して連続的に繰返し伝送される情報信号を受信
   しもとの並列情報に変換する装置として、伝送された時
   分割直列情報入力（受信入力）からフレーム同期信号を
   検出しこれによって同期を匍苗されかつ上記情報間隔符
   号をクロツヤ入力とするタイミングパルス発生器より入
   力情報の並列化分配信号を発生させる手段と、受信入力
   からディジタル１，０符号を検出する手段と、上記検出
   されたディジタル符号を上記並列化分配信号によってあ
   らかじめ定められた順の並列ディジタル情報を出力させ
   る手段とを用いたディジタル情報処理部と、受信入力か
   らアナログ符号を上記並列化分配信号によって検出しそ
   の信号の継続時間中一定基準電圧源よりの入力を積分す
   る手段と上記積分された電圧を上記並列化分配信号と受
   信入力の情報符号の後縁で発生させたサンプリングパル
   スによって各並列アナログ情報出力毎に設けた積分ホー
   ルド回路にあらかじめ定められた順に出力し上記各積分
   ホールド回路の出力を並列アナログ情報出力とする手段
   とを用いたアナログ情報処理部とを設けたことを特徴と
   する情報信号の受信装置。 ２ 並列に入力するディジタル情報およびアナログ情報
   をすべてそれぞれの符号およびアナログレベルに割当て
   たパルス長を有するディジタル符号に変換した後一定の
   順序に直列化し、かつ各情報間に情報間隔符号を、また
   全直列情報の始端または後端にフレーム同期信号をそれ
   ぞれ挿入して連続的に繰返し伝送される情報信号を受信
   しもとの並列情報に変換する装置として、受信入力の情
   報符号およびフレーム同期符号の前縁と後縁によって開
   閉するゲート回路、受信入力のパルスに比較して十分高
   い周波数のクロックを発生し上記ゲートの入力として送
   出するパルス発生器、上記ゲートを通過したクロックを
   分周して受信符号の最短パルスが２クロツクとなるよう
   にする分周器、上記分周器出力によりシフト計数する複
   数桁の計数器、上記計数器の各桁の出力によりそれぞれ
   フレーム信号受信終了時にフレーム同期信号を発生する
   同期信号検出器およびディジタル１，０符号中の”１″
   符号終了時にＮ １１１符号の検出信号を発生するディ
   ジタル符号検出器、受信入力の情報信号およびフレーム
   信号の後縁でリセットパルスを発生し上記分周器、計数
   器、同期信号検出器、ディジタル符号器をリセットする
   遅延パルス発生回路、上記フレーム同期信号にて制御さ
   れ受信入力から情報の並列化分配信号を発生するタイミ
   ングパルス発生器、上記ｎ １ ｎ符号の検出信号を上
   記並列化分配信号によりあらかじめ定められた順の並列
   ディジタル情報を出力するディジタル情報分配回路とよ
   り構成されたディジタル情報処理部と受信入力からアナ
   ログ符号を上記並列化分配信号によって検出しその継続
   時間中一定基準電圧源よりの入力を積分する回路、上記
   積分電圧を上記並列化分配信号と受信入力の情報符号の
   後縁で発生させたサンプリングパルスによって各並列ア
   ナログ情報出力毎に設けた積分ホールド回路にあらかじ
   め定められた順に出力する回路、その各出力を並列アナ
   ログ情報出力とする上記積分ホールド回路等によって構
   成したアナログ情報処理部とを設けたことを特徴とする
   情報信号の受信装置。