KR950023187A - 전전자 교환기용 시공간 분할 스위칭 회로 - Google Patents

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KR950023187A
KR950023187A KR1019930026453A KR930026453A KR950023187A KR 950023187 A KR950023187 A KR 950023187A KR 1019930026453 A KR1019930026453 A KR 1019930026453A KR 930026453 A KR930026453 A KR 930026453A KR 950023187 A KR950023187 A KR 950023187A
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정장호
엘지정보통신 주식회사
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

본 발명은 전전자 교환기용 시공간 분할 스위칭 회로에 관한 것으로, 특히 간단한 구조로 용량을 증가시킴과 동시에 잡음현상을 제거한 전전자 교환기용 시공간 분할 스위칭 회로에 관한 것이다.
본 발명의 전전자 교환기용 시공간 분할 스위칭 회로는 메인클럭보드로 부터 제1내지 제3클럭을 수신하여 래치클럭과 제1 및 제2 어드레스 신호를 발생하기 위한 어드레스 발생수단과, 각각 32서브하이웨이를 통해 직렬음성채널 데이타를 수신하여 병렬 8비트로 다중화를 수행하는 한 쌍의 멀티플렉서와, 프로세서와 교환정보에 관한 직렬 형태의 제어데이타와 어드레스를 주고받기 위한 프로세서 인터페이스와, 각각 상기 프로세서 인터페이스를 통하여 프로세서로부터의 교환정보에 관한 제어데이타가 랜덤기입되고 상기 제1어드레스 신호에 따라 순차적으로 제어데이타가 판독되는 한쌍의 제어메모리 수단과, 각각 상기 멀티플렉서로부터 병렬 8비트 음성데이타를 상기 제2어드레스신호에 따라 순차기입하고, 상기 제어메모리 수단으로 부터 출력된 제어데이타에 따라 8비트 음성데이타가 랜덤 판독되는 방식으로 타임슬롯 교환이 실행되는 한쌍의 타임슬롯 교환수단으로 구성된다.

Description

전전자 교환기용 시공간 분할 스위칭 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 바람직한 일실시예에 따른 시공간 분할 스위칭 회로의 블록도,
제4도는 하위 프로세서와 프로세서 인터페이스 간의 데이타 전송에 사용되는 제어포멧이다.

Claims (4)

  1. 메인클럭보드로 부터 제1내지 제3클럭을 수신하여 래치클럭과 제1 및 제2어드레스 신호를 발생하기 위한 어드레스 발생수단과, 각각 32서브하이웨이를 통해 직렬음성채널 데이타를 수신하여 병렬 8비트로 다중화를 수행하는 한 쌍의 멀티플렉서와, 프로세서와 교환정보에 관한 직렬형태의 제어데이타와 어드레스를 주고받기 위한 프로세서 인터페이스와, 각각 상기 프로세서 인터페이스를 통하여 프로세서로부터의 교환정보에 관한 제어데이타가 랜덤기입되고 상기 제1어드레스 신호에 따라 순차적으로 제어데이타가 판독되는 한쌍의 제어메모리 수단과, 각각 상기 멀티플렉서로부터 별렬 8비트 음성데이타를 상기 제2어드레스 신호에 따라 순차기입하고, 상기 제어메모리 수단으로 부터 출력된 제어 데이타에 따라 8비트 음성데이타가 랜덤 판독되는 방식으로 타임슬롯 교환이 실행되는 한쌍의 타임슬롯교환수단으로 구성되는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭 회로.
  2. 제1항에 있어서, 각각 상기 타임슬롯 교환된 8비트 PCM데이타를 수신하여 출력하기 위한 한 쌍의 출력버퍼와, 각각 상기 타임슬롯교환된 8비트 PCM 데이타로 부터 신호의 상태와 보드의 상태에 대한 정보를 취합하기 위한 한쌍의 패리티 발생기를 더포함하는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭 회로.
  3. 제1항에 있어서, 상기 각 제어 메모리 수단은 단일포트 SRAM으로 구성되며, 상기 프로세서로부터 수신된 제어데이타의 랜덤 기입 어드레스와 상기 어드레스 발생수단으로 부터 인가되는 제1 어드레스를 다중화하여 출력하기 위한 2입력 디코더를 더포함하는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭 회로.
  4. 제3항에 있어서, 상기 각 제어 메모리수단은 시분할 방식으로 억세싱되는 것을 특징으로 하는 전전자 교환기용 시공간 분할 스위칭 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930026453A 1993-12-04 1993-12-04 전전자 교환기용 시공간 분할 스위칭 회로 KR0153016B1 (ko)

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