KR970019223A - 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 - Google Patents

클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 Download PDF

Info

Publication number
KR970019223A
KR970019223A KR1019950031242A KR19950031242A KR970019223A KR 970019223 A KR970019223 A KR 970019223A KR 1019950031242 A KR1019950031242 A KR 1019950031242A KR 19950031242 A KR19950031242 A KR 19950031242A KR 970019223 A KR970019223 A KR 970019223A
Authority
KR
South Korea
Prior art keywords
block
data
predetermined number
memory
buffer
Prior art date
Application number
KR1019950031242A
Other languages
English (en)
Other versions
KR0169789B1 (ko
Inventor
문갑주
오광석
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950031242A priority Critical patent/KR0169789B1/ko
Publication of KR970019223A publication Critical patent/KR970019223A/ko
Application granted granted Critical
Publication of KR0169789B1 publication Critical patent/KR0169789B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Information Transfer Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 클럭주기가 다른 블록들의 데이터 전송방법 및 회로를 공개한다. 그 방법은 데이터를 전송하기 위한 제1블럭, 상기 제1블럭으로부터 데이터를 저장하고 블록내부로 전송하기 위한 소정수의 버퍼메모리들을 구비한 제2블럭을 구비한 클럭주기가 다른 블록들의 데이터 전송회로의 데이터 전송방법에 있어서, 상기 소정수의 버퍼 메모리들중 하나의 버퍼 메모리에 라이트 동작이 완료되면, 상기 소정수의 버퍼 메모리들중 다른 하나의 버퍼 메모리에 라이트 동작이 수행되고, 상기 라이트 동작이 완료된 메모리의 리드 동작이 수행되는 것을 특징으로 한다. 또한 그 회로는 이 방법에 따라 구성된다. 따라서 데이터를 전송할 경우 소정수의 버퍼 메모리를 사용하여 각 버퍼 메모리의 리드 및 라이트 동작을 제어하고, 단일 포드 메모리의 사용이 가능하기 때문에 데이터 전송의 성능을 향상시키고 인터페이스 신호들을 줄일 수 있다.

Description

클럭주기가 다른 블록들의 데이터 전송방법 및 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 클럭주기가 다른 블록들의 데이터 전송회로를 나타내는 것이다.

Claims (5)

  1. 데이터를 전송하기 위한 제1블럭; 상기 제1블럭으로부터 데이터를 저장하고 블록내부로 전송하기 위한 소정수의 버퍼메모리들을 구비한 제2블럭을 구비한 클럭주기가 다른 블록들의 데이터 전송회로의 데이터 전송방법에 있어서, 상기 소정수의 버퍼 메모리들중 하나의 버퍼 메모리에 라이트 동작이 완료되면, 상기 소정수의 버퍼 메모리들중 다른 하나의 버퍼 메모리에 라이트 동작이 수행되고, 상기 라이트 동작이 완료된 메모리의 리드 동작이 수행되는 것을 특징으로 하는 블록주기가 다른 블록들의 데이터 전송방법.
  2. 제1클럭신호에 응답하여 데이터를 전송하기 위한 제1블럭; 상기 제1블럭으로 부터 데이터 전송 요청이 있으면, 상기 제1클럭신호에 응답하여 상기 제1블럭으로 부터의 데이터를 라이트하고 제1클럭신호에 응답하여 상기저장된 데이터를 블록내부로 전송하기 위한 소정수의 버퍼 메모리들을 구비한 제2블럭을 구비하고, 상기 소정수의 버퍼 메모리들중 하나의 버퍼 메모리에 라이트 동작이 완료되면, 상기 소정수의 버퍼 메모리들중 다른 하나의 버퍼 메모리에 라이트 동작이 수행되고, 상기 라이트 동작이 완료된 메모리의 리드동작이 수행되는 것을 특징으로 하는 클럭주기가 다른 블록들의 데이터 전송회로.
  3. 제2항에 있어서, 상기 버퍼 메모리는 단일 포트 리드/라이트 가능한 메모리 장치인 것을 특징으로 하는 클럭 주기가 다른 블록들의 데이터 전송회로.
  4. 제2항에 있어서, 상기 버퍼 메모리는 상기 제1클럭신호 또는 상기 제2클럭신호를 선택적으로 출력하기 위한 멀티플렉서; 상기 멀티플렉서의 출력 클럭신호에 응답하여 어드레스를 계수하기 위한 카운터를 구비한 것을 특징으로 하는 클럭주기가 다른 블록들의 데이터 전송회로.
  5. 제2항에 있어서, 상기 제2블럭은 상기 소정수의 버퍼 메모리들중에 하나의 버퍼 메모리에 데이터가 풀되었을 때 상기 제1블럭으로부터 전송되는 데이터를 다른 버퍼메모리로 전송하기 위한 스위칭수단을 더 구비한 것을 특징으로 하는 클럭주기가 다른 블록들의 데이터 전송회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950031242A 1995-09-21 1995-09-21 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로 KR0169789B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950031242A KR0169789B1 (ko) 1995-09-21 1995-09-21 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950031242A KR0169789B1 (ko) 1995-09-21 1995-09-21 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로

Publications (2)

Publication Number Publication Date
KR970019223A true KR970019223A (ko) 1997-04-30
KR0169789B1 KR0169789B1 (ko) 1999-02-01

Family

ID=19427540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950031242A KR0169789B1 (ko) 1995-09-21 1995-09-21 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로

Country Status (1)

Country Link
KR (1) KR0169789B1 (ko)

Also Published As

Publication number Publication date
KR0169789B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
JP4493116B2 (ja) 読み取り／書き込みアドレスバスを有するランダムアクセスメモリ並びに同メモリへの書き込み及び同メモリからの読み取り方法
KR910017300A (ko) 데이타 통신 인터페이스 및 이의 통신 방법
KR910010315A (ko) 2방향 데이타 전송 장치
KR920006971A (ko) 멀티포오트메모리
KR950033856A (ko) 데이타 전송 제어방법과 이것에 사용하는 주변회로, 데이타 프로세서 및 데이타 처리 시스템
KR960025719A (ko) 깊이와 폭을 조정가능한 선입선출 버퍼
KR970017656A (ko) 버스트 모드를 가진 고속 반도체 메모리
JPS6462743A (en) Memory access controller
KR900010561A (ko) 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법
KR900008516A (ko) 버퍼 기억장치
KR910001777A (ko) 속도변환용 라인 메모리
KR900015008A (ko) 데이터 프로세서
KR920001528A (ko) 동기형 데이터전송회로를 갖춘 다이나믹형 반도체기억장치
KR930017025A (ko) 멀티시리얼 액세스 메모리
EP0217479A2 (en) Information processing unit
KR970017610A (ko) 반도체 메모리 장치
KR900008517A (ko) 다이나믹형 반도체기억장치와 그 기능 테스트장치 및 테스트 방법
US6108758A (en) Multiple masters in a memory control system
KR970019223A (ko) 클럭주기가 다른 블럭들의 데이타 전송방법 및 회로
US4788642A (en) Data control system allowing simultaneous communication between a host and a plurality of peripherals over predetermined bit lines
KR910006852A (ko) 메모리 제어 시스템 및 방법
US5710944A (en) Memory system and data communications system
KR100299179B1 (ko) 고속동작용반도체메모리소자
KR950000125B1 (ko) 듀얼 포트램을 이용한 at-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로
JPS5992483A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060928

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee