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Stand der Technik
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Delta-Sigma-Datenkonverter werden für unterschiedliche Anwendungen eingesetzt. Sie weisen im Allgemeinen einen Delta-Sigma-Modulator auf, der ein zu konvertierendes Mess-Eingangssignal in Form einer Pulsdichte modulierten Signalfolge mit einer niedrigen Wortbreite, häufig ein Bit, und hoher Bandbreite darstellt. Ein bevorzugter Einsatzbereich sind Delta-Sigma-Analog-Digital-Wandler in der Signalverarbeitung, z. B. bei der Auswertung von Sensorsignalen.
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Ein Delta-Sigma-Modulator weist im Allgemeinen einen Differenzbildner auf, der das Mess-Eingangssignal und ein analoges Rückführungssignal aufnimmt. Bei Einsatz als AD-Wandler ist dieser Differenzbildner entsprechend analog ausgebildet. Bei Aufnahme eines binären bzw. digitalen Eingangssignals kann er z. B. als Differenzverstärker ausgebildet sein. Das analoge Ausgangssignal des Differenzbildners wird in einem Integrator integriert bzw. summiert und nachfolgend einem Quantisierer zugeführt, der z. B. als Komparator ausgebildet ist, dessen weiterer Eingangsanschluss an einer Referenzspannung anliegt. Somit wird ein digitales Quantisierungssignal, oftmals mit Wortbreite 1-Bit, als Signalfolge ausgegeben, das z. B. digital dezimiert bzw. tiefpassgefiltert werden kann oder mit analoger Tiefpassfilterung auch als analoges Ausgangssignal verwendet werden kann. Das digitale Quantisierungssignal wird weiterhin über eine DA-Wandlereinrichtung dem Differenzbildner als analoges Rückführungssignal zugeführt.
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Falls der Delta-Sigma-Datenkonverter lediglich ein Eingangssignal aufnimmt, arbeitet er somit in einem kontinuierlichen Betrieb. Neben derartig kontinuierlich arbeitenden Delta-Sigma-Datenkonvertern sind weiterhin inkrementelle Delta-Sigma-Datenkonverter bekannt, die häufig eingesetzt werden, wenn ein Signal nur während eines gewissen Zeitfensters gemessen werden kann oder wenn der Wandler im Zeitmultiplexbetrieb mehrere Eingangssignale zu digitalisieren hat. Hierfür werden die Integratoren im Modulator im allgemeinen mit einem Rücksetzeingang ausgebildet, um diesen zwischen den Messungen zurücksetzen zu können. Die Realisierung der dem Delta-Sigma-Modulator nachgeschalteten Filter kann je nach Anwendungsgebiet variiert werden. Eine gebräuchliche Filterstruktur ist bei einem inkrementellen Delta-Sigma-Modulator ein COI(cascade of integrators)-Filter, wobei die Ordnung des Filters z. B. der Ordnung des Modulators entsprechen kann.
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Bei Aufnahme analoger Eingangssignale kann vor den Delta-Sigma-Modulator z. B. eine Sample-and-Hold-Schaltung vorgesehen sein. Falls die Überabtastung im Delta-Sigma-Modulator gegenüber den zeitlichen Änderungen des Eingangssignal hinreichend hoch ist, kann eine derartige Einrichtung zum Halten bzw. Zwischenspeichern jedoch grundsätzlich auch entfallen.
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Bei einem zur AD-Wandlung eingesetzten Delta-Sigma-Modulator wird somit von dem Quantisierer ein digitales, insbesondere binäres Ausgangssignal ausgegeben. Der durch die Wandlung entstehende Quantisierungsfehler wird als Quantisierungsrauschsignal bezeichnet.
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Das nach einer Filterung ausgegebene Ausgangssignal entspricht im Allgemeinen dem Eingangssignal multipliziert mit einem Faktor, der lediglich von der Messdauer abhängig ist. Zudem weist das Ausgangssignal einen Fehler auf, der zum Zeitpunkt N (d. h. zum Taktzyklus N) dem Quantisierungsfehler zum Zeitpunkt N – 1 entspricht. Der absolute Fehler kann durch eine Erhöhung der Messdauer nicht verringert werden. Durch eine Erhöhung der Anzahl der Messzyklen, d. h. der Durchlaufe durch den Delta-Sigma-Modulator, kann jedoch die Auflösung erhöht werden und damit der relative Fehler minimiert werden. Zudem kann durch die Erhöhung der Abtastrate des AD-Wandlers die Anzahl der Messzyklen (Samples) vergrößert und somit ebenfalls die Auflösung des Systems erhöht werden. Weiterhin können Delta-Sigma-Modulatoren höherer Ordnung eingesetzt werden.
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Die Auflösung eines inkrementellen Delta-Sigma-Wandlers ist somit zum einen von der Anzahl der Messzyklen als auch von der Struktur des Wandlers abhängig. Da bei vielen Applikationen nur eine begrenzte Messdauer ermöglicht werden kann, kann die Anzahl der Messzyklen nur durch die Erhöhung der Taktrate des Wandlers erreicht werden. Die Stromaufnahme und der Flächenbedarf des Wandlers sind jedoch abhängig von der Taktrate. Wird diese erhöht, so führt dies wiederum zu einem größeren Flächenbedarf und somit zu einer Erhöhung der Fertigungskosten. Wenn alternativ hierzu die Ordnung des Wandlers erhöht wird, so führt dies ebenfalls zu einem höheren Flächenbedarf und zu einer höheren Stromaufnahme.
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Offenbarung der Erfindung
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Erfindungsgemäß wird eine Kaskadierung des Delta-Sigma-Modulators vorgenommen, indem das in einer ersten Teilmessung vom Delta-Sigma-Modulator ausgegebene digitale Quantisierungssignal, d. h. z. B. mit Wortbreite 1 Bit, zur Ausbildung eines Rückkopplungs-Eingangssignals verwendet wird, das in einer zweiten Teilmessung nachfolgend wiederum dem Delta-Sigma-Modulator zugeführt wird. Insbesondere kann aus dem digitalen Quantisierungssignal und dem dem Quantisierer zugeführten Integrationssignal das Quantisierungsrauschsignal ermittelt werden und aus diesem das analoge Rückkopplungs-Eingangssignal gebildet werden, das nachfolgend in der zweiten Teilmessung dem Delta-Sigma-Modulator zugeführt wird.
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Dem liegt die erfindungsgemäße Überlegung zugrunde, dass der Quantisierer als Summierer dargestellt werden kann, der aus dem Integrationssignal und dem Quantisierungsrauschsignal als Summe das digitale Quantisierungssignal bildet.
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Somit kann aus dem Integrationssignal und dem digitalen Quantisierungssignal durch eine analoge Differenzbildung wiederum das Quantisierungsrauschsignal nachgebildet und direkt bzw. nach weiterer Verarbeitung dem Delta-Sigma-Modulator als analoges Eingangssignal zugeführt werden, um hieraus nachfolgend ein Signal zu bilden, das mit dem Ausgangsignal der ersten Teilmessung geeignet summiert bzw. verarbeitet werden kann, so dass sich der Quantisierungsfehler der ersten Teilmessung aufhebt.
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Um die beiden Teilmessungen sukzessive durchführen zu können, ist vorzugsweise ein Multiplexer vorgeschaltet, insbesondere gefolgt von einer Halteeinrichtung, z. B. Sample-and-Hold-Schaltung, wobei der Multiplexer und die Halteeinrichtung durch geeignete Steuersignale angesteuert werden. Das erfindungsgemäß in dem Rückkopplungspfad durch die Differenzbildung nachgebildete Quantisierungsrauschsignal wird vorteilhafterweise taktgerecht verzögert, damit es dem Multiplexer passend zugeführt wird, damit keine Taktzyklen verloren gehen. Hierzu kann z. B. eine Verzögerung um zwei Taktzyklen erfolgen.
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Weiterhin ist erfindungsgemäß vorgesehen, dass das verzögerte oder das noch unverzögerte Quantisierungsrauschsignal geeignet verstärkt wird, um nachfolgend eine Summationsbildung der ersten und zweiten Teilmessung zu ermöglichen. Die Verstärkung ist somit vorzugsweise kleiner 1, z. B. je nach Auslegung bei 0,25.
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Erfindungsgemäß kann somit durch eine Kaskadierung des Delta-Sigma-Modulators die Messung bzw. Gesamt-Messung in mehrere kürzere Teilmessungen aufgeteilt werden. Für jede Teilmessung sind zwar nunmehr weniger Taktperioden vorhanden. Der absolute Fehler bzw. Quantisierungsfehler wird durch die beiden Teilmessungen im Allgemeinen im statistischen Mittel vergrößert, z. B. um den Faktor 4. Durch die zusätzliche Teilmessung erhöht sich jedoch die Auflösung des gesamten Delta-Sigma-Konverters deutlich, so dass das Verhältnis von Auflösung zu Fehler wiederum deutlich verbessert werden kann.
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Somit kann erfindungsgemäß bei gleicher Anzahl von Taktperioden bzw. gleicher Taktrate der relative Fehler deutlich verringert werden. Der zusätzliche Hardware-Aufwand ist hierbei gering und wird im Wesentlichen durch einen zusätzlichen Differenzbildner, gegebenenfalls ein Verzögerungsglied und eine analoge Verstärkungseinrichtung bestimmt. Somit sind auch der zusätzliche Flächenaufwand und die zusätzlichen Fertigungskosten gering.
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Das erfindungsgemäße Verfahren der Kaskadierung kann hierbei entsprechend iterativ fortgesetzt werden, d. h. mit einem zweiten Rückkopplungspfad für eine dritte Teilmessung, in der der Quantisierungsfehler der zweiten Teilmessung wiederum als Differenz des ausgegebenen digitalen Quantisierungssignals und des dem Quantisierer zugeführten Integrationssignals zurückgeführt wird. Die Anzahl dieser Rückführungen bzw. Kaskadierungen kann geeignet gewählt werden, je nach Anzahl der Taktraten und der konkreten Ausbildung. Somit kann eine Kaskade von drei oder mehren hintereinander ablaufenden Teilmessungen gebildet werden.
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Die Erfindung kann auch bei einem Delta-Sigma-Wandler bzw. Delta-Sigma-Konverter mit einer höheren Ordnung bzw. einer anderen Struktur eingesetzt werden. Hierbei ist gegebenenfalls das jeweilige Filter dem Wandler anzupassen. Das Ausgangssignal der letzten Teilmessung kann wiederum mit einem Filter ausgewertet werden, das keine COI-Struktur ausweist.
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Weiterhin kann die Erfindung grundsätzlich sowohl bei einer zeitdiskreten als auch bei einer zeitkontinuierlichen Realisierung eingesetzt werden.
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Kurze Beschreibung der Zeichnungen
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1 zeigt ein Schaltbild eines Delta-Sigma-Datenkonverters erster Ordnung gemäß einer Ausführungsform der Erfindung;
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2 zeigt ein Schaltbild einer weiteren Ausführungsform
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Ausführungsformen der Erfindung
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1 zeigt einen kaskadierten inkrementellen Delta-Sigma-Datenkonverter 1 erster Ordnung, der als ADC (Analog-Digital-Wandler) ausgelegt ist. Grundsätzlich ist jedoch auch z. B. eine Ausbildung als Digital-Analog-Wandler möglich. Der Delta-Sigma-Wandler 1 weist einen als gestrichelten Block dargestellten Delta-Sigma-Modulator 2 auf, dem eine Sample-and-Hold-Schaltung 3 und ein Multiplexer 4 vorgeschaltet und ein COI-Filter 8 nachgeschaltet sind. Der Multiplexer 4 nimmt erfindungsgemäß aufeinander folgend in einer ersten Teilmessung ein analoges Mess-Eingangssignal In1(z) und in einer zweiten Teilmessung ein analoges Rückkopplungs-Eingangssignal In2 auf gibt diese jeweils als Multiplexer-Eingangssignal In an die Sample-and-Hold-Schaltung 3 aus. Die Sample-and-Hold-Schaltung 3 wird durch ein erstes Steuersignal S1, entsprechend der Multiplexer 4 durch ein zweites Steuersignal S2 angesteuert, die von einer hier nicht gezeigten Steuereinrichtung ausgegeben werden.
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Die Sample-and-Hold-Schaltung 3 gibt somit ein analoges Modulator- Eingangssignal In' an einen Differenzbildner 5 des Delta-Sigma-Modulators 2, der – in an sich bekannter Weise – ein analoges Differenzsignal D an einen Integrator 6 ausgibt, der über ein Rücksetz-Signal r(z – 1) zurückgesetzt (gelöscht) wird und ein analoges Integrationssignal X an einen Quantisierer 7 ausgibt, der vorzugsweise als Komparator ausgebildet ist und in an sich bekannter Weise neben dem Integrationssignal X eine feste Referenzspannung, z. B. Masse, aufnimmt. Der Quantisierer 7 gibt in jedem Messzyklus ein digitales Quantisierungssignal V(z) aus, das zum einen als Ausgang des Delta-Sigma-Modulators 2 an das COI-(Cascade Of Integrators)-Filter 8 ausgegeben wird und weiterhin über einen Digital-Analog-Wandler (DAC) 9 als analoges Rückführsignal Va wiederum dem Differenzbildner 5 auf dessen negativen Eingang zugeführt wird, um in den nachfolgenden Messzyklus einzugehen. Vorteilhafterweise beträgt die Wortbreite des digitalen Quantisierungssignals V(z) ein Bit, so dass es die Werte 1 und 0 annehmen kann. Der DAC 9 wandelt dieses binäre Quantisierungssignal bei Vorliegen einer 1 in eine positive Referenzspannung +Uref, und bei Vorliegen einer 0 als –Uref und gibt diese an den negativen Eingang des Differenzbildners 5, wodurch die analoge Rückkopplung des Delta-Sigma-Modulators 2 erfolgt. Die Bit-Werte von V(z) können hierbei auch als 1 und –1 ausgelegt werden.
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Bei der gezeigten Ausführungsform besteht das COI-Filter 8 aus einem einzelnen Integrator, das durch diesen generierte Datenwort-Signal S3(z) entspricht der Integration der digitalen Quantisierungssignale V(z) des Quantisierers 7.
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Der Delta-Sigma-Modulator 2 bildet somit aus dem anliegenden analogen Modulator-Eingangssignal In' einen Bit-Strom, dessen Mittelwert im zeitlichen Mittel dem Verhältnis von In' zu (+Uref – (–Uref) ) entspricht. Bei z. B. +/–Uref = +/–5 V und In' = 1V sollte der Bit-Strom aus 1 und 0 des digitalen Quantisierungssignals V(z) somit – gemittelt über mehrere Messzyklen – einen analogen Mittelwert von 0,6 aufweisen, d. h. auf drei 1-Bits sollten im Mittel zwei 0-Bits kommen, z. B. 1,0,1,0,1 usw. Wie bereits ausgeführt können die Bits aber auch als 1 und –1 ausgeführt sein. Die Erzeugung eines Bit-Stroms durch einen Delta-Sigma-Modulator 2 aus einem anliegenden analogen Eingangssignal In' ist als solches bekannt. Hierbei ist der Integrator 6 rücksetzbar, um am Anfang einer Teilmessung noch verbliebene Werte zu löschen, so dass nach einer Teilmessung nachfolgend über den Multiplexer 4 die Aufnahme eines anderen analogen Eingangssignals ermöglicht wird.
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Grundsätzlich kann die Sample-and-Hold-Schaltung 3 entfallen, so dass direkt das vom Multiplexer 4 ausgegebene Modulator-Ausgangssignal In, das dem Mess-Eingangssignal In1(z) oder dem Rückkopplungs-Eingangssignal In2 entspricht, an den Delta-Sigma-Modulator 2 ausgegeben wird. Dies kann insbesondere erfolgen, wenn die Überabtastung im Delta-Sigma-Modulator deutlich höher als zeitliche Schwankungen des angelegten analogen Eingangssignals In1(z) ist, z. B. bei analogen Mess-Eingangssignalen In1(z) im Hz- bis kHz-Bereich und einer Überabtastung im MHz-Bereich.
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Nachfolgend wird eine Gesamt-Messung eines anliegenden analogen Eingangssignals In1(z) beschrieben, wobei diese Gesamt-Messung erfindungsgemäß durch mehrere Teilmessungen erfolgt, bei dieser Ausführungsform durch zwei Teilmessungen. Bei einer Gesamtdauer von z. B. 100 Taktperioden werden für die erste und zweite Teilmessung jeweils eine Taktperiode für den Reset-Impuls, d. h. das Reset-Signal r, und 49 Taktperioden für die Messzyklen verwendet.
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Zu Beginn der ersten Teilmessung werden mittels des Reset-Signals r (Pulslänge: ein Takt) das COI-Filter 8 sowie einen Takt später (z – 1) der Integrator 6 zurückgesetzt. Für die erste Teilmessung legt der Multiplexer 4 das analoge Mess-Eingangssignal In1(z) als ersten Eingangssignal an die Sample-and-Hold-Schaltung 3 an. Somit wird das Mess-Eingangssignal In1(z) mittels der Sample-and-Hold-Schaltung 3 abgetastet und als äquivalente Spannung das analoge Modulator-Eingangssignal In' ausgegeben. Der Zeitpunkt der Abtastung wird durch das Steuersignal S1 festgelegt.
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Der Differenzbildner 5 ermittelt die Differenz des analogen Modulator-Eingangssignals In' und eines Rückführsignals Va, das den Wert +Uref oder –Uref annehmen kann, und gibt das so ermittelte Differenzsignal D auf den Integrator 6, der in den Messzyklen jeweils dieses Differenzsignal D auf den vorher gespeicherten Wert, im ersten Messzyklus somit 0 V, integriert. Am Ausgang des Integrators 6 wird die integrierte Spannung als Integrationssignal X ausgegeben. Der nachgeschaltete Quantisierer 7 in 1-Bit-Ausführung wandelt das analoge Integrationssignal X in das digitale Quantisierungssignal V(z). Hierbei lässt sich der Quantisierer 7 mathematisch als Summierer mit den beiden Eingangssignalen X und Q darstellen, wobei Q der durch die Wandlung entstehende Quantisierungsfehler, d. h. das Quantisierungsrauschsignal ist. Es gilt somit V(z) = X(z) + Q(z)
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Das digitale Quantisierungssignal V(z) wird über den DAC 9 analog gewandelt zu dem analogen Rückführsignal Va, das wie oben beschrieben an den Differenzbildner 5 zurückgeführt wird, so dass der nächste Messzyklus durchgeführt wird. Nach 49 Messzyklen ist die erste Teilmessung beendet.
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Nachfolgend wird eine mathematische Beschreibung der ersten Teilmessung angegeben:
Die mathematische Funktion des Integrators
6 sowie auch des COI-Filters
8 können als
(Z-Transformation) und entsprechend kann die mathematische Funktion des Quantisierers z. B. als sign(x)·2 – 1 dargestellt werden. Zu Beginn der ersten Teilmessung, d. h. für den ersten Messzyklus der ersten Teilmessung, wird mittels des Reset-Signals r(z) das COI-Filter
8 zurückgesetzt und das Modulator-Ausgangssignal In mit der Sample-and-Hold-Stufe
3 abgetastet. Eine Taktperiode später wird der Integrator
6 im Delta-Sigma-Modulator
2 aktiviert. Hieraus ergibt sich für das System folgende Übertragungsfunktion.
V(z) = In'·z–1 + Q(z)·(1 – z–1) -
Wird die Messung nach N-Takten abgeschlossen, so ergibt sich am Ausgang des COI-Filters
8 ein Wert, der sich wie folgt berechnet:
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Da sich der Wert am Eingang des Delta-Sigma-Modulators 2 aufgrund der Sample-and-Hold-Schaltung 3 während der Teilmessung nicht ändert, gilt somit: S3(N) = In'·(N – 2) + Q(N – 1)
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Somit kann das Ausgangssignal S3(N) als Produkt der Modulator-Eingangsspannung In' und einem Faktor dargestellt werden, der lediglich von der Messdauer N (Anzahl der Takte) abhängig ist. Zudem besitzt das Ausgangssignal S3 einen Fehler, der dem Quantisierungsrauschsignal Q zum Zeitpunkt N – 1 entspricht.
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Erfindungsgemäß ist ein weiterer Rückkopplungspfad 11 vorgesehen, der zur Rückführung des Quantisierungsfehlers in den Delta-Sigma-Modulator 2 dient, um hiermit die zweite Teilmessung durchzuführen. Gemäß der gezeigten Ausführungsform wird zunächst das Quantisierungsrauschsignal (Quantisierungsfehler) Q(z) nachgebildet, in dem das digitale Quantisierungssignal V(z) zunächst über einen Digital-Analog-Wandler 10 auf einen Minus-Eingang eines Differenzbildners 12 zugeführt wird, und das Integrationssignal X dem Plus-Eingang des Differenzbildners 12 zugeführt wird. Aus V(z) = X(z) + Q(z) ergibt sich Q(z) = V(z) – X(z), so dass von dem Differenzbildner 12 nach N – 1 Takten das negative Quantisierungsrauschsignal –Q(z) = –Q(N – 1) nachgebildet und ausgegeben wird. Dieses wird durch ein Verzögerungsglied 14 um zwei Takte verzögert und über eine Verstärkungseinrichtung 15 mit dem Verstärkungsfaktor g, im allgemeinen g < 1, verstärkt als Rückkopplungs-Eingangssignal In2 dem Multiplexer 4 zugeführt.
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2 zeigt eine der 1 entsprechende Ausführungsform, bei der aber anstelle des zusätzlichen Digital-Analog-Wandlers 10 direkt das vom Digital-Analog-Wandler 9 ausgegebene analoge Rückführungssignal Va dem Minus-Eingang des Differenzbildners 12 zugeführt wird.
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Bei der Wahl des Verstärkungsfaktors g ist zu beachten, dass der hieraus resultierende Wert In2 klein genug ist, um einen weiteren Wandelvorgang zu ermöglichen.
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Nach. Abschluss der ersten Teilmessung beginnt im N + 1-ten Takt die zweite Teilmessung; nun wird im Takt N + 1 das analoge Rückkopplungs-Eingangssignal In2 mittels des Multiplexers 4 und der Sample-and-Hold-Schaltung 3 gespeichert und am Ausgang der Sample-and-Hold-Schaltung 3 als neues Modulator-Eingangssignal In' bereit gestellt. Im Takt N + 1 findet ebenfalls eine Zurücksetzung des Integrators 6 statt.
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In der zweiten Teilmessung wird das Rückkopplungs-Eingangssignal In2 nachfolgend wie oben beschrieben durch den Delta-Sigma-Modulator 2 digitalisiert. Als Resultat der digitalen Wandlung erhält man nach weiteren M Takten als Ausgangswort ein digitales Quantisierungssignal V(z), welches dem analogen Rückkopplungs-Eingangssignal In2 entspricht.
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Es gilt: S3(N + 1 + M) = In2·(M – 2) + Q(N + M) mit In2 = –Q(N – 1)·g ergibt sich S3(N + 1 + M) = –Q(N – 1)·g·(M – 2) + Q(N + M)
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Die Auflösung der zweiten Teilmessung ergibt sich hierbei aus der Messdauer M. Unter Bildung der gewichteten Summe beider ermittelten Ausgangssignale im COI-Filter 8 ergibt sich S3(N)·(M – 2) + S3(N + 1 + M)· 1 / g =
[In1·(N – 2) + Q(N – 1)]·(M – 2) + [–Q(N – 1)·g·(M – 2) + Q(N + M)]· 1 / g =
In1·(N – 2)·(M – 2) + Q(N + M)· 1 / g
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Wie dieser Formel zu entnehmen ist, wird der Quantisierungsfehler bzw. das Quantisierungsrauschsignal Q der ersten Messung Q(N – 1) durch die zweite Messung beseitigt. Der Fehler, der sich durch die gewichtete Summe ergibt, liegt nun bei. Q(N + M)· 1 / g
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Der Verstärkungsfaktor g ist individuell auf die Struktur festzulegen. Bei g = 0,25 wird somit der absolute Fehler durch die zusätzliche Teilmessung um den Faktor 4 vergrößert, wenn Q(n – 1) und Q(N + M) identisch sind, was im zeitlichen Mittel stimmen wird. Jedoch hat sich durch die zusätzliche Teilmessung auch die Auflösung des Wandlers erhöht. Liegt sie bei einer Teilmessung noch bei 2 × (N – 2) so liegt sie bei zwei Teilmessungen bei 2 × (N – 2) × (M – 2). Hierbei wird der Faktor 2 eingesetzt, da der Eingangsbereich von –1 bis +1 geht.
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In der nachfolgenden Tabelle werden eine herkömmliche Gesamt-Messung, die somit nur der ersten Teilmessung entspricht, mit der erfindungsgemäßen Gesamtmessung gemäß dieser Ausführungsform verglichen. Hierbei wird bei der herkömmlichen Messung eine Messdauer von 100 Taktperioden angesetzt; der Reset-Impuls r wird als eine Taktperiode angesetzt. Weiterhin wird angenommen, dass die Dauer der ersten Teilmessung äquivalent zur Dauer der zweiten Teilmessung ist, d. h. M = N. So ergibt sich das folgendes Resultat:
| | Digitalisierung mit einer Messung | Digitalisierung mit zwei Teilmessungen |
| Dauer des reset Impulses vor der ersten Messung | 1 | 1 |
| Dauer der ersten Messung in Taktperioden (N – 1) | 99 | 49 |
| Dauer des reset-Impulses zwischen der ersten und der zweiten Messung | 0 | 1 |
| Dauer der zweiten Messung in Taktperioden (M – 1) | 0 | 49 |
| g | 0 | 49 |
| Auflösung | 2 × (N – 2)
2 × 98 = 196 | 2 × (N – 2) × (M – 2)
2 × 48 × 48 = 4608 |
| Quantisierungsrauschen | Q (N – 1) | 4 × Q(M + N) |
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Wie der Tabelle zu entnehmen ist, steigt bei zwei Messungen zwar das Quantisierungsrauschen Q um den Faktor 4 (bei g = 0,25) jedoch erhöht sich die Auflösung des Wandlers um den Faktor (2 × 48 × 48/(2 × 98) = 4608/196 = 23,5. Das Verhältnis von Auflösung zu Quantisierungsrauschen wird also um den Faktor 5,87 erhöht.
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Dieses Verfahren, bei dem das Quantisierungsrauschen der Messung durch eine weitere Messung mit dem gleichen Delta-Sigma-Modulator 2 als AD-Wandler ermittelt wird, lässt sich auch auf eine Kaskade von drei oder mehr hintereinander ablaufenden Teilmessungen aufweiten. Weiterhin können, anders als in der gezeigten Ausführungsform auch Delta-Sigma-Wandler mit einer höheren Ordnung bzw. anderen Struktur eingesetzt werden. Hierbei ist gegebenenfalls entsprechend das Filter dem Wandler anzupassen; statt eines COI-Filters 8 kann auch ein Filter ohne COI-Struktur eingesetzt werden. Das Verfahren kann unabhängig davon eingesetzt werden, ob es eine zeitdiskrete oder zeitkontinuierliche Realisierung hat.
