DE102006023697A1

DE102006023697A1 - Verfahren zum Decodieren, Decodierer, Codierer-Decodierer-System und Wandler

Info

Publication number: DE102006023697A1
Application number: DE102006023697A
Authority: DE
Inventors: Luis Dr. Hernandez; Andreas Dr. Wiesbauer
Original assignee: Infineon Technologies AG
Current assignee: Intel Corp
Priority date: 2006-05-19
Filing date: 2006-05-19
Publication date: 2007-11-22
Anticipated expiration: 2026-05-20
Also published as: US7777656B2; DE102006023697B4; US20070268161A1

Abstract

Aus einem zeit-codierten Signal wird ein decodiertes Signal erzeugt, indem aus dem zeit-codierten Signal durch Filtern des zeit-codierten Signals ein erstes Signal erzeugt wird. Durch Abtasten des ersten Signals entsprechend zu Flanken des zeit-codierten Signals wird ein zweites Signal erzeugt, welches in ein zeitlich-gleichförmiges Signal...

Description

Die vorliegende Erfindung betrifft das Codieren und Decodieren von Signalen.
Bei Wandlersystemen, beispielsweise bei Analog-Digital-Wandlern, stellen sich mit zunehmender Datenraten erhöhte Anforderungen hinsichtlich einer genauen und schnellen Umwandlung analoger Signale in digitale Signale oder umgekehrt. Im Rahmen dieser erhöhten Datenraten ergibt sich jedoch gleichzeitig für Wandlersysteme das Problem einer Erhöhung der Verlustleistung.
Zum Quantisieren der analogen Signale sind verschiedene Verfahren bekannt. Beispielsweise werden bei Analog-zu-Digital-Wandler Flash-Quantisierer verwendet, um die Quantisierung der analogen Signale durchzuführen. Diese werden z.B. auch in Sigma-Delta-Wandlern als interne Quantisierer eingesetzt, wobei sich jedoch bei der Anwendung von Flashquantisierern grundsätzlich das Problem einer hohen Verlustleistung ergibt. Insbesondere weisen die Flashquantisierer den Nachteil auf, dass bei Reduzierung der Verlustleistung durch Verwendung einer geringeren Signalamplitude die Genauigkeit abnimmt.
Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept zu schaffen, welches ein Codieren und Decodieren von Signalen mit geringer Verlustleistung, insbesondere bei Wandlern, ermöglicht.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 oder 15, einen Decodierer nach Anspruch 22, ein Codierer-Decodierer-System nach Anspruch 24, einen Wandler nach Anspruch 33 und eine Codierer-Decodierer-Schaltungsanordnung nach Anspruch 40 gelöst.
Die vorliegende Erfindung schafft ein Verfahren zum Erzeugen eines decodierten Signals aus einem zeit-codierten Signal. Ein erstes Signal wird aus dem zeit-codierten Signals durch Filtern des zeit-codierten Signals erzeugt. Ein zweites Signal wird durch Abtasten des ersten Signals entsprechend zu Flanken des zeit-codierten Signals erzeugt.
Die vorliegende Erfindung schafft ferner ein Verfahren zum Wandeln eines analogen Eingangssignals in ein digitales Ausgangssignal bei dem ein zeit-codierten Signals basierend auf dem analogen Eingangssignal erzeugt wird, ein erstes Signal durch Filtern des zeit-codierten Signals erzeugt wird und ein zweites Signal durch Abtasten des ersten Signals entsprechend zu Flanken des zeit-codierten Signals erzeugt wird. Das digitale Ausgangssignal wird durch Umwandeln des zweiten Signals in ein zeitlich regelmäßig abgetastetes Signal erzeugt.
Die Erfindung schafft ferner einen Decodierer für ein zeit-codiertes Signal mit einem Eingang, einem Filter, das mit dem Eingang verschaltet ist und einem ersten Abtaster, der einen Signaleingang, der mit einem Ausgang des Filters verschaltet ist, aufweist und einem Asynchron-zu-Synchron-Wandler (112; 148), der einen Signaleingang aufweist, der mit dem Ausgang des ersten Abtasters verschaltet ist, und einen Ausgang aufweist, der mit einem Ausgang des Codierer-Decodierer-Systems verschaltet ist.
Die Erfindung schafft ferner ein Codierer-Decodierer-System mit einem Codierer zum zeitlichen Codieren eines Eingangssignals, einem Decodierer, der einen Eingang aufweist, der mit einem Ausgang des Codierers verschaltet ist. Der Decodierer wiest einen einen Eingang, einen Flankendetektor, der einen Eingang aufweist, der mit dem Eingang des Decodierers verschaltet ist und einen ersten Abtaster auf, der einen Signaleingang, der mit dem Eingang des Decodierers verschaltet ist. Der erste Abtaster weist einen Zeitgebungssignaleingang auf, der mit einem Ausgang des Flankendetektors verschaltet ist. Ein Asychron-zu-Synchron-Wandler ist vorgesehen, der einen Signaleingang aufweist, der mit dem Ausgang des ersten Abtasters verschaltet ist, und einen Ausgang aufweist, der mit einem Ausgang des Codierer-Decodierer-Systems verschaltet ist.
Die Erfindung schafft ferner einen Wandler mit einem Eingang, einem Ausgang und einem Codierer-Decodierer-System, wie es oben beschrieben ist, das mit dem Eingang und dem Ausgang des Wandlers verschaltet ist.
Die Erfindung schafft ferner eine Codierer-Decodierer-Schaltungsanordnung mit einer Schaltung zum Erzeugen eines zeit-codierten Signals unter Verwendung des zu codierenden Signals und eines weiteren Signals, einer Schaltung zum Erzeugen eines ersten zeitlich-irregulär abgetasteten Signals, wobei das erste zeitlich-irregulär abgetastete Signal eine Repräsentation des weiteren Signals darstellt, und einer Schaltung zum Erzeugen eines zweiten zeitlich-regulär abgetasteten Signals aus dem ersten zeitlich-irregulär abgetasteten Signal.
Bei einem Ausführungsbeispiel entspricht das durch Filtern des zeit-codierten Signals erzeugte erste Signal einem Signal, welches beim Codieren des codierten Signals verwendet wurde. Dieses Signal kann beispielsweise ein Hilfssignal sein, welches beim Codiervorgang mit dem zu codierenden Signal verknüpft wird, beispielsweise durch Subtrahieren des Hilfssignals von dem zu codierenden Signal. Bei einem Ausführungsbeispiel ist das Hilfssignal ein von dem Ausgang des Codierers zu dem Eingang des Codierers rückgekoppeltes Signal. Mit anderen Worten gesagt, wird bei diesem Ausführungsbeispiel das beim Codieren verwendete Hilfssignal unter Verwendung des Ausgangssignals des Codierers erzeugt. Hilfssignal soll in diesem Zusammenhang bedeuten, dass es sich nicht um das zu codierende Signal handelt, sondern um ein Signal, dass beim Codieren bzw. Modulieren des zu codierenden Signals verwendet wird. Sofern die Abhängigkeit dieses Signals von dem Ausgangssignal bekannt ist, kann durch geeignetes Vorsehen des Filters beim Filtern des codierten Signals das Hilfssignal zu bestimmten Zeitpunkten rekonstruiert werden, d.h., das erste Signal entspricht einer Darstellung der Amplitude des Hilfssignals zu bestimmten Zeitpunkten. Diese Zeitpunkte entsprechen den Flanken des codierten Signals, d.h. den Zeitpunkten, zu denen ein Schwellenwertdetektor bzw. Schwellenwertquantisierer ein Quantisierungssignal ansprechend auf das Erreichen eines Schwellenwerts erzeugt.
Bei einem Ausführungsbeispiel eines Codierer-Decodierer-Systems wird ein Signal des Decodierers zu dem Codierer rückgekoppelt. Dies ermöglicht ein Noise-Shaping in einer „äußeren Schleife", um einen Fehler, der durch eine Zeitquantisierung in das System eingebracht wird, zu kompensieren.
Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen sowie der folgenden Beschreibung bevorzugter Ausführungsbeispiele dargelegt.
Es zeigen:
1a-d: ein Blockschaltbild und Diagramme zur Erklärung eines Ausführungsbeispiels der vorliegenden Erfindung;
2: ein Blockschaltbild zur Erklärung eines Ausführungsbeispiels der vorliegenden Erfindung, bei dem ein Hilfssignal verwendet wird;
2a: ein Blockschaltbild eines Ausführungsbeispiels, bei dem ein analoges Hilfssignal aus einem digitalen Signal erzeugt wird;
3: ein Blockschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung;
4: ein Blockschaltbild eines weiteren Ausführungsbeispiels der vorliegenden Erfindung mit einem Integrator;
5: ein Diagramm zur Darstellung eines Spektrums eines Ausgangssignals eines Ausführungsbeispiels der vorliegenden Erfindung;
6: ein Diagramm zur Darstellung des Signal-zu-Rauschen-und Verzerrungs-Verhältnisses eines Ausführungsbeispiels der vorliegenden Erfindung;
7: ein Diagramm zur Darstellung des Signal-zu-Rauschen-und Verzerrungs-Verhältnisses und der Varianz eines Ausführungsbeispiels der vorliegenden Erfindung;
8: ein Diagramm zur Darstellung des Signal-zu-Rauschen eines Ausführungsbeispiels der vorliegenden Erfindung in Abhängigkeit des Überabtastverhältnisses;
9: ein Blockschaltbild eines Ausführungsbeispiels mit Noise-Shaping;
10: ein Blockschaltbild eines weiteren Ausführungsbeispiels mit Noise-Shaping;
11: ein Diagramm zur Darstellung eines Ausgangssignalspektrums gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
12: ein Diagramm zur Darstellung des dynamischen Bereichs eines Ausführungsbeispiels der vorliegenden Erfindung;
13: ein Blockschaltbild eines weiteren Ausführungsbeispiels mit einem Mehr-Bit-Schwellenwertdetektor;
14: ein Blockschaltbild eines Ausführungsbeispiels mit Implementierung einer Zeit-Quantisierung;
15: ein Blockschaltbild eines weiteren Ausführungsbeispiels mit Implementierung einer Zeit-Quantisierung
16: ein Diagramm zur Darstellung des Signalspektrums eines Ausführungsbeispiels der vorliegenden Erfindung;
17: ein Blockschaltbild eines Ausführungsbeispiels mit Noise-Shaping bei einer Pulsbreitenmodulation mit Zeit-Quantisierung;
18: ein Blockschaltbild eines weiteren Ausführungsbeispiels mit Noise-Shaping bei einer Pulsbreitenmodulation mit Zeit-Quantisierung;
19: ein Blockschaltbild eines Analog-Digital-Wandlers gemäß einem Ausführungsbeispiel;
20: ein Diagramm zum Darstellen des Ausgangssignalspektrums eines Ausführungsbeispiels mit Noise-Shaping und Zeitquantisierung;
21: ein Diagramm zum Vergleich des Signal-zu-Rauschen-Verhältnisses eines Ausführungsbeispiels der vorliegenden Erfindung und eines bekannten Modulators; und
22: ein Diagramm zur Darstellung der Auflösung des Quantisierers gemäß Ausführungsbeispielen der vorliegenden Erfindung.
Nachfolgend werden anhand der Figuren Ausführungsbeispiele der vorliegenden Anmeldung erklärt. Hierbei weisen in den verschiedenen Figuren dargestellte Elemente, die hinsichtlich Bauart, Funktion oder Wirkung gleichartig sind, gleiche Bezugszeichen auf.
1a zeigt zur Erklärung eines ersten Ausführungsbeispiels ein Blockdiagramm eines Systems, welches eine Sequenz T[n] erzeugt, die durch ein Schwellenwertabtasten eines Eingangssignals x(t) erhalten wird.
Gemäß 1a ist ein Quantisierer bzw. Schwellenwertdetektor 100, dessen Schwellenwert mit einem Summationsknoten 102 verschaltet bzw. verbunden. Verschaltet kann sowohl ein direktes Verbinden als auch ein Verbinden mit weiteren dazwischen angeordneten Bauelementen oder Schaltungen, z.B. einem dazwischen angeordneten Filter, umfassen.
Es sei an dieser Stelle bemerkt, dass die in den Ausführungsbeispielen und den Ansprüchen verwendeten Begriffe Quantisierer und Schwellenwertdetektor weit auszulegen sind. Unter Schwellenwertdetektor soll allgemein ein Bauelement oder eine Schaltung verstanden werden, bei denen abhängig von dem Überschreiten oder Unterschreiten eines oder mehrerer Schwellenwerte eines Eingangssignals des Schwellenwertdetektors ein Ausgangssignal mit einem vorbestimmten Signalwert erzeugt wird. Der ausgegebene Signalwert kann bis zum nächsten Erreichen des Schwellenwerts gehalten werden, so dass das Ausgangssignal eine Rechteckform aufweist, oder der es kann bei Überschreiten des Schwellenwerts für eine vorbestimmte Zeit der Ausgangssignalwert gehalten werden, wonach das Ausgangssignal wieder auf eine vorbestimmten Ruhewert zurückfallen kann. Insbesondere kann unter Schwellenwert ein Komparator jeglicher Art, z.B. auch ein einfacher Invertierer oder ein Schmitt-Trigger verstanden werden.
Der Summationsknoten 102 empfängt das Eingangssignal x(t) und ein zeitlich konstantes Signal –g, d.h. das inverse Signal von g. Das heißt, das Differenzsignal x(t) – g wird an den Schwellenwertdetektor 100 angelegt, der abhängig davon, ob das Differenzsignal den Wert Null überschreitet, ein Ausgangssignal p(t) erzeugt, wie es in 1b und 1c dargestellt ist. Ein Flankendetektor 104 ist mit dem Ausgang des Schwellenwertdetektors 102 verschaltet und empfängt das Ausgangssignal p(t) desselben, wie es in 1c dargestellt ist. Der Flankendetektor erzeugt eine Zeitfolge T[n], die in 1d dargestellt ist, wobei die Informationen des Signals x(t) in der Zeitfolge T[n] enthalten sind. Es sei an dieser Stelle bemerkt, dass der in den Ausführungsbeispielen und Ansprüchen verwendete Begriff Flankendetektor weit auszulegen ist und jegliche Vorrichtung umfasst, die ein Ausgangssignal ausgibt, das es ermöglicht, die Lage von Flanken eines Signals zu erkennen. Insbesondere umfasst der Begriff Flankendetektor beispielsweise einen Vorzeichendetektor.
X(t) soll dabei ein aus [–A,A] begrenztes Signal aus der Menge B von bandbegrenzten Signalen darstellen, welches eine endliche Energie und Bandbreite Ω aufweist. Die Abtastoperation kann als eine Abbildung des Signals x(t) auf eine Sequenz x[n] aufgefasst werden. Bei bekannten Verfahren kann das Abtasten ein gleichförmiges Abtasten umfassen, bei dem eine Sequenz mit gleichförmig beabstandeten Werten erzeugt wird. Nach dem Nyquist-Shannon Theorem muss dabei der minimale Zeitabstand des zeitlichen Abstands Ts = Π/Ω betragen, um das Signal ohne Informationsverlust rekonstruieren zu können.
Ein Rekonstruieren des Eingangssignals ohne Informationsverlust kann jedoch auch durch ein ungleichförmiges bzw. unregelmäßiges Abtasten erreicht werden, sofern die Beurling-Dichte der Menge der Abtastpunkte größer als die Nyquist-Abtastrate ist.
Eine mögliche Weise, ein unregelmäßiges Abtasten durchzuführen ist, die Abtastpunkte mit dem Signalverlauf unter Verwendung eines Schwellenwerts g gemäß Gl. 1 zu verknüpfen.
Bei diesem Ausführungsbeispiel wird das Ausgangssignal p(t) eines Schwellenwertdetektors abhängig von dem Vorzeichen der Differenz des Eingangssignals x(t) und eines zeitlich konstanten Signals g erzeugt. Die zeitliche Sequenz T[n] wird mittels der zeitlichen Information in den Flanken von p(t) erzeugt.
Das Erzeugen der zeitlichen Sequenz T[n] mit lediglich einem Schwellenwert kann jedoch für bestimmte Signale x(t) nicht stabil sein. Nimmt man z.B. ein langsames Signal für x(t) an, dessen Bandbreite geringer als Ω ist, so wird das Signal selten den Schwellenwert überschreiten. Ferner wird ein Signal mit einer Amplitude, deren Betrag geringer als der Schwellenwert ist, den Schwellenwert nicht überschreiten. In beiden Fällen kann das Signal x(t) nur unvollständig bzw. nicht rekonstruiert werden.
Eine Möglichkeit, die obigen Nachteile zu überwinden besteht darin, ein kontinuierliches Hilfssignal u(t) zu addieren, so dass gilt ∀Γn = [t, t + Ts], g ∊ x(Γt) – u(Γt) (Gl. 2)
Bei einem Ausführungsbeispiel kann die Funktion u ein Signal mit einer Dreiecksform, wie es z.B. bei Pulsbreitenmodulatoren (PWM-Modulatoren) verwendet wird, aufweisen, wobei die Periodendauer T_c kleiner als T_s ist. Bei anderen Ausführungsbeispielen können jedoch andere Signalformen, beispielsweise ein Signal in Rechteckform oder ein sinusförmiges Signal verwendet werden. Das Signal kann ein periodisches Signal sein, es kann aber auch ein nicht-periodisches Signal sein. Das Addieren des Hilfssignals u(t) bewirkt, dass innerhalb des Zeitintervalls T_s zumindest einmal der Schwellenwert g erreicht wird, so dass sichergestellt ist, dass innerhalb des Zeitintervalls T_s zumindest einmal der Schwellenwertdetektor getriggert wird.
Ein einfaches Decodierverfahren für die oben beschriebene zeitliche Codierung kann erreicht werden, wenn die zeitliche Sequenz T[n] durch das Differenzsignal x(t) – u(t) erzeugt wird.
Das Decodierverfahren ergibt sich wie folgt: T[n] = {tn|x(tn) – u(tn) = g} => x(T[n]) = g + u(T[n]) (Gl. 3)
Die zeitliche Folge T[n] ist durch das obige Codierungsverfahren stabil, da in jedem Zeitintervall der Länge T_s zumindest einmal der Schwellenwert überschritten wird. Das Signal u(t) braucht hierbei kein bandbegrenztes Signal zu sein. Eine für die Rekonstruierung des Signals x(t) ohne Informationsverlust ausreichende Bedingung ergibt sich für das Signal x(t) aus der Gleichung 2. Es gilt: ∀Γt = [t, t + Ts], – (A + |g|), (A + |g|)] ⊂ u(Γt) Gl. (4)
Sofern u(t) die in Gl. 4 beschriebene Bedingung erfüllt, wird es den Schwellenwert g überschreiten. Ebenso wird auch ein Differenzsignal x(t) – u(t) den Schwellenwert innerhalb des Intervalls [t, t + T_s] überschreiten, sofern x(t) ein Signal ist, das auf das Intervall [-A,A] beschränkt ist.
Es sei an dieser Stelle bemerkt, dass das Anstelle des Zuführens des Signals u(t_n) auch eine zeitliche Veränderung des Schwellenwerts g mit der Funktion g(t) = g + u(t) dieselbe Funktion wie oben beschrieben erfüllt.
2 zeigt nun als ein weiteres Ausführungsbeispiel eine Modifikation des Ausführungsbeispiels gemäß 1. Wie in 2 zu erkennen ist, wird das Signal – u(t), d.h. das Inverse des Signals u(t), an den Summationsknoten 102 angelegt. Ferner ist ein Abtaster bzw. Sample-Hold-Element 106 vorgesehen, der einen Zeitgebungseingang aufweist, der mit einem Knoten 108 zwischen dem Schwellenwertdetektor 100 und dem Flankendetektor 104 angeordnet ist. Das Signal u(t) wird somit zu den Zeiten der Flanken von p(t) abgetastet, wodurch die zeitlich-unregelmäßige bzw. zeitlich-irreguläre Folge x(T[n]) erzeugt wird. Mit anderen Worten gesagt, wird das Signal x(T[n]) durch Abtasten des Signals p[n] entsprechend zu Flanken des zeit-codierten Signals erzeugt.
Genauer gesagt, wird hier das Signal x(T[n]) basierend auf den Flanken des zeit-codierten Signals erzeugt.
2 zeigt somit ein Codierer-Decodierer-System welches Gl. 3 erfüllt. Vergleicht man den in 2 gezeigten Decoder mit der herkömmlichen Signalwiedergewinnung von pulsbreitenmodulierten Signalen, bei denen u(t) eine periodische Funktion ist, und ein Ausgangssignal durch einfaches Tiefpassfiltern wiedergewonnen wird, so zeigt sich, dass die herkömmliche Wiedergewinnung des Signals durch Tiefpassfiltern lediglich eine Approximation des Signals x(t) ermöglicht, da das Ausgangssignal p(t) des Schwellenwertdetektors spektrale Komponenten aufweisen kann, die unterhalb der Eingangsbandbreite Ω des Signals x(t) liegen und somit nicht herausgefiltert werden können. Diese unerwünschten Spektralanteile fallen umso stärker ab, je größer die Frequenz des Signals u(t) wird. Mit anderen Worten gesagt, stellt das einfache Filtern des Ausgangssignals mittels eines zeitinvarianten Tiefpassfilters keine ideale Wiedergewinnung des Signals x(t) dar, sofern nicht eine sehr hohe Limit-Cycle-Frequenz des Pulsbreitenmodulators vorliegt. Eine hohe Limit-Cycle-Frequenz ist jedoch für viele Bandbreiten des Eingangssignals x(t) einerseits nicht immer realisierbar und andererseits erhöht der Aufwand für hohe Limit-Cycle-Frequenzen die Herstellungskosten und die Verlustleistung.
Das oben beschriebene Verfahren, eine Decodierung des zeit-codierten Signals durch Gewinnung der zeitlichen Folge x(T[n]) durchzuführen, vermeidet die obigen Nachteile. Mit anderen Worten kann unabhängig von der Limit-Cycle-Frequenz das Signal x(t) ohne Informationsverlust wiedergewonnen werden.
Anschaulich kann beispielsweise festgestellt werden, dass bei einem Eingangssignal x(t), das den zeitlich konstanten Wert 0 aufweist, die Folge x(T[n]) die Nulldurchgänge des Signals u(t) darstellen, die genau den Werten 0 des Eingangssignals x(t) entsprechen. In Fall eines Pulsbreitenmodulierten Signals, das durch nachfolgenden Tiefpassfiltern decodiert wird, ergibt sich jedoch für den Fall eines konstant auf dem Wert 0 liegenden Eingangssignal ein Ausgangssignal, welches bei der Frequenz von u(t) eine Oszillation aufweist.
Das Signal u(t) kann beispielsweise ein a priori bekanntes Signal sein, wie z.B. ein periodisches Signal mit fester Frequenz und Amplitude, welches als externes Signal an den Codierer und entsprechend an den Decodierer angelegt wird. Das Signal kann bei einem Ausführungsbeispiel auch von dem Codierer selbst erzeugt werden. Bei einem Ausführungsbeispiel wird das Signal u(t) durch ein autonomes System erzeugt.
Bei einem Ausführungsbeispiel kann das Signal u(t) aus einem digitalen Signal u[n] erzeugt werden, wie es in 2a gezeigt ist. Gemäß 2a weist eine Signalerzeugungseinheit 105 einen Digital-zu-Analog-Wandler 107 auf. Ein Eingang des Digital-zu-Analog-Wandlers 107 empfängt ein digitales Signal. Der Digital-zu-Analog-Wandler 107 wandelt das digitale Signal u[n] in ein analoges Signal u(t) um, welches, wie oben bereits erklärt, an einen Eingang des Summationsknoten 102 angelegt wird. Das digitale Signal wird ferner an den Eingang des Abtasters 106 angelegt, der aus dem digitalen Signal u[n] durch Abtasten mit Flanken des Signals p(t) das Signal x(T[n]) erzeugt, wie es oben beschrieben ist.
Ferner kann bei einem Ausführungsbeispiel das Signal u(t) bei einem Ausführungsbeispiel, welches nachfolgend unter Bezugnahme auf 3 beschrieben wird, abhängig von dem codierten Ausgangssignal des Codierers erzeugt werden.
3 zeigt ein Blockschaltbild eines Codierer-Decodierer-Systems gemäß einem Ausführungsbeispiels, bei dem das Signal u(t) durch den Codierer selbst erzeugt wird. Der in 3 gezeigte Schaltungsaufbau weist als eine Weiterbildung des in 2 gezeigten Schaltungsaufbaus eine Rückkopplungsschleife auf, in der ein Schleifenfilter 110 angeordnet ist. Der Ausgang des Schleifenfilters 110 ist mit dem Summationsknoten 102 verbunden. Das heißt, dass bei dem beschriebenen System das zum Codieren verwendete Hilfssignal u(t) durch Filtern des Ausgangssignals p(t) mit dem Schleifenfilter 110 erzeugt wird. Ferner wird in dem Summationsknoten 102 das analoge Differenzsignal w(t) = x(t) – u(t) erzeugt, welches dem Schwellenwertdetektor zugeführt wird.
Der in 3 beschriebene Schaltungsaufbau des Codierers stellt ein autonomes System ähnlich zu selbstoszillierenden Pulsbreitenmodulatoren dar, wie sie beispielsweise in Class-D-Verstärkern verwendet werden. Bei einem angelegten Signal x(t) mit dem Wert 0 weist der Codierer als Ausgangssignal ein Signal p(t) in Rechteckform mit einer maximalen Oszillationsfrequenz (Limit-Cycle-Frequenz) mit einer Periodendauer T_c, und einer Amplitude P auf. Die Oszillationsfrequenz ändert sich bei Werten von x(t) ungleich null abhängig von dem Wert des angelegten Signals zu geringeren Frequenzwerten hin. Um die Funktion als Codierer zu gewähren, ist das Schleifenfilter so entworfen, dass das Signal u(t) eine Amplitude aufweist, die gleich oder größer als die in Gl. 3 beschriebene Amplitude A ist und die Periodendauer T_c des Limit-Cycles so gering ist, dass die Nulldurchgänge von u(t) einen zeitlichen Abstand aufweisen, der für jedes bandbegrenzte Eingangssignal geringer als T_s ist.
Der Ausgang des Schleifenfilters 110 ist ferner mit dem Abtaster 106 verbunden, der das Signal u(t) zu den unregelmäßigen Zeitfolgen T[n] abtastet und dadurch eine Darstellung bzw. Repräsentation x(T[n]) des Signalverlaufs des Signals x(t) aus dem zeit-codierten Signal p(t) erzeugt.
Ferner ist bei diesem Ausführungsbeispiel ein synchroner Abtaster 112 vorgesehen, der das von dem Abtaster 106 erzeugte Signal x(T[n]) mit einem zeitlichen Abstand abtastet, der der halben Periodendauer des Limit-Cycles abtastet. Das Coderer-Decodierer-System weist somit einen Decodierer auf, der durch die beiden Abtaster 106 und 112 gebildet ist.
Das System gemäß 3 kann in einer linearen Analyse als ein System dargestellt werden, bei dem der Schwellenwertdetektor bzw. Quantisierer 106 ein Fehlersignal q(t) einbringt. Führt man die Laplace-Transformation der Variablen durch, so erhält man:
Aus Gl. 5 kann die maximale Eingangsamplitude des Pulsbreitenmodulators bzw. Pulsbreitencodierers bestimmt werden. Nimmt man an, dass q(t) einen periodischen Signalverlauf aufweist, der dem Grenzzyklus mit der Periodendauer T_c gehorcht, so kann man u(t) als ein sinusförmiges Signal mit der Periodendauer T_c annehmen, das sich durch Tiefpassfiltern des Rechteckförmigen Signals p(t) mit dem Schleifenfilter H(s) ergibt. Die Amplitude des sinusförmigen Signals wird durch die folgende Gl. 6 abgeschätzt. Es gilt:
Nimmt man x(t) als ein Signal mit der Frequenz ω₀ an, so können mit Gl. 5 die Beiträge der Signale q(t) und x(t), die diese für das Signal w(t) haben berechnet werden.
Unter Verwendung von Gl. 6 und 4 kann eine angenäherte Grenze für die Amplitude A, d.h. die maximale Amplitude des Eingangssignals, berechnet werden. Es gilt:
Aus Gl. 8 ist zu erkennen, dass bei einer Filterfunktion H(s) mit Polen in dem durch X(s) definierten Band ein großer Eingangsamplitudenbereich erreicht werden kann. Das Schleifenfilter kann somit nicht nur zum Erzeugen eines ordnungsgemäßen Grenzzyklus in der Schleife verwendet werden, sondern es erhöht auch den dynamischen Bereich des Pulsbreitenmodulators. Würde H(s) als einfacher Integrator vorgesehen sein, so wäre das System gemäß 3 mit einem einfachen Tiefpassfilter anstelle der Abtaster 106 und 112 als Decodierer, nicht in der Lage, eine Gleichspannungskomponente zu codieren. Das Schleifenfilter, d.h. beispielsweise der oben erwähnte Integrator, kann bekannterweise vor dem Schwellendetektor angeordnet werden, wodurch der Fehler zwischen dem Rückkopplungssignal und dem Eingangssignal integriert wird, was ein Decodieren mit dem bekannten Tiefpassfilter ermöglichen würde. Hierdurch wird jedoch die Bandbreite des Eingangssignals begrenzt. Durch die Anordnung des Schleifenfilters in dem Rückwärtszweig und dem Decodieren des Signals unter Verwendung der Abtaster 106 und 112, wie es oben beschrieben wurde, ist es möglich, ein Gleichspannungssignal ohne Informationsverlust zu codieren und decodieren und gleichzeitig einen sehr hohen dynamischen Bereich für das Eingangssignal zu erhalten. Theoretisch kann durch geeignetes Entwerfen der Schaltung der dynamische Bereich für das Eingangssignal sogar auf unendlich gesteigert werden.
Bei dem in 3 gezeigten Ausführungsbeispiel tastet der Abtaster 112 das von dem Abtaster 106 ausgegebene Signal x(T[n]) mit der Hälfte der Periodendauer der Grenzfrequenz des Limit-Cycle-Pulsbreitenmodulators ab. Bei anderen Ausführungsbeispielen können jedoch andere Abtastraten gewählt werden.
Der Abtaster 112 bewirkt, dass das zeitlich irreguläre Signal x(T[n]) in ein zeitlich reguläres Signal x_r[n] umgewandelt wird.
Mit anderen Worten stellt der Abtaster 112 bei diesem und weiteren Ausführungsbeispielen einen Asynchron-zu-Synchron-Wandler dar. Bei anderen Ausführungsbeispielen können anstelle des Abtasters 112 andere Asynchron-zu-Synchron-Wandler vorgesehen sein. Beispielsweise kann ein Interpolator, der aus mehreren Stützstellen des zeitlich unregelmäßigen Signals eine Interpolation durchführt und die interpolierten Werte an zeitlich regulären Stützstellen berechnet und ausgibt als Asynchron-zu-Synchron-Wandler verwendet werden. Mit anderen Worten gesagt, soll unter Asynchron-zu-Synchron-Wandler ein Bauteil oder Schaltungselement verstanden werden, die ein zeitlich asynchrones Signal in ein synchrones Signal umwandelt. Mit anderen Worten gesagt, ist der Asynchron-zu-Synchron-Wandler ein Wandler, der ein irregulär abgetastetes Signal in ein regulär abgetastetes Signal umwandelt. Das heißt, ein Signal mit zeitlich unregelmäßigen Taktflanken wird in ein Signal mit zeitlich regelmäßigen Taktflanken umgewandelt.
Der in 3 gezeigte Abtaster 112 führt zur Umwandlung des zeitlich irregulären Signals in ein zeitlich reguläres Signal eine Nächster-Nachbar-Interpolation (nearest neighbour interpolation) durch. Die Nächster-Nachbar-Interpolation stellt eine Interpolation 0-ter Ordnung dar. Wie nachfolgend erklärt wird, können bei anderen Ausführungsbeispielen auch andere Interpolationen höherer Ordnung verwendet werden. Vergleicht man das durch das gleichförmige Abtasten erhaltene Signal x_r[n] mit dem durch ein ebenfalls gleichförmiges Abtasten des Eingangssignals erhaltenes Signal x[n], wie es in 3 durch Abtasten des Signals x(t) mittels eines Abtasters 114 dargestellt ist, so kann der Fehler e_r[n] = x_r[n] – x[n] beliebig gering gemacht werden, sofern eine ideale Interpolation anstelle der Nächster-Nachbar-Interpolation verwendet wird. Die Decodierung des Signals p(t) unter Verwendung einer idealen Interpolation erfordert jedoch eine wesentlich höhere Rechenleistung.
4 zeigt ein weiteres Ausführungsbeispiel, bei dem das Schleifenfilter einen Integrator 116 und ein Versatzelement 118 aufweist.
5a und 5b zeigen Ergebnisse einer Simulation, bei der der Integrator 116 ein Gain von k_c = 4/T_c aufweist und das Versatzelement einen konstanten Versatz von T_d = T_c/4 aufweist.
In den 5a und 5b zeigt eine Darstellung einer Simulation, um die Abhängigkeit des Fehlers e_r[n] = x_r[n] – x[n] von der Frequenz des Eingangssignals zu zeigen. Für die Simulation wurde P = l und ein Eingangssignal x(t) mit einer konstanten Amplitude angenommen, die auf 0 dB bezogen ist. 5a und 5b zeigen das Spektrum von x_r[n], welches auf der y-Achse in dB aufgetragen ist, gegenüber der Frequenz f₀, die auf der x-Achse in willkürlichen Einheiten aufgetragen ist.
In 5a weist die Frequenz f₀ einen Wert von f_c/4, und in 5b weist die Frequenz f₀ einen Wert von f_c/64 auf, wobei jeweils eine Amplitude von –10 dB für das Eingangssignal angenommen wurde.
Bei beiden Spektren zeigt sich ein nicht-weißes Fehlerrauschen in einem Saum um die Frequenz des Eingangssignals. Es zeigt sich ferner, dass keine Spuren des Grenzzyklus in dem Spektrum auftreten. Wie bereits oben beschreiben, würde bei einem bekannten Decodierer, der lediglich das zeit-codierte Signal einer Tiefpaßfiltung unterzieht, Spuren des Limit-Cycle in dem Ausgangssignal des Tiefpaßfilters zu erkennen sein.
Die in den 5a und 5b gezeigten Spektren zeigen ferner, dass das Signal-zu-Rauschen-Verhältnis SNR mit abnehmender Frequenz des Eingangssignals zunimmt.
6 zeigt die Abhängigkeit des Signal-zu-Rauschen-und-Verzerrung-Verhältnis (signal to noise and distortion ratio) SNDR in Abhängigkeit von der Amplitude des Eingangssignals für mehrere Frequenzen f0, die bezogen auf das Verhältnis fc/f0 angegeben sind.
In 6 können mehrere Bereiche des Verhaltens des Codier-Decodier-Systems erkannt werden. Unterhalb eines bestimmten Pegels steigt das SNDR an und bleibt danach nahezu konstant für jeden Eingangssignalpegel.
7a zeigt als durchgezogene Linie den in 6 dargestellten Verlauf für die Frequenz fc/f0 = 32. In der gestrichelten Linie ist in 7a der Verlauf des SNDR dargestellt, wie er durch Interpolation des zeitlich irregulär abgetasteten Signalverlaufs x(T[n]) mittels eines so genannten Cubic-Spline-Interpolators ergibt. Es zeigt sich, dass die zwei Bereiche des Verhaltens auf nicht-linearen Verzerrungseffekte beruhen, die durch die Nächster-Nachbar-Interpolation, die in dem Abtaster 112 verwendet wird, hervorgerufen werden und nicht durch den Pulsbreitencodierer selbst.
Eine Erklärung für die abrupte Veränderung des SNDR gemäß 6 ergibt sich aus der Betrachtung der Abweichung der Zeitdauer der Grenzfrequenz des Limit-Cycle-Codierers von dem nominalen Ruhewert T_c, der den minimalen Grenzwert der Oszillationsfrequenz darstellt.
In dem in 7b dargestellten Schaubild ist in logarithmischer Skala die Varianz der Periodenzeit der Pulse, die durch den Pulsbreitencodierer erzeugt werden, bezogen auf die minimale Pulsperiodendauer T_c dargestellt. In dem Bereich I, in dem das SNDR konstant bleibt, erzeugt der Pulsbreitencodierer lediglich eine Pulsbreitenmodulation im Signal p(t), die eine Frequenz aufweist, die unabhängig von dem Pegel des Eingangssignals x(t) ist. In dem Bereich II hängt die Periodendauer von p(t) von dem Eingangspegel ab, der eine Modulation der momentanen Frequenz von p(t) anstelle einer Pulsbreitenveränderung hervorruft. Diese Frequenzmodulation ruft eine Verzerrung des Signals hervor, das durch den Abtaster mit einer festgelegten Rate interpoliert wird.
8 zeigt das mittlere SNDR für Eingangssignale als Funktion unterschiedlicher Überabtastverhältnisse (oversampling ratio) OSR. Die gestrichelte Linie entspricht dabei einem Pegel des Eingangssignals von –40 dB. Die durchgezogene Linie entspricht einem Schaltungsaufbau gemäß einem Ausführungsbeispiel, bei dem ein Noise-Shaping durchgeführt wurde, wie es nachfolgend näher erläutert wird.
Bei diesen Ausführungsbeispielen mit Noise-Shaping wird, wie nachfolgend erklärt wird, ein Noise-Shaping des Fehlers e_r[n] durchgeführt, um das SNR zu verbessern. Diese Ausführungsbeispiele ermöglichen einen Schaltungsaufbau, bei dem lediglich analoge zeit-invariante Filter in der Schaltung zu implementieren sind und aufwändige Interpolationsalgorithmen vermieden werden. Daher ergeben sich ein geringer konstruktiver Aufwand und geringere Herstellungskosten. Bei den nachfolgend gezeigten Ausführungsbeispielen mit Noise-Shaping wird das Eingangssignal mit einem bestimmten Überabtastverhältnis (oversampling ratio) OSR abgetastet.
9 zeigt den Aufbau gemäß 3, wobei in dem Schaltungsaufbau mit Noise-Shaping gemäß 9 zusätzlich der Ausgang des Abtasters 112 mit einem Eingang eines Filters 120 verschaltet ist. Der Eingang des Filters 120 ist ferner mit dem Eingang des Codierer-Decodierer-Systems verschaltet, um das Eingangssignal x(t) zu empfangen, welches mit dem rückgeführten Signal verknüpft wird, um durch das Filter 120 ein spektrales Noise-Shaping des Fehlers e_r[n] durchzuführen. Der Ausgang des Filters 120 ist mit einem Eingang des Summationsknotens 102 verschaltet, dessen weiterer Eingang mit dem Rückwärtszweig des Limit-Cycle-Codierers verschaltet ist. Mit anderen Worten gesagt, ist das Filter 120 funktional so ausgebildet, dass durch das Rückführen des Ausgangssignals des Decodierers ein Noise-Shaping des Fehlers durchgeführt wird, der durch die Umwandlung des zeitlich unregelmäßigen Signals zu einem zeitlich regelmäßigen Signals in dem Decodierer eingebracht wird.
10 zeigt ein Ausführungsbeispiel, welches ein Noise-Shaping mit einer Noise-Shaping-Funktion erster Ordnung bei dem in 4 gezeigten Schaltungsaufbau implementiert. Genauer gesagt, weist das in 10 gezeigte Filter 120 bei dem gezeigten Ausführungsbeispiel eine Noise-Shaping-Funktion H_s(s) =2f_c/s auf. Bei dem Ausführungsbeispiel wird das Ausgangssignal x_r[n] an einen Eingang eines Summationsknoten 170 zurückgeschleift. Ein weiterer Eingang des Summationsknotens 170 empfängt das analoge Eingangssignal x(t). Ein Ausgang des Summationsknotens 170 ist mit dem Filter 120 verschaltet. Entsprechend zu 4 ist das Schleifenfilter der Limit-Cycle-Schleife durch einen Integrator 116 und ein Versatzelement 118 gebildet.
11 zeigt eine Simulation des Spektrums von x_r[n] bei einem Eingangssignal von 0 dB und einer Frequenz von fc/f₀ = 64. Der Interpolationsfehler e_r[n], zeigt ein Hoch-Pass-Spektrum, mit einer Steigung von 20 dB pro Dekade.
Die durchgezogene Linie in 8 zeigt den Verlauf des mittleren SNDR für unterschiedliche Überabtastverhältnisse OSR. Bei Vergleich mit der gestrichelten Linie in 8, bei der kein Noise-Shaping durchgeführt wurde, lässt sich die Verbesserung des SNDR durch die Noise-Shaping-Schleife erkennen.
Zurückgehend auf die 6, lässt sich aus der Darstellung des SNDR über dem Eingangssignalpegel erkennen, dass das Vorsehen des Integrators 116 in der Limit-Cycle-Schleife bzw. Pulsbreitenmodulations-Schleife der Eingangsamplitudenbereich erweitert wird, je geringerer die Eingangsfrequenz ist.
Dies kann mit dem Noise-Shaping-Effekt kombiniert werden, so dass eine Erhöhung der SNDR möglich wird.
12 zeigt den erreichbaren dynamischen Bereich für das System von 10 für unterschiedliche OSR.
Unter Bezugnahme auf 13 soll nun ein Ausführungsbeispiel erklärt werden, bei dem eine Reduzierung des OSR bei gleichzeitigem hohem SNR möglich ist, indem ein Multibit-Quantisierer verwendet wird, der die Abtastdichte pro Grenzzyklus-Periodendauer erhöht.
Gemäß 13 ist ein Multi-Bit-Quantisierer bzw. Mehrfach-Schwellenwertdetektor 122 an seinem Eingang mit einem Knoten 124 verschaltet, der zwischen dem Summationsknoten 102 und dem Schwellenwertdetektor 100 angeordnet ist. Der Multi-bit-Quantisierer 122 kann beispielsweise ein Multi-Bit-Flash-Quantisierer sein. Der Ausgang des Multi-Bit-Quantisierers 122 ist mit einem Eingang eines Flankendetektors 126 und einem Eingang eines Digital-zu-Analog-Wandlers 128 verschaltet. Ein Ausgang des Flankendetektors 126 ist mit dem Abtaster 106 zum Abtasten des Signals u(t) verschaltet. Der Ausgang des Abtasters 106 ist bei diesem Ausführungsbeispiel mit einem Eingang eines Summationsknotens 130 verschaltet. Ein weiterer Eingang des Summationsknotens ist mit dem Ausgang des Digital-zu-Analog-Wandlers 128 verschaltet.
Nachfolgend werden anhand der 14 bis 21 weitere Ausführungsbeispiele beschreiben, bei denen in dem Codierer eine Zeitquantisierung durchgeführt wird. Diese Codierer-Decodierer-Systeme ermöglichen die Verwendung digitaler Schaltungselemente und die Verarbeitung der Signale mit digitaler Schaltungstechnik bzw. digitaler Hardware. Darüber hinaus wird die Verwendung als Datenkonvertierer durch das Zeitquantisieren ermöglicht.
Insbesondere kann durch die Verwendung eines digitalen Flip-Flops anstelle einer analogen Sample-Hold-Einheit das Abtasten des Signals p(t) mit digitaler Technik in synchroner Weise erfolgen.
14 zeigt ein Ausführungsbeispiel, das eine zeitliche Quantisierung in dem System gemäß 3 einführt. Obwohl nachfolgend nur einige ausgewählte Ausführungsbeispiele für die Implementierung einer zeitlichen Quantisierung dargestellt werden, soll an dieser Stelle darauf hingewiesen, dass jede der vorherig erklärten Ausführungsbeispiele auch als zeit-quantisierte Implementierung, d.h. beispielsweise mit einem Abtaster in dem Codierer, wie es nachfolgend erklärt wird, realisiert werden kann.
Gemäß 14 ist in dem Vorwärtszweig eines als Limit-Cycle-Pulsbreitenmodulator ausgebildeten Codierers 132, der den bereits in 3 beschriebenen Schwellenwertdetektor 100 aufweist, zwischen dem Summationsknoten 102 und dem Schwellenwertdetektor 100 ein Abtaster 134 angeordnet, der eine zeitliche Quantisierung mit der Abtastrate 1/T_r in dem Codierer 132 bewirkt. In dem Rückwärtszweig des Codierers 132 ist ein Digital-Analog-Wandler 136 angeordnet, der mit einem analogen Filter 140 verschaltet ist. Der Ausgang des Filters 140 ist mit dem Summationsknoten 102 verschaltet.
Das in 14 dargestellte Codierer-Decodierer-System weist einen Decodierer 138 auf, der ein digitales Filter 142 umfasst, welches mit dem Ausgang des Codierers 132 verschaltet ist. Ein Ausgang des Filters 142 ist mit einem Abtaster 144 verschaltet. Ein Zeitgebungseingang des Abtasters 144 ist mit einem Ausgang eines Flankendetektor 146 verschaltet, dessen Eingang mit dem Ausgang des Codierers verschaltet ist. Der Ausgang des Abtasters 144 ist mit einem Eingang eines Abtasters 148 verbunden, der ein Umsetzten des asynchrones, d.h. zeitlich unregelmäßig abgetasteten Ausgangssignals des Abtasters 144 in ein synchrones, d.h. zeitlich regelmäßiges Signal bewirkt.
Es ist zu bemerken, dass bei diesem Ausführungsbeispiel zwei Filter vorgesehen sind, d.h. das analoge Filter 140 welches in dem Rückwärtszweig des Codierers 132 angeordnet ist, und das digitale Filter 142, welches in dem Decodierer angeordnet ist und bei einem Ausführungsbeispiel die Filterfunktion des analogen Filters 140 in digitaler Weise nachbildet oder annähernd nachbildet. Unter annähernd nachbildet soll hierbei verstanden werden, dass die Filterfunktion des einen Filters in Abhängigkeit von der Filterfunktion des anderen Filters steht, wobei ein gewisser Fehler, der einen vorbestimmten Betrag nicht überschreitet, zugelassen sein soll. Beispielsweise kann der maximale Fehlerbetrag 1% oder 5% betragen.
Bei einem Ausführungsbeispiel kann der Digital-zu-Analog--Wandler 136 nach dem Filter 140 angeordnet sein, so dass im Rückwärtszweig des Codierers 132 nicht eine Digital-zu-Analog--Wandlung des Signals p[n] sondern des durch Filtern des Signals p[n] gewonnenen Signals u[n] durchgeführt wird. Dies kann bei einem Ausführungsbeispiel ausgenützt werden, um auf das Filter 142 zu verzichten, da das Signal p[n] am Ausgang des Filter 140 erzeugt wird und dem Decodierer zum Decodieren des zeit-codierten Signals p[n] zugeführt werden kann.
Die Verwendung zweier getrennter Filter mit der gleichen oder zumindest ähnlichen Filterfunktion, d.h. eines Filters in dem Codierer 132 und eines Filters in dem Decodierer 138, weist jedoch den Vorteil auf, dass durch das Nachbilden oder annähernde Nachbilden des beim Codieren in der Rückkopplungsschleife verwendeten Filters 140 in dem Decodierer das Decodieren lediglich unter Verwendung des zeit-codierten Signals p(t) bzw. p[n] erfolgen kann und keine zusätzliche Übertragung des Signals u(t) bzw. u[n] erforderlich ist. Dies kann insbesondere dann zu Vorteilen führen, wenn Codierer und Decodierer weit voneinander entfernt sind oder aus sonstigen Gründen eine zusätzliche Übertragung des Signals u(t) bzw. u[n] unvorteilhaft ist.
Unter Bezugnahme auf 14 bringt das Einführen einer zeitlichen Quantisierung in dem Codierer einen zusätzlichen Fehler in das System ein, da die abgetastete Signalfolge T[n] nicht mit der abgetasteten Signalfolge T[n] übereinstimmt, die durch das nicht-zeit-quantisierte korrespondierende Ausführungsbeispiel gemäß 3 erzeugt wurde.
Dieser Fehler q_r[n] kann als zusätzliche Komponente zu dem Signal x[n] angesehen werden. In dem System gemäß 14 wird das Signal u_r[n] unter Verwendung des Signals p[n] erzeugt. Dies wird durch ein reproduzieren des Effekts des Filters H(s) durch das digitale Filter H(z) erreicht, dessen Impulsantwort durch Anwendung des Impuls-Invarianz-Prinzips auf das Filter H(s) bei einer Abtastrate T_r ermittelt werden kann. Es gilt: H(z) = Z(hd[n]), hd[n] = ha(nTr) ha(t) = L–1(H(s)) Gl. 9
Durch Hinzufügen des Abtasters 134 in die Schleife gemäß 14 wird bewirkt, dass das Signal u(nT_r) gleich dem von dem Filter 142 ausgegebenen Signal u_r[n] ist. Bei einem Ausführungsbeispiel, bei dem das Signal p(t) außerhalb der Schleife zum Erzeugen des zeit-codierten Signals Codierers abgetastet wird, wäre dies nicht immer erfüllt, so dass hier ein zusätzlicher Fehler zu q_r[n] aufgrund des Aliasspektrums bzw. der Alias-Komponenten von p(t) addiert wird. Der zusätzliche Fehler ist diskontinuierlich und stellt daher ein nicht-bandbegrenztes Signal dar.
In dem System gemäß 14 weisen sowohl das Filter H(s) als auch das Filter H(z) das Aliasspektrum auf. Für das System gemäß 14 sollen nun folgende Bedingungen festgelegt werden:
Die in Gl. 10 angeführten Bedingungen bedeuten, dass H(s) asymptotisch eine Tiefpasscharakteristik aufweist, und dass H(s) und H(z) als äquivalent zu betrachten sind, sofern das ROSR groß genug ist.
15 zeigt ein weiteres Ausführungsbeispiels, welches eine Modifikation des in 14 gezeigten Ausführungsbeispiels darstellt. In 14 ist anstelle des Abtasters 134 ein Flip-Flop 150 vorsehen, das einen Zeitgebungseingang aufweist, um ein Zeitgebungssignal mit der Periodendauer Tr von einem Tatktsignalgenerator zu empfangen. Der Dateneingang des Flip-Flops 150 ist mit dem Ausgang des Schwellenwertdetektors 100 verbunden. Mit anderen Worten gesagt, ist der durch das Flip-Flop realisierte Zeit-Quantisierer in der Limit-Cycle-Schleife des Codierers bei diesem Ausführungsbeispiel nach dem Schwellenwertdetektor angeordnet.
Ferner ist in dem Ausführungsbeispiel gemäß 15 in dem Rückwärtszweig des Codierers eine Versatzschaltung 152, ein Digital-zu-Analog-Wandler 154 und ein Filter 156 vorgesehen. Diese Anordnung der Komponenten entspricht dem in 4 gezeigten Ausführungsbeispiel, wobei gemäß 4 der Rückwärtszeig jedoch nur analoge Signal in den Vorwärtszweig rückkoppelt, so dass das Versatzelement gemäß 4 rein analog ausgebildet ist und ferner kein Digital-zu-Analog-Wandler erforderlich ist. In dem Decodierer ist ferner ein Up-Down-Zähler 160 eingangsseitig mit einem Knoten 158 zwischen der Versatzschaltung 152 und dem Digital-zu-Analog-Wandler 154 verschaltet. Der Ausgang des Up/Down-Zählers 160 ist entsprechend zu dem Ausführungsbeispiel gemäß 14 mit dem synchronen Abtaster 148 verschaltet und weist ferner einen Zeitgebungseingang auf, der mit dem Flankendetektor 146 verschaltet ist.
Bei dem in 15 gezeigten Ausführungsbeispiels ist das in 14 gezeigte digitale Filter H(z) 142 durch den Up-Down-Zähler 160 gebildet und das in 4 gezeigte Versatzelement 118 durch die digitale Versatzschaltung 152 mit einer ganzzahligen Anzahl von Samples z^–d.
16a und 16b zeigen ein durch das Ausführungsbeispiel gemäß 15 erzeugtes Spektrum für die zwei sinus-förmigen Test-Eingangssignale, die bereits in den 5a und 5b verwendet wurden, mit einem ROSR von 256. Es ist zu erkennen, dass erhöhte Spektralanteile um die Frequenz des Eingangssignals auftreten, die mit zunehmender Frequenz des Eingangssignals ansteigen.
In einer weiteren Modifikation ist es bei einem Ausführungsbeispiel, welches in 17 dargestellt ist, vorgesehen, die in den 16 auftretenden Spektralanteile durch ein spektrales Noise-Shaping zu beseitigen, wie es bereits in analoger Weise in dem Ausführungsbeispiel von 9 durchgeführt wurde. Es sei an dieser Stelle bemerkt, dass bei diesem Ausführungsbeispiel durch Noise-Shaping nicht nur ein Fehler kompensiert wird, der durch den Schwellenwertdetektor 100 eingebracht wird, sondern es wird auch ein Fehler kompensiert, der durch das Zeit-Quantisierungselement zum Erzeugen der synchronen Zeit-Quantisierung in der Limit-Cycle-Schleife eingebracht wird, wobei das Zeit-Quantisierungselement bei diesem Ausführungsbeispiel wie in 17 gezeigt durch den Abtaster 134 gebildet ist. Allgemein kann anstelle des Abtasters 134 als Synchron-Zeit-Quantsierungselement beispielsweise auch ein D-Flip-Flip, wie in 15 und der nachfolgend erklärten 18 gezeigt, verwendet werden. Ferner kann das Synchron-Zeit-Quantisierungselement bei Ausführungsbeispielen sowohl vor dem Schwellendetektor 100 als auch nach dem Schwellendetektor 100 angeordnet sein.
Zum Erreichen des Noise-Shaping ist der Ausgang des Decodieres mit dem Eingang des Codierers verschaltet. Genauer gesagt, ist der Ausgang des Abtasters 148 mit einem Eingang eines weiteren Digital-zu-Analog-Wandlers 162 verschaltet. Der Ausgang des Digital-zu-Analog-Wanders 162 ist mit dem Eingang eines Filters 164 verschaltet. Der Ausgang des Filters 164 ist mit einem Eingang des Summationsknotens 102 verschaltet, der an einem weiteren Eingang mit dem Rückwärtszweig des Codierers verschaltet ist.
Das Filter 164 bewirkt entsprechend zu dem Filter gemäß 9 ein, ein Hinsichtlich der weiteren in 18 gezeigten Schaltungselemente wird auf die Beschreibung der vorhergehenden Figuren verwiesen.
Ein weiteres Ausführungsbeispiel, welches eine Modifikation des in 17 gezeigten Ausführungsbeispiels darstellt, ist in 18 gezeigt. Gemäß 18 ist in dem Rückwärtszweig die bereits in 15 gezeigte digitale Versatzschaltung 152 angeordnet, die direkt mit dem Digital-zu-Analog-Wandler 154 verschaltet ist. Ferner ist in dem Decodierer gemäß 17 entsprechend zu 15 das Filter 142 durch den bereits Up-Down-Zähler 160 gebildet, der mit dem Abtastern 144 verschaltet ist.
Gemäß dem in 18 beschriebenen Ausführungsbeispiels ist in dem Rückwärtszweig des Codierers kein Filter angeordnet. Vielmehr ist das für die Pulsbreitemodulation in der Limit-Cycle-Schleife erforderliche Filter 164 in dem Vorwärtszweig des Codierers angeordnet. Genauer gesagt, ist das Filter 164 zwischen dem Summationsknoten 102 und dem Schwellenwertdetektor 100 angeordnet.
Das Codierer-Decodierer-System gemäß 18 weist zusätzlich zu dem Summationsknoten 102 einen weiteren Summationsknoten 166 auf, der einen ersten Eingang aufweist, der mit dem Digital-zu-Analog-Wandler 162 verschaltet ist, und einen zweiten Eingang aufweist, um das Eingangssignal zu empfangen. Der Ausgang des Summationsknoten 166 ist mit einem Eingang eines Filters 168 verschaltet, dessen Ausgang mit einem Eingang des Summationsknotens verschaltet ist. Genauer gesagt sind bei dem in 18 dargestellten System die in 17 dargestellten Filter Hs(s) 120 und H(s) 110 durch Integratoren erster Ordnung gebildet.
Bei dem in 18 dargestellten System sind der Sigma-Delta-Schleifen-Integrator und der Integrator der Pulsbreitenmodulationsschleife gemeinsam in dem Integrator 164 verwirklicht. Die Integratorverstärkung (integrator gain) teilt sich dabei in zwei Verstärkungen gemäß Gl. 11:
19 zeigt eine Simulation des durch das System gemäß 18 erzeugten Spektrums für ein sinusförmiges Eingangssignal mit ROSR = 8. Der Fehler e_r[n], der durch das Abtasten des zeitlich ungleichmäßigen Signals in dem Decodierer entsteht, fügt sich zu dem Zeit-Quantisierungsfehler aufgrund der synchronen Zeitquantisierung T_r in der Pulsbreitenmodulationsschleife bzw. Limit-Cycle-Schleife und weist ein Hochpass-Spektrum auf, welches entsprechend zu 11 eine Steigung von 20 dB pro Dekade aufweist.
Da die beschriebenen Ausführungsbeispiele jeweils am Ausgang des Decodierers ein digitales Ausgangssignal ausgeben, können dieselben auch als Analog-Digital-Wandler aufgefasst werden. Insbesondere stellen die in 8, 10, 17 und 18 gezeigten Ausführungsbeispiele mit dem zweifachen Noise-Shaping Ausführungsbeispiele eines Sigma-Delta-Wandlers dar, bei dem der bei herkömmlichen Sigma-Delta-Wandlern verwendete Multi-Bit-Quantisierer durch ein Codierer-Decodierer-System, wie es in den Ausführungsbeispielen gezeigt ist, ersetzt wird.
Dies wird durch die 19 verdeutlicht, bei der in einem Vorwärtszweig eines Sigma-Delta-Wandlers 200 das Schleifenfilter 120 angeordnet ist, welches mit einem Codierer-Decodierer-System 202, das gemäß den oben beschriebenen Ausführungsbeispielen ausgebildet sein kann, verschaltet ist. Das Codierer-Decodierer-System erzeugt aus dem analogen Eingangssignal ein digitales Ausgangssignal y[n], wobei über eine Sigma-Delta-Schleife, die den Digital-zu-Analog-Wandler 162 aufweist, ein analoges Signal, das auf dem Ausgangssignal y[n] des Decodierers basiert, in das Schleifenfilter zurückführt.
Obwohl die Ausführungsbeispiele mit einer Sigma-Delta-Schleife, die ein Noise-shaping zusätzlich zu dem Noise-Shaping in der Pulsbreitenmodulationsschleife durchführen, eine Realisierung in erster Ordnung aufweisen, können andere Ausführungsbeispiele auch mehr als eine Noise-Shaping-Schleife bzw. Sigma-Delta-Schleife, d.h. eine Realisierung mit zweiter oder höherer Ordnung umfassen. Entsprechendes gilt für das Noise-Shaping in der Pulsbreitenmodulationsschleife. Mit anderen Worten gesagt, können sowohl in der Pulsbreitenmodulationsschleife als auch in der „äußeren Sigma-Delta-Schleife", d.h. der Schleife vom Decodierer zurück zum Codierer, jeweils höhere Ordnungen, d.h. mehrere Schleifen vorgesehen werden.
Obwohl in den Ausführungsbeispielen die Anwendung des erfindungsgemäßen Codierer-Decodierer-Systems als Quantisierer in einem Sigma-Delta-Analog-zu-Digital-Wandler gezeigt ist, ist es verständlich, dass auch andere Typen von Wandlern, beispielsweise Wandler auf der Basis von Delta-Modulatoren das hierein beschriebene Codierer-Decodierer-System als Quantisierer verwenden können. Grundsätzlich können die Systeme auch in umgekehrte Weise, d.h. als Digital-zu-Analog-Wandler eingesetzt werden, wie es bei Sigma-Delta-Wandlern bekannt ist.
Obwohl in gezeigten Ausführungsbeispielen der Codierer als ein Pulsbreitenmodulator ausgebildet ist, können in anderen Ausführungsbeispielen auch Codierer für andere Zeit-Codierungen verwendet werden.
Unter erneuter Bezugnahme auf 18 soll im Folgenden das Verhältnis des dort gezeigten Quantisierers mit einem Codierer-Decodierer-System im Vergleich zu dem Multi-Bit-Quantisierers eines herkömmlichen Sigma-Delta-Modulators beschrieben werden. 20a zeigt das Verhältnis für mehrere OSR und ROSR-Kombinationen für den Sigma-Delta-Modulator gemäß 18 im Vergleich zu einem herkömmlichen Sigma-Delta-Modulator mit Multi-Bit-Flash-Quantisierer, was in 20b dargestellt ist.
Der Wert von P wurde hierbei eine Reskalierung unterzogen, so dass der maximale Eingangspegel 0 dB aufweist und die Frequenz des Eingangssignals in der Mitte der Signalbandbreite liegt.
In dem System gemäß 18 ist die Bandbreite, die für den integrator, die Digita-zu-Analog-Wandler und den Schwellenwertdetektor erforderlich sind, durch die Frequenz f_c des Limit-Cycles bestimmt und lediglich ein kleiner Abschnitt der digitalen Logik arbeitet bei der höheren Taktfrequenz f_r = 1/T_r. Der Modulator gemäß 18 würde Operationsverstärker und Digital-zu-Analog-Wandler benötigen, die mit der gleichen Geschwindigkeit wie der herkömmliche Modulator, der gemäß 20b verwendet wurde, da die Abtastrate in 20b so vorgesehen wurde, dass diese den doppelten Wert als die nominale Cycle-Limit-Frequenz aufweist. Ferner wurde die x-Achse in 20a angepasst, um die ROSR der Anzahl von Komparatoren, die in dem Flash-Quantisierer verwendet werden, anzupassen. Daher sollte der dynamische Leistungsverbrauch im analogen Abschnitt der beiden Modulatoren gemäß 21a und 21b gleich sein.
Wie es zu erwarten war, skaliert in dem herkömmlichen Modulator die SNR mit der Quantisierer-Auflösung.
Für das System gemäß 18 zeigt sich in 20a, dass die SNR durch den Wert von ROSR und die aufgrund der Nächster-Nachbar-In terpolation sich ergebenden Begrenzungen, die unter Bezugnahme auf 21 erläutert wurden. Es ist zu erkennen, dass die durch das System gemäß 18 erreichbare SNR über der des herkömmlichen Modulators liegt.
Daher können die hierein beschriebenen Codierer-Decodierer-Systeme bzw. Wandler, die ein solches Codierer-Decodierer-System aufweisen, bei vergleichbarem Leistungsverbrauch eine höhere SNR erreichen. Umgekehrt ausgedrückt bedeutet dies, dass die beschriebenen Codierer-Decodierer-Systeme bzw. Wandler bei gleichem SNR geringeren Leistungsverbrauch aufweisen. Zusätzlich wird auch der Schaltungsaufbau wesentlich vereinfacht.
Es ist an dieser Stelle festzustellen, dass eine äquivalente „Auflösung" des Quantisierers mit Codierer-Decodierer-System durch eine Skalierung der Amplitude P des Codierer-Ausgangssignals p(t) verändert werden kann. Ebenso kann die Auflösung durch die Wort-Länge des Up-Down-Zählers und die Auflösung des Digital-zu-Analog-Wandlers
22 zeigt eine Zeitbereich-Darstellung des Ausgangssignals des Modulators in 21a mit OSR = 16 und OSR = 64, wobei jeweils ROSR = 8 und ein Eingangssignal –20 dB aufweist.
Wie zu erkennen ist, verwendet das System mit OSR = 64 mehr Stufen als der Codierer mit OSR = 16 zur Darstellung des Signals, wobei die durch den Quantisierer verbrauchte Fläche in Hardwareimplementation abgesehen davon, dass 2 Bits mehr in dem Zähler zu implementieren sind, die gleiche ist. Ferner weisen beide dargestellte Systeme das gleiche ROSR auf, so dass sich die gleiche Taktrate f_r ergibt. Dies bedeutet jedoch, dass die beschriebenen Ausführungsbeispiele die Möglichkeit eröffnen, Datenkonvertierer mit digital programmierbarer Auflösung und Bandbreite zu schaffen.
Es sei an dieser Stelle ferner bemerkt, dass ein Ein-Bit-Sigma-Delta-Modulator der mit der Abtastrate f_r arbeitet, das gleiche SNR erzeugen würde, da das Überabtastverhältnis durch die ROSR erhöht wird, wobei jedoch die Bandbreite der Analogkomponenten ebenfalls erhöht werden müsste, was einen zusätzlichen Leistungsverbrauch im Vergleich zu den beschriebenen Ausführungsbeispielen bedeuten würde.

100: Schwellenwertdetektor
102: Summationsknoten
104: Flankendetektor
105: Signalerzeugungseinheit
106: Abtaster
107: Digital-zu-Analog-Wandler
108: Knoten
110: Schleifenfilter
112: Abtaster
114: Abtaster
116: Integrator
118: Versatzelement
120: Filter
122: Multi-bit-Quantisierer
124: Knoten
126: Flankendetektor
128: Digital-zu-Analog-Wandler
130: Summationsknoten
132: Codierer
134: Abtaster
136: Digital-zu-Analog-Wandler
138: Decodierer
140: Filter
142: digitales Filter
144: Abtaster
146: Flankendetektor
148: Abtaster
150: D-Flip-Flop
152: Versatzschaltung
154: Digital-zu-Analog-Wandler
156: Filter
158: Knoten
160: Up/Down-Zähler
162: Digital-zu-Analog-Wandler
164: Filter
166: Summationsknoten
168: Filter
170: Summationsknoten
200: Sigma-Delta-Wandler
202: Codierer-Decodierer-System

Claims

Verfahren zum Erzeugen eines decodierten Signals (x_r[n]) aus einem zeit-codierten Signal (p(t); p[n]), mit folgenden Schritten: Erzeugen eines ersten Signals (u(t), u[n]) aus dem zeit-codierten Signal (p(t); p[n]) durch Filtern des zeit-codierten Signals (p(t); p[n]); Erzeugen eines zweiten Signals (x(T[n])) durch Abtasten des ersten Signals (u(t); u[n]) entsprechend zu Flanken des zeit-codierten Signals; und Erzeugen des decodierten Signals (x_r[n]; y[n]) durch Umwandeln des zweiten Signals (x(T[n])) in ein zeitlich regelmäßiges Signal.
Verfahren nach Anspruch 1, bei dem die Flanken des zeit-codierten Signals einen zeitlich unregelmäßigen Abstand aufweisen.
Verfahren nach Anspruch 1 oder 2, bei dem das erste Signal durch das Filtern des zeit-codierten Signals als eine Repräsentation eines bei dem Codieren des codierten Signals verwendeten Signals (u(t)) erzeugt wird.
Verfahren nach Anspruch 1 bis 3, bei dem das zeit-codierte Signal unter Verwendung eines dritten Signals (u(t)) codiert wird, wobei in dem Schritt des Filterns das erste Signal als eine Darstellung (u_r[n]) des dritten Signals (u(t); u[n]) erzeugt wird.
Verfahren nach Anspruch 4, bei dem das zeit-codierte Signal durch folgende Schritte erzeugt wird: Erzeugen eines vierten Signals (w(t); w[n]) unter Verwendung des Signals (x(t)), das codiert werden soll, und des dritten Signals (u(t)); Erzeugen des zeit-codierten Signals durch Vergleichen des vierten Signals (w(t); w[n]) mit einem Schwellenwert.
Verfahren nach Anspruch 5, bei dem die Flanken des zeit-codierten Signals eine Zeitfolge von Zeitpunkten (T[n]) darstellen, zu denen das vierte Signal (w(t); w[n]) den Schwellenwert erreicht.
Verfahren nach Anspruch 6, wobei das zweite Signal (u_r[n]) eine Darstellung des dritten Signals (u(t)) zu den Zeitpunkten ist, zu denen das vierte Signal (w(t)) den Schwellenwert erreicht.
Verfahren nach Anspruch 4, bei dem das zeit-codierte Signal durch folgende Schritte erzeugt wird: Vergleichen eines von dem zu codierenden Signal abhängigen Signals mit einem Schwellenwert, wobei der Schwellenwert abhängig von dem dritten Signal zeitlich variiert wird.
Verfahren nach Anspruch 8, bei dem die Flanken des zeit-codierten Signals eine Zeitfolge von Zeitpunkten darstellen, zu denen das von dem zu codierenden Signal abhängige Signal den von dem dritten Signal abhängigen Schwellenwert erreicht.
Verfahren nach Anspruch 9, wobei das zweite Signal eine Darstellung des Schwellenwerts zu den Zeitpunkten ist, zu denen das zu codierende Signal den von dem dritten Signal abhängigen Schwellenwert erreicht.
Verfahren nach einem der Ansprüche 1 bis 10, bei dem das zeit-codierte Signal durch einen selbst-oszillierenden Limit-Cycle-Codierer erzeugt wird.
Verfahren nach Anspruch 11 bei dem das synchrone Abtasten bei einer Frequenz erfolgt, die gleich oder größer als die maximale Limit-Cycle-Frequenz des selbstoszillierenden Limit-Cycle Codierers ist.
Verfahren nach Anspruch 11 oder 12, wobei ein Ausgangssignal des Limit-Cycle-Codierers über ein Schleifenfilter (110; 140) zu einem Schwellenwertdetektor (100) des Limit-Cycle-Codierers zurückgeschleift wird, und wobei in dem Schritt des Erzeugens des ersten Signals (u(t); u[n]) aus dem zeit-codierten Signal (p(t); p[n]) ein Filtern des zeit-codierten Signals (p(t); p[n]) mit einer Übertragungsfunktion erfolgt, die einer Übertragungsfunktion des Schleifenfilters nachgebildet ist.
Verfahren nach Anspruch 13, bei dem das Schleifenfilter ein erstes Teilfilter, das in einem Rückwärtszweig des Limit-Cycle-Codierers angeordnet ist, und ein zweites Teilfilter aufweist, das in einem Vorwärtszweig des Limit-Cycle-Codierers angeordnet ist.
Verfahren zum Wandeln eines analogen Eingangssignals (x(t)) in ein digitales Ausgangssignal (x_r[n]; y[n]) mit folgenden Schritten: Erzeugen eines zeit-codierten Signals (p(t); p[n]) basierend auf dem analogen Eingangssignal (x(t)); Erzeugen eines ersten Signals (u(t); u[n]) durch Filtern des zeit-codierten Signals (p(t); p[n]); Erzeugen eines zweiten Signals (x(T[n]) durch Abtasten des ersten Signals (u(t); u[n]) entsprechend zu Flanken des zeit-codierten Signals; und Erzeugen eines digitalen Ausgangssignals (x_r[n]; y[n]) durch Umwandeln des zweiten Signals (x(T[n]) in ein zeitlich regelmäßig abgetastetes Signal.
Verfahren nach Anspruch 15, bei dem ein analoges drittes Signal, welches auf dem digitalen Ausgangssignal (y[n]) basiert, mit dem analogen Eingangssignal (x(t)) verknüpft wird.
Verfahren nach Anspruch 15 oder 16, bei dem das zeit-codierte Signal (p(t); p[n]) ein pulsbreiten-moduliertes Signal ist.
Verfahren nach Anspruch 17, bei dem das zeit-codierte Signal durch einen selbstoszillierenden Limit-Cycle-Codierer erzeugt wird, wobei das synchrone Abtasten mit einer konstanten Frequenz erfolgt, die größer oder gleich der maximalen Frequenz des Limit-Cycle-Codierers ist.
Verfahren nach einem der Ansprüche 16 bis 18, bei dem das analoge dritte Signal an einem ersten Knoten (170) mit dem Eingangssignal zu einem vierten Signal verknüpft wird, und wobei das vierte Signal einem Schwellenwertdetektor (100) des Limit-Cycle-Codierers zugeführt wird.
Verfahren nach Anspruch 19, wobei ein fünftes analoges Signal, welches auf dem codierten Signal basiert, an einem zweiten Knoten (102), der zwischen dem ersten Knoten (170) und dem Schwellenwertdetektor (100) angeordnet ist, mit dem vierten Signal zu einem sechsten Signal verknüpft wird, wobei das sechste Signal dem Schwellenwertdetektor zugeführt wird.
Verfahren nach Anspruch 20, bei dem das sechste Signal vor dem Zuführen zu dem Schwellenwertdetektor durch ein erstes Filter (164) gefiltert wird.
Verfahren nach Anspruch 21, bei dem das vierte Signal durch ein zweites Filter (168) gefiltert wird, wobei das erste Filter (164) ein Schleifenfilter des Limit-Cycle-Codierers bildet und das erste (164) und zweite (168) Filter zusammen ein Schleifenfilter einer zeitkontinuierlichen Sigma-Delta-Schleife bildet.
Decodierer für ein zeit-codiertes Signal mit folgenden Merkmalen: einem Eingang; einem Filter (110; 142; 160), das mit dem Eingang verschaltet ist; einem ersten Abtaster (106; 144), der einen Signaleingang aufweist, der mit einem Ausgang des Filters verschaltet ist; und einem Asynchron-zu-Synchron-Wandler (112; 148), der einen Signaleingang aufweist, der mit dem Ausgang des ersten Abtasters verschaltet ist, und einen Ausgang aufweist, der mit einem Ausgang des Codierer-Decodierer-Systems verschaltet ist.
Decodierer nach Anspruch 23, wobei der Decodierer einen Flankendetektor (104; 126; 146) aufweist, der einen Eingang aufweist, der mit dem Eingang des Decodierers verschaltet ist, und einen Ausgang aufweist, der mit einem Zeitgebungssignaleingang des ersten Abtasters verschaltet ist.
Codierer-Decodierer-System mit folgenden Merkmalen: einem Codierer zum zeitlichen Codieren eines Eingangssignals; einem Decodierer, der einen Eingang aufweist, der mit einem Ausgang des Codierers verschaltet ist, wobei der Decodierer folgende Merkmale aufweist: einen Eingang; einen Flankendetektor (104; 126; 146), der einen Eingang aufweist, der mit dem Eingang des Decodierers verschaltet ist; einen ersten Abtaster (106; 144), der einen Signaleingang, der mit dem Eingang des Decodierers verschaltet ist, und einen Zeitgebungssignaleingang aufweist, der mit einem Ausgang des Flankendetektors verschaltet ist; und einen Asynchron-zu-Synchron-Wandler (112; 148), der einen Signaleingang aufweist, der mit dem Ausgang des ersten Abtasters verschaltet ist, und einen Ausgang aufweist, der mit einem Ausgang des Codierer-Decodierer-Systems verschaltet ist.
Codierer-Decodierer-System nach Anspruch 25, wobei der Decodierer ein Filter aufweist, das zwischen den Eingang des Decodierers und den ersten Abtaster (106; 144) geschaltet ist.
Codierer-Decodierer-System nach Anspruch 25 oder 26, bei dem der Codierer als ein Pulsbreitenmodulator ausgebildet ist.
Codierer-Decodierer-System nach einem der Ansprüche 24 bis 26, bei dem der Codierer als ein selbstoszillierender Limit-Cycle-Codierer ausgebildet ist.
Codierer-Decodierer-System nach Anspruch 28, bei dem der Synchron-Abtaster eingerichtet ist, um ein von dem ersten Abtaster empfangenes Signal bei einer Frequenz abzutasten, die gleich oder größer als die maximale Limit-Cycle-Frequenz des selbst-oszillierenden Limit-Cycle-Codierers ist.
Codierer-Decodierer-System nach Anspruch 29, bei dem das Schleifenfilter des Limit-Cycle-Codierers ein erstes Filter aufweist, das in einem Vorwärtszweig des Limit-Cycle-Codierers angeordnet ist.
Codierer-Decodierer-System nach Anspruch 29 oder 28, bei dem ein Schleifenfilter des Limit-Cycle-Codierers ein zweites Filter aufweist, das in einem Rückwärtszweig des Limit-Cycle-Codierers angeordnet ist.
Codierer-Decodierer-System nach einem der Ansprüche 25 bis 31, wobei der Ausgang des Decodierers über eine Rückkopplungsschleife mit dem Codierer verkoppelt ist.
Codierer-Decodierer-System nach Anspruch 32, wobei die Rückkopplungsschleife mit einem ersten Knoten (168) verschaltet ist, wobei der erste Knoten (168) mit einem ersten Filter (168) verschaltet ist, wobei das zweite Filter mit einem zweiten Knoten (102) verschaltet ist, und wobei der zweite Knoten (102) mit einem zweiten Filter (164) verschaltet ist.
Wandler mit folgenden Merkmalen: einem Eingang; einem Ausgang; und einem Codierer-Decodierer-System nach einem der Ansprüche 25 bis 33, das mit dem Eingang und dem Ausgang des Wandlers verschaltet ist.
Wandler nach Anspruch 34, wobei ein Ausgang des Codierer-Decodierer-Systems ferner über einen Rückwärtszweig mit dem Eingang des Codierer-Decodierer-Systems verschaltet ist.
Wandler nach Anspruch 35, wobei der Wandler ein Schleifenfilter (120) aufweist, das zwischen dem Eingang des Wandlers und dem Codierer-Decodierer-System angeordnet ist.
Wandler nach einem der Ansprüche 35 oder 36, wobei in dem Rückwärtszweig ein Digital-Analog-Wandler angeordnet ist.
Wandler nach einem der Ansprüche 35 bis 37, wobei der Wandler als ein Sigma-Delta-Wandler ausgebildet ist.
Wandler nach einem der Ansprüche 35 bis 38, wobei der Rückwärtszweig an einem zweiten Knoten mit einem Vorwärtszweig verschaltet ist, wobei der zweite Knoten mit dem Eingang des Wandlers und mit dem ersten Knoten des Codierer-Decodierer-Systems verschaltet ist.
Wandler nach Anspruch 39, bei dem zwischen dem ersten Knoten und einem Schwellenwertdetektor des Codierers ein erstes Schleifenfilter und zwischen dem ersten und zweiten Knoten ein zweites Schleifenfilter angeordnet ist.
Codierer-Decodierer-Schaltungsanordnung mit folgenden Merkmalen: einer Schaltung zum Erzeugen eines zeit-codierten Signals (p(t); p[n]) unter Verwendung des zu codierenden Signals (x(t)) und eines weiteren Signals (u(t)); einer Schaltung zum Erzeugen eines ersten zeitlich-irregulär abgetasteten Signals (x(T[n])), wobei das erste zeitlich-irregulär abgetastete Signal eine Repräsentation des weiteren Signals (u(t)) darstellt; und einer Schaltung zum Erzeugen eines zweiten zeitlich-regulär abgetasteten Signals (x_r[n]; y[n]) aus dem ersten zeitlich-irregulär abgetasteten Signal.
Codierer-Decodierer-Schaltungsanordnung nach Anspruch 41, wobei die Schaltung zum Erzeugen eines zeit-codierten Signals (p(t); p[n]) als eine selbstoszillierende Limit-Cycle-Schaltung ausgebildet ist.
Codierer-Decodierer-Schaltungsanordnung nach Anspruch 41 oder 42, bei dem die Schaltung zum Erzeugen eines zeit-codierten Signals (p(t); p[n]) einen Schwellenwertdetektor (100) aufweist und wobei die Schaltung zum Erzeugen eines ersten zeitlich-irregulär abgetasteten Signals (x(T[n]) einen Multi-Bit-Quantisierer (122) aufweist.
Codierer-Decodierer-Schaltungsanordnung nach einem der Ansprüche 41 bis 43, wobei die Schaltung zum Erzeugen eines ersten zeitlich-irregulär abgetasteten Signals (x(T[n]) ausgebildet ist, um das zeitlich-irregulär abgetastete Signal (x(T[n]) durch Filtern des zeit-codierten Signals zu erzeugen.
Codierer-Decodierer-Schaltungsanordnung nach Anspruch 44, wobei die Schaltung zum Erzeugen eines ersten zeitlich-irregulär abgetasteten Signals (x(T[n]) ein erstes Filter zum Erzeugen des zeitlich-irregulär abgetastete Signal (x(T[n]) durch Filtern des zeit-codierten Signals aufweist.
Codierer-Decodierer-Schaltungsanordnung nach Anspruch 45, wobei die Schaltung zum Erzeugen eines zeit-codierten Signals (p(t); p[n]) ein Schleifenfilter aufweist, wobei das erste Filter eine Filterfunktion des Schleifenfilters nachbildet.
Codierer-Decodierer-Schaltungsanordnung nach einem der Ansprüche 41 bis 46, die ferner eine Signalerzeugungseinheit (105) zum Erzeugen des weiteren Signals (u(t)) aus einem digitalen Signal (u[n]) aufweist.
Codierer-Decodierer-Schaltungsanordnung nach Anspruch 47, bei der die Schaltung zum Erzeugen eines ersten zeitlich-irregulär abgetasteten Signals (x(T[n])) mit der Signalerzeugungseinheit (105) verschaltet ist, um das erste zeitlich-irregulär abgetastete Signal x(T[n]) durch Abtasten des digitalen Signals (u[n]) zu Flanken des zeit-codierten Signals (p(t)) zu erzeugen.