KR20160057330A - 증분 델타-시그마-아날로그-디지털 변환기에서 출력 신호의 효과적인 해상도를 세팅하기 위한 장치 및 방법 - Google Patents

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Abstract

본 발명은 증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법과 관련이 있으며, 상기 방법에서 입력 신호와 피드백 분기(feedback branch) 내에 형성된 기준 전압 신호의 차이가 제1 적분기(integrator)에 공급되고, 또한 본 발명은 이와 같은 방법을 이용하는 장치와도 관계된다. 다단식(multi-stage) 증분 델타-시그마-아날로그-디지털 변환기의 안정성을 큰 입력 신호 범위에 대하여 보호하고, SNR(signal to noise ratio)-악화가 ADC-고유의 잡음원들과 관련하여 방지될 수 있도록 입력 신호의 직접적인 감쇠를 요구하지 않는 과제는 증분 델타-시그마-아날로그-디지털 변환기의 피드백 분기 내 가상의 기준 전압에 의해 해결되고, 이 경우 상기 기준 전압 신호는 세팅 가능한 기준 커패시턴스(Cref)에 의해 변동하는 입력 신호 범위에 적응되며, 상기 기준 전압 신호에 의존하는 클락 사이클 수(clock cycle number)(N)가 세팅된다.

Description

증분 델타-시그마-아날로그-디지털 변환기에서 출력 신호의 효과적인 해상도를 세팅하기 위한 장치 및 방법 {METHOD AND ARRANGEMENT FOR SETTING AN EFFECTIVE RESOLUTION OF AN OUTPUT SIGNAL IN INCREMENTAL DELTA-SIGMA-ANALOGUE-TO-DIGITAL CONVERTER}
본 발명은 증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법과 관련이 있으며, 상기 방법에서 입력 신호와 피드백 분기(feedback branch) 내에 형성된 기준 전압 신호의 차이가 제1 적분기(integrator)에 공급된다.
또한, 본 발명은 증분 델타-시그마-아날로그-디지털 변환하기 위한 장치와 관련이 있으며, 이때 증분 델타-시그마-아날로그-디지털 변환기는 아날로그 변조기-입력 신호와 아날로그 기준 전압 신호의 차이를 형성하기 위한 그리고 차동 전압 신호(u'in)를 생성하기 위한 차이 형성 유닛(difference forming unit), 상기 신호 차를 적분 또는 가산하기 위한 그리고 제1 적분기 신호(u1)를 생성하기 위한 리셋 가능한 제1 적분기, 상기 적분기 신호를 수신하기 위한 그리고 양자화 신호를 생성하기 위한 양자화기(quantizer), 비트 스트림(bit stream) 및 디지털 양자화 신호를 수신하기 위한 그리고 기준 전압 신호를 차이 형성 유닛에 출력하기 위한 피드백 분기 내 디지털-아날로그-변환기를 포함한다.
선행 기술에서 다양한 설계 형태의 증분 델타-시그마-아날로그-디지털 변환기(iDS-ADC)가 설명되는데, 상기 변환기들에서 변환될 입력 신호가 우선 변조기 루프(modulator loop)에 의해 사전 규정된 일정한 클락 사이클 수(clock cycle number)(N)에 대하여 변조되고, 디지털 비트 스트림은 통합된 양자화기의 출력부에서 디지털 방식으로 필터링 된다. 그런 다음 디지털 필터는 N 번의 클락 사이클 후에 아날로그 입력 신호(Uin)의 디지털 표현(digital representation)을 출력한다.
선행 기술에는 증분 델타-시그마-아날로그-디지털 변환기 사용시 발생하는 문제들을 피하기 위해서 또는 제거하기 위해서 이용되는 몇몇 방법들 및 장치들이 공지되어 있다.
US 6,909,388 B1 호에는 예를 들어 샘플링된 입력 신호의 입력-오프셋(input offset)이 아날로그-디지털-(A/D)-변환하기 위해 증분 델타-시그마-아날로그-디지털 변환기 사용하에 분리 및 보정될 수 있도록 하는 방법을 공지한다. 상기 목적을 위해, 프랙탈 알고리즘(fractal algorithm) 사용하에 상기 오프셋을 적합한 전환된 커패시턴스를 통해 보정할 수 있는 샘플링 공정이 이용된다. 그에 따라 상기 US 6,909,388 B1 호에서 실시간-오프셋-보정 및 상응하는 iDS-ADC의 출력 동작 범위(output dynamic range)의 효과 향상 이외에 출력 신호 내 플리커-잡음비(flicker noise component)의 감소가 구현된다. 또한, 상기 US 6,909,388 B1호에서 소개된 방법은, 예를 들어 컴포넌트-미스매치(component mismatch)로 인해 야기되는 다수의 과학 기술적인 공정 변수 편차에 의존하지 않는다.
US 2008/0074303 A1 호에는 다단식(multi-stage) 증분 델타-시그마 아날로그-디지털 변환기에서 안정성을 향상시키기 위한 그리고 입력 전압 범위를 넓히기 위한 방법이 공지된다. 이 경우, 각각의 새로운 AD-변환 시작시 적어도 하나의 적분 단계 또는 다수의 적분 단계가 리셋-단계에 유지되고, 특정한 틀에 따라 제1 루프 패스(loop pass) 이후에 비로소 배치되거나, 또는 모든 적분 단계는 초기에 리셋-상태에 있고 루프 패스 당 또는 적분 당 한 단계씩 배치된다. 이 경우, 상응하는 적분 단계들은 안정적으로 유지되고, iDS-ADC의 전체-전달도 안정적으로 유지된다. 그에 따라 US 2008/0074303 A1 호에 따른 리셋-초기화 방법에 의해 더 큰 iDS-ADC 입력 전압 신호들에서 경우에 따라 ADC의 불안정한 특성을 야기할 수 있는 잡음 전달 함수(영문: Noise-Transfer-Function, 축약해서 NTF)를 구현할 수 있다. 그 결과, 공격적 NTF가 구현되거나 더 큰 입력 전압 신호 범위들이 iDS-ADC에 의해 처리된다. 그 밖에, US 2008/0074303 A1호에 설명된 방법에 의해, 특히 필수적인 안정화 기준들(예컨대 높은 레벨의 입력 신호)을 충족시키는 것과 관련하여 높은 차수의 iDS-ADC 구현이 단순화된다. US 2008/0074303 A1 호에서 iDS-ADC의 특수한 사용은 특히, iDS-ADC의 지연 속도(latency)가 단지 접속된 데시메이션 필터(decimation filter)의 기저대-샘플-주기의 대략 절반에 상응한다는 사실을 토대로 하며, 그럼으로써 한편으로 예컨대 연속 근사 레지스터(successive approximation register, SAR) 변환기에 의해서 단일 변환이 가능해진다. 이와 같은 사실은 상기 유형의 ADC의 사용을 위해, 변환기 당 전력 요구가 매우 중요하거나/중요하고 ADC가 항상 다시 휴지 상태로 복귀하는, 복귀할 수 있는 또는 복귀해야 하는 적용예에서 장점으로 작용한다. ADC가 항상 다시 휴지 상태로 복귀해야 하는 경우는 예를 들어 상이한 입력원들의 동일한 ADC 신호가 처리되는 다중 시스템들에서다. 상기 처리는 예컨대 전형적인 델타-시그마 아날로그 디지털 변환기에 의해서 같은 방식으로 불가능하며, 오히려 제어를 복잡하게 하고 시간 및 전력 소모를 높인다.
디지털화될 입력 신호 및 필요한 기준 전압을 처리하기 위해, iDS-ADC에서는 스위치-커패시턴스(축약해서 SC)-장치가 빈번하게 사용된다. 소위 미스매치-오차를 이용되는 커패시턴스에 의해 감소시키기 위해, 그리고 동시에 상기 유형의 회로에서의 전하 전달에 필요한 전위(샘플링 및 전하 전달)를 최소로 유지하기 위해, US 2011/0163901 A1 호에는 커패시턴스 어레이(capacitance array)를 이용하여 A/D-변환 동안에 상이한 입력 커패시턴스의 적합한 선택 및 회전 할당에 의해 근본적으로 미스매치-영향 및 게인 오차(gain error)를 감소시킬 수 있는 방법이 제안된다. 이 경우, US 2011/0163901 A1호에 제안된 방법은 절단된 기준 신호 사용하에 작동하는 iDS-ADC와 관계된다. 따라서 높은 차수의 iDS-ADC에서 안정성을 보장하기 위해 US 2011/0163901 A1호에 따르면, 신호 대 기준비(S/R)는 1보다 작아야 한다. 이와 같은 맥락에서, 상기 언급된 캐퍼시턴스 어레이를 이용하여 근본적으로 입력 신호의 감쇠 및 그에 따라: 절단된 기준 신호에 의해 iDS-ADC에서 변조기 안정성과 관련하여 S/R＜1을 달성하기 위해서, US 2011/0163901 A1호에 기술된 방법은 미스매치- 및 게인-오차들을 감소시키기 위해 같은 방식으로 이용될 수 있다.
이와 같은 방법의 올바른 구현은 "A Low-Power 22-bit Incremental ADC, Vol. 41, No. 7, 2006년 7월, V. Quiquempoix 외 저"에서 설명되며, 이때 3차 델타-시그마-변환기가 이용된다. 입력 커패시턴스(Cin)에서[입력 전하(Uin) 및 iDS-ADC의 피드백 경로에서 생성된 디지털-아날로그-변환기(DAC)의 출력 전하(UDAC)와 관련하여]iDS-ADC의 차동 입력 전하(Qin)를 얻기 위해 2/3의 S/R-비가 요구되며, 이때
Figure pat00001
가 적용된다. 원칙적으로 S/R＜1이어야 한다는 조건 이외에, V. Quiquempoix 외 저자들은 또한, iDS-ADC에서 재차 새로운 게인 오차를 생성하지 않기 위해 클락 사이클 수(N)가 iDS-ADC에서의 A/D-변환에 대하여 기준의 적분 배수(integral multiple)이어야 한다고 설명한다.
DE 102011079211 B3 호는 iDS-ADC에서 입력 신호에 의존하고 내부에서 처리되는, (다단식) 적분기 단계-체인의 출력부에서의 양자화 잡음(quantization noise)에 기초하는 특수한 최소치 검출 공정에 의해 양자화 오차가 검출되는 방법 및 증분 델타-시그마-아날로그-디지털 변환기로서 상기 방법의 구현을 기술한다. 그에 따라, DE 102011079211 B3호에 따르면 iDS-ADC의 출력 신호 또는 출력값의 정밀도가 향상된다. 또한, DE 102011079211 B3 호는 ADC-출력값의 정밀도 향상을 위한 설명된 방법의 범주에서 새로운 AD-변환 이전에 변화기 값이 리셋될 수 있거나 리셋되어야 한다는 사실을 기술한다. 또한, DE 102011079211 B3 호의 방법에서 양자화 잡음 신호가 전송 시간에 따른 계수에 의해 스케일(scale) 됨으로써 상응하게 스케일 된 신호에 의해 iDS-ADC에서 루프 패스의 적응이 이루어진다는 사실이 공지된다. 루프 패스의 이와 같은 적응 공정은 특히 ADC-출력값의 가능한 한 높은 정밀도를 목표로 한다.
증분 델타-시그마 아날로그-디지털 변환기는 일반적으로 아날로그 입력 신호를 처리하여 이와 같은 입력 신호에 가능한 한 비례하는 디지털 출력 신호를 할당하거나 또는 바람직하게 아날로그 입력 신호를 디지털 출력어로 특정하게 변환한다(도 1 참조).
일반적으로 입력 신호는 광대역 잡음(열적 잡음)에 의해 중첩된다. 저항에 의한 열적 잡음 또는 ADC-회로 내에 pn-천이부를 갖는 능동적 컴포넌트들의 재조합 잡음(recombination noise)과 같은 일련의 ADC-고유의 잡음원들이 존재한다. 델타-시그마에 기초하는 변환기들의 경우, 출력 잡음에서는 빈번히 소위 양자화 잡음이 우세하고 입력 잡음에서는 플리커 잡음 또는 1/f-잡음이 우세하다. (전형적인 그리고 증분의) 델타-시그마 아날로그-디지털 변환기 내부에서의 잡음 형성으로 인해 양자화 잡음 및 입력 신호의 열적 잡음(NIN)의 대부분은 소위 노이즈-셰이핑(noise shaping)에 의해 더 높은 주파수로 이동하고 저역 필터(low-pass filter)에 의해 필터링 되며, 그리고 디지털화될 신호로부터 제거된다. 그러나 동기 신호-오프셋 및/또는 플리커-잡음의 대부분은 이로 인해 보정되지 않는다. 도 2는 이산 시간 시스템(time-discrete system), 즉 샘플링되는 방식으로 작동하는 시스템으로서 도 1의 증분 델타-시그마-아날로그-디지털 변환기에 상응하는 도면이다. NIN은 입력 신호-잡음이고 양자화에 의해 야기되는 잡음은 E이다.
증분-델타-시그마-아날로그-디지털 변환기에서 변조기 차수의 증가는 일반적으로 ADC-출력값의 정밀도를 높이고, 이 경우 동시에 실행의 복잡성이 상승하고 변조기-루프의 안정성을 보장하는 것이 점점 더 어려워지거나, 또는 루프 안정성의 보호가 단지 낮은 정도로만 이루어진다. 이와 같은 사실은 다시 변조기-루프 및 그에 따라 ADC 자체의 의도하지 않은 잡음 발생도를 높인다. 변조기 차수의 증가는 마찬가지로 증분 델타-시그마-아날로그-디지털 변환기에서 처리 가능한 입력 신호 범위 및 그에 따라 입력 동작 범위를 감소시킨다.
증분 델타-시그마-아날로그-디지털 변환기는 특히, 각각의 새로운 A/D-변환을 위한 적분기들이 리셋되고, 그에 따라 일 입력 신호값이 정확히 하나의 출력 신호값으로 직접 변환된다는 사실에서 종래의 델타-시그마 ADC로부터 구분된다. 이와 같은 사실은 무엇보다 다수의 입력 신호원을 갖는 다중 시스템들에서의 사용에 장점으로 작용한다.
델타-시그마-변조기에 기초하는 각각의 높은 차수의 변환기는 자체 안정성과 관련하여, 사용되는 기준 전압의 단지 일부에 상응하는 입력 신호 범위(동작 범위)에 제한되어 있다. 따라서 안전하게 다단식 iDS-ADC의 안정적인 작동 범위 내에 있기 위해, 입력 신호는 경우에 따라 감쇠 되어야 한다. 이 경우, 일반적으로 증가하는 변조기 차수에 의해 감쇠 정도 또한 입력 신호와 관련하여 증가한다. 그러나 이와 같은 사실은 ADC에서 이용 가능한 입력 신호 레벨에도 악영향을 초래하고, 이는 재차 디지털 출력 신호의 정밀도를 감소시키거나, 상기 유형의 (안정성 제한이 없는)ADC가 달성할 수 있는 것과 동일한 출력 정밀도에 도달하기 위해 신호 처리의 복잡성을 높인다. 그 밖에, 입력 신호 내 오프셋은 실제로 입력 신호 내 소정 신호비(wanted signal component)에 대해 이용 가능한 동작 범위를 추가로 감소시킨다. 따라서 상기 유형의 오프셋은 iDS-ADC에서 변환되기 전에 제거되어야 한다. 상기 목적을 위해서 US 6,909,388 B1호의 방법이 사용될 수 있거나, 또는 안정적인 ADC-특성을 갖는 확대된 동작 범위가 제공되어야 한다.
따라서 본 발명의 과제는 다단식 증분 델타-시그마-아날로그-디지털 변환기의 안정성을 큰 입력 신호 범위에 대하여 보호하는 장치 및 방법을 제시하는 것이다. 그 결과 입력 동작 범위와 변조기 루프의 안정성 간의 상충하는 결합이 완화되고 전반적으로 제거된다.
추가 과제는 처리 가능한 개선된 입력 동작 범위에도 불구하고 입력 신호의 직접적인 감쇠가 요구되지 않음으로써, 결과적으로 SNR(signal to noise ratio)-악화는 ADC-고유의 잡음원들과 관련하여 방지될 수 있다.
또한, 단순히 다중 시스템들 외에도, 출력 신호의 정밀도 및 해상도와 관련하여 다양한 요구 조건들이 제기되는 단 하나의 ADC 만을 갖는 시스템들 및 적용예들을 구현할 수 있기 위해, 동일한 증분 델타-시그마-아날로그-디지털 변환기에 의해서 다양한 효과적인 해상도 또는 정밀도가 세팅 및 달성 가능해야 한다. 이와 같은 과제는 최적의 에너지 효율을 보장하기 위해, 특히 처리 시간의 최소화 및 그에 따라 요구되는 에너지의 관점에서 중요하다.
본 발명의 추가 과제는 더 큰 입력 신호 범위들을 다단식 증분 델타-시그마-아날로그-디지털 변환기에서도 안정적으로 처리할 수 있도록 하는 것이며, 이 경우 동시에 증분 델타-시그마-아날로그-디지털 변환기의 해상도 또는 정밀도가 프로그래밍 가능하다.
또한, 처리될 입력 동작 범위와 관련하여 최적으로 적응 가능한 클락 수 제어에 의해 더 높은 정밀도가 구현될 수 있어야 한다.
상기 과제는 방법 측면에서, 증분 델타-시그마-아날로그-디지털 변환기의 피드백 분기 내에 가상의 기준 전압이 발생함으로써 해결되고, 이 경우 기준 전압 신호는 세팅 가능한 기준 캐퍼시턴스(Cref)에 의해 변동하는 입력 신호 동작 범위에 적응되고, 상기 기준 전압 신호에 의존하는 클락 사이클 수(N)가 세팅된다. 이와 같은 사실은 증분 델타-시그마-아날로그-디지털 변환기의 입력 신호가 감쇠하지 않아도 되고, 따라서 SNR-손실(신호 대 잡음비의 손실)은 기록되지 않아도 된다는 장점을 갖는다.
상기 방법의 일 실시예에서 기준 캐퍼시턴스(Cref)는 제어 가능한 캐퍼시턴스 어레이를 통해 적응 및 세팅된다. 상기 커패시턴스 어레이는 직렬 또는 병렬로 접속 가능한 변경 가능한 개별 커패시턴스들을 포함한다. 그럼으로써, 요구되는 입력 동작 범위가 완전히 제어될 수 있고 출력 신호의 정밀도를 위한 요구 조건들이 충족될 수 있도록 기준 커패시턴스(Cref)의 최적의 적응 및 세팅이 이루어진다.
제안된 방법의 추가 일 실시예에서, 입력 신호가 +/-VDD의 작동 전압 범위에서 증분 델타-시그마-아날로그-디지털 변환기를 오버드라이브(overdrive) 없이 최대한으로 완전 제어하도록 기준 커패시턴스(Cref)가 선택되고 클락 사이클 수(N)가 세팅된다. 이 경우, Uref 또는 Qref, 즉 Cref 및 클락 수(N)를 선택함으로써, 증분 델타-시그마-아날로그-디지털 변환기는 불안정성이 야기되지 않고 +/-VDD 범위에서 항상 증분 델타-시그마-아날로그-디지털 변환기의 입력 신호의 완전 제어를 가능하게 한다는 장점이 있다. 다시 말해, 그에 따라 증분 델타-시그마-아날로그-디지털 변환기는 항상 안정적으로 작동할 수 있다.
본 발명의 추가 일 실시예에서 기준 커패시턴스(Cref) 및 클락 사이클 수(N)는 제어-유닛에 의해 세팅된다. 그에 따라 상기 제어-유닛은 커패시턴스 어레이로부터 기준 커패스턴스의 최적의 선택을 감시 및 제어하고, 증분 델타-시그마-아날로그-디지털 변환기가 안정적인 범위에 유지된다는 조건하에 출력 신호 정밀도를 위한 요구 조건들에 따라서 클락 사이클 수(N)의 최적의 세팅을 감시 및 제어한다.
상기 방법의 추가 일 실시예에서 제어-유닛은 증분 델타-시그마-아날로그-디지털 변환기의 적어도 2개의 적분기 단계, 양자화기 및 피드백 분기에서 디지털-아날로그-변환기를 제어한다. 물론 2차보다 더 높은 차수의 증분 델타-시그마-아날로그-디지털 변환기도 제어될 수 있음으로써, 결과적으로 항상 기준 커패시턴스(Cref)의 최적의 선택 및 클락 사이클 수(N)의 최적의 세팅이 이루어진다.
본 발명에 따른 방법의 일 실시예에서 제어-유닛은 증분 델타-시그마-아날로그-디지털 변환기의 요구되는 정밀도 범위, 세팅된 기준 커패시턴스(Cref) 또는 증분 델타-시그마-아날로그-디지털 변환기 고유의 추가 측정값들에 의존하는 알고리즘에 기초하여 최적의 클락 사이클 수(N)를 검출 및 세팅한다. 상기 알고리즘은 증분 델타-시그마-아날로그-디지털 변환기의 요구되는 정밀도 범위, 세팅된 기준 커패시턴스(Cref) 또는 증분 델타-시그마-아날로그-디지털 변환기 고유의 추가 측정값에 적응되었다.
상기 방법의 바람직한 추가 일 실시예에서 다중 시스템들을 위해 단 하나의 증분 델타-시그마-아날로그-디지털 변환기가 사용된다. 예를 들어 (C1/Cref-비율에 의한) Uref 또는 Qref의 증가는 처리 클락의 상이한 수(N)와 관련하여, 동일한 증분 델타-시그마-아날로그-디지털 변환기의 디지털 ADC-출력 신호의 정밀도 또는 효과적이고 잡음없는 해상도의 단순하고 복잡하지 않은 프로그래밍을 가능하게 하며, 이 경우 동시에 입력 신호의 최대 동작 범위, 증분 델타-시그마-아날로그-디지털 변환기의 안정성 및 최소의 클락 수(N)가 달성될 수 있다. 이와 같은 사실은 결과적으로 최소의 에너지 소비를 야기한다. 이는 다수의 신호를 포함하는 시스템들(다중 시스템들)에 대해서만 적용되지 않고, 아날로그-디지털-변환과 관련하여 잠재된 다양한 요구 조건들을 충족시켜야 하는 시스템들에 대해서도 적용된다. 증분 델타-시그마-아날로그-디지털 변환기의 사전 규정된 의도하는 정밀도에서 에너지 효율의 최적화 또는 실질적인 LSB 당 에너지 소비의 최소화는 특히 본 발명의 장점이다.
상기 방법의 추가 일 실시예에서 증분 델타-시그마-아날로그-디지털 변환기는 출력 신호 정밀도를 위한 요구 조건에 적응된다. 이 경우, 상기 정밀도를 위한 요구 조건은 ADC-출력 신호의 효과적인 해상도와 관계되며, 본 출원서에서 16비트를 초과시 효과적인 해상도가 달성될 수 있다. 기존 ADC에 의해서는 단지 10비트 내지 15비트 범위의 값들을 갖는 해상도들이 가능했다. 기준 커패시턴스(Cref)를 선택함으로써 그리고 변조기 루프에서 클락 사이클 수(N)를 세팅함으로써 최대의 입력 동작 범위에서 ADC-출력 신호의 정밀도가 가상 기준을 통해 직접 세팅된다. 상응하게 적응된 클락 사이클 수(N)에 의해 동일한 iDS-ADC를 이용하여 다양한 적용예들을 위한 효과적인 해상도가 프로그래밍 또는 세팅된다.
상기 과제는 장치 측면에서, 피드백 분기 내에 제어 가능한 커패시턴스 어레이가 배치되어 있고, 이 경우 상기 커패시턴스 어레이, 적어도 하나의 적분기, 양자화기 및 피드백 분기 내 디지털-아날로그-변환기는 제어-유닛과 제어되는 방식으로 연결되어 있음으로써 해결된다.
증분 델타-시그마-아날로그-디지털 변환을 위한 상기 장치의 실시예에서 증분 델타-시그마-아날로그-디지털 변환기는 M개의 적분기 단계를 포함한다. 그에 따라 증분 델타-시그마-아날로그-디지털 변환기의 출력 신호의 정밀도가 상승한다. 그러나 본 발명에 따른 장치의 장점은 변환기-차수의 증가시 입력 신호의 감쇠가 더 이상 요구되지 않고, 전체 동작 범위가 이용될 수 있으며, 그에 따라 변환의 정밀도가 상승한다는 것이다.
따라서 상기 장치의 추가 일 실시예에서 입력 신호는 증분 델타-시그마-아날로그-디지털 변환기의 +/-VDD의 작동 전압 범위에서 적분기 단계의 수(M)에 관계없이 완전 제어 가능하다.
본 발명의 특수한 일 실시예에서 제어-유닛은 클락 제어 논리를 갖는다. 그에 따라 증분 델타-시그마-아날로그-디지털 변환기의 동일한 하드웨어 회로가 상응하는 클락 제어 논리에 의해 적응될 수 있고, 이 경우 소프트웨어 기반의 새로운 유형의 스케일링 및 향상된 IP-재사용이 가능해진다.
일반적으로 본 발명에 따른 방법 및 본 발명에 따른 장치는 델타-시그마-변환이 프로세스 변동에 의존하지 않는다는 장점을 제공하는데, 그 이유는 안정성 및 증분 델타-시그마-아날로그-디지털 변환기-전달 특성이 절대 회로값 및 커패시턴스값(C1, Cref)에 의존하지 않고, 단지 상기 회로값 및 커패시턴스값의 비율에 의존하기 때문이다 - 처리 가능한 최대 동작 범위에서 안정성은 제조 공정의 변동시에도 보호된다.
그에 따라 안정적으로 작동하는 매우 높은 차수의 증분 델타-시그마-아날로그-디지털 변환기의 단순한 구현이 가능하다.
본 발명은 다음에서 실시예들을 참조하여 더 상세하게 설명된다. 첨부된 도면들에서,
도 1은 2차 증분 델타-시그마-아날로그-디지털 변환기의 전형적인 토폴로지(topology)이고,
도 2는 잡음에 상응하는 입력- 및 출력 잡음원들을 갖는 이산 시간 시스템으로서 2차 증분 델타-시그마-아날로그-디지털 변환기를 도시하며;
도 3은 가상의 기준 전압 발생에 의한 정밀도-프로그래밍 가능한 2차 증분 델타-시그마-아날로그-디지털 변환기를 도시하고;
도 4는 일반적인 iDS-ADC-입력 단계로서, 프로그래밍 가능한 가상의 기준 전압을 발생하기 위한 커패시턴스 어레이를 갖는 차동 입력 신호용 변조기 체인(modulator chain)의 제1 적분기를 도시하며;
도 5는 가상의 기준 전압을 프로그래밍하기 위한 커패시턴스 어레이의 기본 토폴로지이고;
도 6은 가상의 기준 전압 발생에 의한 일반적인 정밀도-프로그래밍 가능한 임의의 차수(i)의 증분 델타-시그마-아날로그-디지털 변환기를 도시한다.
도 3은 가상의 기준 전압 발생에 의한 정밀도-프로그래밍 가능한 2차 증분 델타-시그마-아날로그-디지털 변환기를 도시한다. 거의 모든 아날로그-디지털-변환기에서, 즉 iDS-ADC에서도 개별 디지털화 단계, ULSB 또는 최하위 비트(LSB), 혹은 처리 가능한 입력 신호 범위의 크기를 결정하는 기준 신호가 필요하다. 상기 유형의 ADC는 빈번히, 상기 기준 신호가 전압(Uref)이고 입력 신호도 전압(Uin)인 전자 회로로 구현된다. 변조기 단계들의 적분 특성은 일반적으로 Uin 및 Uref에 의존하는 전하 축적 및 전하 처리에 의해 달성된다. 전형적인 iDS-ADC-입력 단계, 다시 말해 가산 적분기(integrating amplifier)(3)에서 축적된 입력 전하(Qin)는 입력 신호와 피드백 신호(UDAC)의 차이에 비례하고, 이 경우 UDAC는 재차 Uref에 의존하고, Qin은 마찬가지로 입력 커패시턴스(C1)에 비례한다. 그에 따라:
Figure pat00002
이 적용 된다. 증분 델타-시그마-아날로그-디지털 변환기(1)의 주어진 작동 전압(VDD)에서 변조기 루프의 안정성과 관련하여 증분 델타-시그마-아날로그-디지털 변환기(1)의 내부 부분 전압들이 충분히 작게 유지되도록 보장되어야 한다. 신호 대 잡음비의 손실과 함께 입력 신호(Uin)의 직접적인 감쇠가 발생하지 않도록 하기 위해, UDAC 또는 Uref가 증가한다. 이와 같은 증가는 중앙의 신호 구간(Uin-UDAC)이 증분 델타-시그마-아날로그-디지털 변환기(1)에서 델타-시그마-변조기의 안정적인 작동을 위해 충분히 작게 유지되도록 한다.
도 4는 증분 델타-시그마-아날로그-디지털 변환기(1)의 제1 적분기 단계(3)를 도시한다. 이 경우, iDS-ADC의 입력 전하는 다음과 같은 수식:
Figure pat00003
으로 이루어지고, 이때 차동 전압은 다음과 같이 주어진 개별 신호들로부터 나타난다:
Figure pat00004
및
Figure pat00005
. 이 경우, Uin의 입력 신호 범위는 작동 전압(VDD)과 관련하여 최대일 수 있는데, 다시 말해
Figure pat00006
이다. 변조기 루프의 안정성을 달성하기 위해, 기준 전압(Uref)에 의존하는 기준 전하(
Figure pat00007
)는 커패시턴스(Cref)에 의해 증가한다. 따라서 증분 델타-시그마-아날로그-디지털 변환기(1)에서, 입력 전압 및 기준 전압의 절대적 레벨에 의존하지 않고, 특히 커패시턴스비(C1/Cref)에 의해 직접 조절되는 가상의 기준 전압 신호가 작용한다. 그에 따라 디지털화 범위 또는 이용 가능한 입력 동작 범위는 -Qref 내지 +Qref의 범위로 변환된다. 이 경우, 동일하게 유지되는 것으로 간주되는 작동 전압(VDD)에서 더 큰 Qref 더 큰 가상 기준 전압과 동일한 의미를 갖는다. 이와 같은 사실은 결과적으로 단계 폭(ULSB)을 확대하는데, 상기 단계 폭의 확대는 상응하는 클락 사이클 수(N)의 증가, 다시 말해 iDS-ADC에서 A/D-변환을 위한 루프 패스의 증가에 의해 구현된다. Cref의 선택 및 해당 클락 사이클 수(N)의 세팅은 적합한 제어-유닛(도 3 및 도 6 참조)을 통해 실시된다.
도 5는 제1 적분기 단계(3)에서 단순한 커패시턴스 어레이(10)를 도시한다. Cref를 선택함으로써 그리고 변조기 루프 내 클락 사이클 수(N)를 세팅함으로써 최대의 입력 동작 범위에서 ADC-출력 신호의 정밀도가 가상의 기준을 통해 직접적으로 세팅된다. 상응하게 적응된 클락 사이클 수(N)에 의해 동일한 iDS-ADC를 이용하여 다양한 적용예를 위한 효과적인 해상도가 프로그래밍 또는 세팅된다.
도 6은 임의의 높은 차수를 갖는 증분 델타-시그마-아날로그-디지털 변환기(1)를 도시한다. 상기 유형의 복잡한 적용예를 위해, C1/Cref의 비율에 따라서 클락 사이클 수(N)의 결정이 디자인 프로세스 범주에서 적합한 알고리즘에 의해 이루어질 수 있고, 이 경우, Cref-의존적이고 세팅 가능한 다양한 클락 사이클 수(N)는 회로 내에서, 예컨대 저장기 내에 저장되었거나 하드와이어 회로(hardwired circuit)로서 저장되어 있다. 또는, 제어-유닛(9)(도 3 또한 참조)이 추가로 적합한 알고리즘을 실행하는데, 상기 알고리즘은 의도하는 (외부) ADC-정밀도, 세팅된 기준 커패시턴스(Cref)(11) 및 경우에 따라 iDS-ADC-고유의 실제 측정값들에 의존하여 최적의 그리고 적합한 클락 사이클 수(N)를 결정 및 세팅하며, 이 경우 하드웨어의 복잡성은 동일하게 유지된다.
그에 따라, 입력 동작 범위를 입력 신호의 감쇠에 의해 감소시킬 필요없이 매우 높은 차수의 증분 델타-시그마-아날로그-디지털 변환기를 신호-기술적으로 안정적인 범위에서 작동할 수 있다.
1 증분 델타-시그마-아날로그-디지털 변환기
2 보정기 또는 양자화기
3 적분기
4 차이 형성 유닛
5 디지털-아날로그-변환기(DAC)
6 비트 스트림
7 피드백 분기
9 제어-유닛
10 제어 가능한 커패시턴스 어레이
11 기준 커패시턴스
12 클락 사이클 수(N)

Claims (12)

  1. 증분 델타-시그마-아날로그-디지털 변환기(1)를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법으로서,
    입력 신호와 피드백 분기(feedback branch)(8) 내에 형성된 기준 전압 신호의 차이가 제1 적분기(integrator)(3)에 공급되고,
    상기 증분 델타-시그마-아날로그-디지털 변환기(1)의 피드백 분기(8) 내에서 가상의 기준 전압이 발생하고, 이때 기준 전압 신호는 세팅 가능한 기준 커패시턴스(Cref)(11)에 의해 변동하는 입력 신호 범위에 적응되며, 상기 기준 전압 신호에 의존하는 클락 사이클 수(clock cycle number)(N)가 세팅되는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  2. 제1 항에 있어서,
    상기 기준 커패시턴스(Cref)(11)는 제어 가능한 커패시턴스 어레이(capacitance array)(10)를 통해 적응 및 세팅되는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  3. 제1 항에 있어서,
    입력 신호가 +/- VDD의 작동 전압 범위에서 상기 증분 델타-시그마-아날로그-디지털 변환기(1)를 오버드라이브(overdrive) 없이 최대한으로 완전 제어하도록 상기 기준 커패시턴스(Cref)(11)가 선택되고 상기 클락 사이클 수(N)(12)가 세팅되는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 기준 커패시턴스(Cref)(11) 및 상기 클락 사이클 수(N)(12)가 제어-유닛(9)에 의해 세팅되는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  5. 제4 항에 있어서,
    상기 제어-유닛(9)은 상기 증분 델타-시그마-아날로그-디지털 변환기(1)의 적어도 2개의 적분기 단계(3), 양자화기(quantizer)(2) 및 피드백 분기(8) 내 디지털-아날로그-변환기(5)를 제어하는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  6. 제4 항 또는 제5 항에 있어서,
    상기 제어-유닛(9)은 증분 델타-시그마-아날로그-디지털 변환기(1)의 요구되는 정밀도 범위, 세팅된 기준 커패시턴스(Cref) 또는 증분 델타-시그마-아날로그-디지털 변환기 고유의 추가 측정값들에 의존하는 알고리즘에 기초하여 최적의 클락 사이클 수(N)(12)를 검출 및 세팅하는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    다중 시스템들을 위해 단 하나의 증분 델타-시그마-아날로그-디지털 변환기(1)가 사용되는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  8. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 증분 델타-시그마-아날로그-디지털 변환기(1)는 출력 신호의 효과적인 해상도와 관련하여 정밀도를 위한 요구 조건에 적응되는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환기를 이용하여 증분 델타-시그마-아날로그-디지털 변환에서 출력 신호의 효과적인 해상도를 세팅하기 위한 방법.
  9. 증분 델타-시그마-아날로그-디지털 변환용 장치로서,
    증분 델타-시그마-아날로그-디지털 변환기(1)는 아날로그 변조기-입력 신호와 아날로그 기준 전압 신호의 차이를 형성하기 위한 그리고 차동 전압 신호(u'in)를 생성하기 위한 차이 형성 유닛(difference forming unit)(4), 상기 신호 차를 적분 또는 가산하기 위한 그리고 제1 적분기 신호(u1)를 생성하기 위한 리셋 가능한 제1 적분기(3), 상기 적분기 신호를 수신하기 위한 그리고 양자화 신호를 생성하기 위한 양자화기(2) 및 상기 디지털 양자화 신호를 수신하기 위한 그리고 상기 기준 전압 신호를 상기 차이 형성 유닛(4)에 출력하기 위한 피드백 분기(8) 내 디지털-아날로그-변환기(5)를 포함하고,
    상기 피드백 분기(8) 내에 제어 가능한 커패시턴스 어레이(10)가 배치되어 있으며, 이 경우 상기 커패시턴스 어레이(10), 상기 적어도 하나의 적분기(3), 상기 양자화기(2) 및 피드백 분기(8) 내 상기 디지털-아날로그-변환기(5)는 제어-유닛(9)과 제어되는 방식으로 연결되어 있는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환 장치.
  10. 제9 항에 있어서,
    상기 증분 델타-시그마-아날로그-디지털 변환기(1)는 M개의 적분기 단계(3)를 포함하는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환 장치.
  11. 제9 항 또는 제10 항에 있어서,
    입력 신호는 상기 증분 델타-시그마-아날로그-디지털 변환기(1)의 +/-VDD의 작동 전압 범위에서 적분기 단계의 수(M)에 관계없이 완전 제어 가능한 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환 장치.
  12. 제9 항 내지 제11 항 중 어느 한 항에 있어서,
    상기 제어-유닛(9)은 클락 제어 논리를 갖는 것을 특징으로 하는,
    증분 델타-시그마-아날로그-디지털 변환 장치.
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