DE102014116599A1

DE102014116599A1 - Verfahren und Anordnung zur Einstellung einer effektiven Auflösung eines Ausgangssignals in inkrementellen Delta-Sigma-Analag-Digitalwandlern

Info

Publication number: DE102014116599A1
Application number: DE102014116599.3A
Authority: DE
Inventors: Raik Richter; Marko Mailand
Original assignee: Zentrum Mikroelektronik Dresden GmbH
Current assignee: IDT Europe GmbH
Priority date: 2014-11-13
Filing date: 2014-11-13
Publication date: 2016-05-19
Anticipated expiration: 2034-11-14
Also published as: US9379734B2; DE102014116599B4; CH710379A2; JP6518571B2; US20160142072A1; KR20160057330A; CN105634495A; JP2016096543A; CN105634495B; KR102104925B1; CH710379B1

Abstract

Die Erfindung betrifft ein Verfahren zur Einstellung einer effektiven Auflösung eines Ausgangssignals in einer inkrementellen Delta-Sigma-Analog-Digitalwandlung mittels eines inkrementellen Delta-Sigma-Analog-Digitalwandlers, bei welchem die Differenz eines Eingangssignals und eines in einem Rückkoppelzweig gebildeten Referenzspannungssignals einem ersten Integrator zugeführt wird, sowie eine Anordnung, die dieses Verfahren nutzt. Die Aufgabe die Stabilität mehrstufiger inkrementeller Delta-Sigma-Analog-Digitalwandler für große Eingangssignalbereiche abzusichern und keine direkte Dämpfung des Eingangssignals zu benötigen, so dass eine direkte SNR-Verschlechterung bezüglich der ADC-immanenten-Rauschquellen vermieden werden kann, wird durch eine virtuelle Referenzspannung in dem Rückkoppelzweig des inkrementellen Delta-Sigma-Analog-Digitalwandlers gebildet, wobei das Referenzspannungssignal mittels einer einstellbaren Referenzkapazität Cref einem sich ändernden Eingangssignalbereich angepasst sowie eine davon abhängige Taktzyklenzahl N eingestellt wird.

Description

Die Erfindung betrifft ein Verfahren zur Einstellung einer effektiven Auflösung eines Ausgangssignals in einer inkrementellen Delta-Sigma-Analog-Digitalwandlung mittels eines inkrementellen Delta-Sigma-Analog-Digitalwandlers, bei welchem die Differenz eines Eingangssignals und eines in einem Rückkoppelzweig gebildeten Referenzspannungssignals einem ersten Integrator zugeführt wird.
Die Erfindung betrifft weiterhin eine Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung, wobei der inkrementelle Delta-Sigma-Analog-Digitalwandler einen Differenzbildner zum Bilden einer Differenz zwischen einem analogen Modulator-Eingangssignal und einem analogen Referenzspannungssignal und zum Erzeugen eines Differenzspannungssignals (u‘_in), einen rücksetzbaren ersten Integrator zum Integrieren oder Summieren des Differenzsignals und Erzeugen eines ersten Integratorsignals (u₁), einen Quantisierer zum Aufnehmen des Integratorsignals und Erzeugen eines Quantisierungssignals, dem Bitstream, und einen Digital-Analog-Wandler in einem Rückkoppelzweig zum Aufnehmen des digitalen Quantisierungssignals und Ausgabe des Referenzspannungssignals an den Differenzbildner umfasst.
Den Stand der Technik stellen inkrementelle Delta-Sigma-Analog-Digitalwandler (iDS-ADC) unterschiedlichster Architektur dar, bei denen ein zu wandelndes Eingangssignal zunächst durch eine Modulatorschleife für eine gewisse, vorgegebene Taktzyklenzahl N moduliert wird und der digitale Bitstream am Ausgang des internen Quantisierers digital gefiltert wird. Das digitale Filter gibt dann nach N Taktzyklen eine digitale Repräsentation des analogen Eingangssignals U_in aus.
Aus dem Stand der Technik sind einige Verfahren und Anordnungen bekannt, welche dazu genutzt werden, Probleme, die bei der Verwendung inkrementeller Delta-Sigma-Analog-Digitalwandler auftreten, zu umgehen bzw. zu beseitigen.
In der US 6,909,388 B1 ist beispielsweise ein Verfahren offenbart, mit dessen Hilfe der Eingangs-Offset eines abgetasteten Eingangssignale für eine Analog-Digital-(A/D)-Wandlung unter Verwendung von inkrementellen Delta-Sigma-Analog-Digitalwandlern isoliert und kompensiert werden kann. Unter Verwendung eines fraktalen Algorithmus wird dafür eine Abtastsequenz genutzt, mittels derer der Offset über eine geeignete, geschaltete Kapazität kompensiert werden kann. Damit wird in der US 6,909,388 B1 neben der Echtzeit-Offset-Kompensation und der entsprechenden Erhöhung der effektiven Ausgangsdynamik des iDS-ADC auch eine Reduzierung des Flicker-Rauschanteils im Ausgangssignal möglich. Zusätzlich ist die in der US 6,909,388 B1 vorgestellte Methode unabhängig von einer Vielzahl von technologischen Prozessparameterstreuungen, z.B. resultierend in Bauelemente-Mismatch.
In der US 2008/0074303 A1 wird ein Verfahren zur Verbesserung der Stabilität und zur Erhöhung des Eingangsspannungsbereiches in mehrstufigen, inkrementellen Delta-Sigma Analog-Digitalwandlern offenbart. Dabei wird zu Beginn jeder neuen AD-Wandlung entweder mindestens eine oder es werden mehrere Integratorstufen im Reset-Zustand gehalten und erst nach dem ersten Schleifendurchlauf nach einem speziellen Schema zugeschaltet, oder alle Integratorstufen sind Anfangs im Reset-Zustand und werden Stufe für Stufe pro Schleifendurchlauf bzw. Iteration zugeschaltet. Die entsprechenden Integratorstufen bleiben dabei stabil, wie auch die Gesamt-Übertragung des iDS-ADC. Damit wird es mit dem Reset-Initialisierungsverfahren nach US 2008/0074303 A1 möglich, Rauschübertragungsfunktionen (engl. Noise-Transfer-Function, kurz: NTF) zu realisieren, die bei größeren iDS-ADC Eingangsspannungssignalen unter Umständen ein instabiles Verhalten des ADC zur Folge gehabt hätten. In Folge dessen lassen sich aggressivere NTFs realisieren bzw. höhere Eingangsspannungssignalbereiche mit einem iDS-ADC verarbeiten. Darüber hinaus wird mittels dem in US 2008/0074303 A1 dargelegten Verfahren die Realisierung iDS-ADC höherer Ordnung insbesondere bzgl. der Erfüllung der notwendigen Stabilitätskriterien (z.B. bei hohen Pegeln des Eingangssignals) vereinfacht. Der spezielle Einsatz eines iDS-ADC wird in US 2008/0074303 A1 unter anderem damit begründet, dass die Latenz von iDS-ADCs nur etwa der Hälfte der Basisband-Sample-Periode des angeschlossenen Dezimationsfilters entspricht, wodurch zum einen Einzelwandlungen, wie z.B. mittels Sukzessiver ApproximationsRegister (SAR) Wandler, möglich werden. Dies ist für den Einsatz eines derartigen ADCs in solchen Anwendungen von Vorteil, bei denen der Energiebedarf pro Wandlung im Vordergrund steht oder/und, bei denen der ADC immer wieder in einen Ruhezustand gehen soll, kann oder muss. Letzteres ist z.B. in gemultiplexten Systemen der Fall, bei welchen ein- und derselbe ADC Signale verschiedener Eingangsquellen verarbeiten soll. Dies ist beispielsweise mit klassischen Delta-Sigma Analog Digitalwandlern nicht in gleichem Maße möglich, sondern erfordert einen erhöhten Steuerungs- und Zeit- und Energieaufwand.
In iDS-ADCs wird häufig eine Schalter-Kapazitäts-(kurz: SC)Anordnung eingesetzt, um das zu digitalisierende Eingangssignal und die benötigte Referenzspannung zu verarbeiten. Um sogenannte Mismatch-Fehler durch die eingesetzten Kapazitäten zu reduzieren und gleichzeitig die für den Ladungstransfer in einer derartigen Schaltung benötigten Phasen (Abtasten und Ladungstransfer) minimal zu halten, wird in US 2011/0163901 A1 ein Verfahren vorgeschlagen, bei der mittels eines Kapazitätsarrays durch eine geeignete Auswahl und rotierende Zuweisung unterschiedlicher Eingangskapazitäten während einer A/D-Wandlung letztlich der Mismatch-Einfluss sowie der Verstärkungsfehler reduziert werden können. Das in US 2011/0163901 A1 vorgeschlagene Verfahren bezieht sich dabei auf iDS-ADCs, welche unter Verwendung eines gechopperten Referenzsignals arbeiten. Das Verhältnis von Signal zu Referenz (S/R) muss laut US 2011/0163901 A1 daher kleiner 1 sein, um die Stabilität in iDS-ADCs höherer Ordnung sicher zu stellen. In diesem Zusammenhang kann das in US 2011/0163901 A1 beschriebene Verfahren zur Reduzierung von Mismatch- und Gain-Fehlern gleichsam genutzt werden, um mittels des o.g. Kapazitätsarrays letztlich auch eine Dämpfung des Eingangssignals und damit: S/R < 1 im Sinne der Modulatorstabilität in iDS-ADCs mit gechoppertem Referenzsignal zu erreichen.
Eine konkrete Realisierung dieses Verfahrens wird in V. Quiquempoix et al.: „A Low-Power 22-bit Incremental ADC", IEEE Journal of Solid-State Circuits, Vol. 41, No. 7, July 2006 erläutert, wobei ein Delta-Sigma-Wandler 3. Ordnung zum Einsatz kommt. Es wird ein S/R-Verhältnis von 2/3 angestrebt, um eine differentielle Eingangsladung Q_in des iDS-ADC auf der Eingangskapazität C_in (in Abhängigkeit von der Eingangsspannung U_in und der Ausgangsspannung des im Rückkoppelpfad des iDS-ADCs erzeugten Digital-Analog-Wandlers (DAC): U_DAC) zu erhalten, wobei Q_in = C_in(2/3·U_in – U_DAC) gilt. Neben der Bedingung, dass prinzipiell S/R < 1 sein muss, legt V. Quiquempoix et al. auch dar, dass die Taktzyklenzahl N für eine A/D-Wandlung im iDS-ADC ein ganzzahliges Vielfaches der Referenz sein sollte, um wiederum keine neuerlichen Verstärkungsfehler im iDS-ADC zu erzeugen.
DE 102011079211 B3 beschreibt ein Verfahren sowie dessen Realisierung als inkrementeller Delta-Sigma-Analog-Digitalwandler, bei der mittels einer speziellen Minimumermittlung auf Basis des im iDS-ADC vom Eingangssignal abhängigen intern verarbeiteten Quantisierungsrauschen am Ausgang der (mehrstufigen) Integratorstufen-Kette der Quantisierungsfehler ermittelt wird. Damit wird gemäß DE 102011079211 B3 eine Verbesserung der Genauigkeit des Ausgangssignals bzw. Ausgabewertes des iDS-ADC ermöglicht. Weiterhin beschreibt DE 102011079211 B3 , dass im Rahmen des dargelegten Verfahrens zur Genauigkeitsverbesserung des ADC-Ausgabewertes, ein Rücksetzen der Wandlerwerte vor einer neuen AD-Wandlung realisiert werden kann oder sollte. Ferner offenbart DE 102011079211 B3 , dass im Verfahren ein Quantisierungsrauschsignal mittels eines laufzeitabhängigen Koeffizienten skaliert wird, um mit dem entsprechend skalierten Signal eine Anpassung der Schleifendurchläufe im iDS-ADC vorzunehmen. Diese Anpassung der Schleifendurchläufe zielt vornehmlich auf eine möglichst hohe Genauigkeit des ADC-Ausgabewertes ab.
Inkrementelle Delta-Sigma Analog-Digitalwandler verarbeiten typischer Weise ein analoges Eingangssignal, um ein diesem Eingangssignal möglichst proportionales digitales Ausgangssignal zuzuordnen bzw. um eine vorzugsweise eindeutige Abbildung des analogen Eingangssignals auf ein digitales Ausgabewort zu realisieren (1).
Im Regelfall ist das Eingangssignal von einem breitbandigen Rauschen (thermisches Rauschen) überlagert. Es gibt eine Reihe von ADC-inhärenten Rauschquellen, wie thermischem Rauschen von Widerständen oder Rekombinationsrauschen aktiver Bauelemente mit pn-übergang in der ADC-Schaltung. Bei Delta-Sigma basierten Wandlern werden das Ausgangsrauschen oft vom sogenannten Quantisierungsrauschen und das Eingangsrauschen vom Flicker- oder 1/f-Rauschen dominiert. Aufgrund der Rauschformung innerhalb eines (sowohl klassischen als auch inkrementellen) Delta-Sigma Analog-Digitalwandlers lässt sich ein Großteil des Quantisierungsrauschens sowie des thermischen Rauschens N_IN des Eingangssignals durch das sogenannte Noise-Shaping zu höheren Frequenzen hin verschieben und mittels eines Tiefpasses filtern und aus dem zu digitalisierenden Signal entfernen. Allerdings lassen sich Signalkomponenten wie Gleichsignal-Offsets oder/und ein Großteil des Flicker-Rauschens dadurch nicht kompensieren. 2 zeigt eine äquivalente Darstellung des inkrementellen Delta-Sigma-Analog-Digitalwandlers aus 1 als zeitdiskretes also abgetastet arbeitendes System. Das Eingangssignal-Rauschen sei N_IN und das durch die Quantisierung hervorgerufene Rauschen sei E.
Eine Erhöhung der Ordnung des Modulators im inkrementellen Delta-Sigma-Analog-Digitalwandler hat in der Regel eine Erhöhung der Genauigkeit des ADC-Ausgabewertes zur Folge, wobei gleichzeitig der Implementierungsaufwand steigt und die Sicherstellung der Stabilität der Modulator-Schleife zunehmend schwieriger wird bzw. nur geringe Schleifenstabilitätsreserven realisierbar sind. Dies führt wiederum zu einer höheren, unerwünschten Störanfälligkeit der Modulator-Schleifen und somit des ADCs an sich. Die Erhöhung der Modulator-Ordnung führt ebenfalls zu einer Reduzierung des im inkrementellen Delta-Sigma-Analog-Digitalwandler verarbeitbaren Eingangssignalbereichs und damit zu einer Reduzierung der Eingangsdynamik.
Inkrementelle Delta-Sigma-Analog-Digitalwandler unterscheiden sich von konventionellen Delta-Sigma ADC insbesondere dahingehend, dass die Integratoren für jede neue A/D-Wandlung zurückgesetzt werden, und somit eine direkte Abbildung eines Eingangssignalwertes auf genau nur einen Ausgangssignalwert besteht. Dies ist u.a. für den Einsatz in gemultiplexten Systemen mit mehreren Eingangssignalquellen von Vorteil.
Jeder Delta-Sigma-Modulator-basierte Wandler höherer Ordnung ist bzgl. seiner Stabilität auf einen Eingangssignalbereich (Dynamik) beschränkt, der nur einem Teil der eingesetzten Referenzspannung entspricht. Daher muss das Eingangssignal ggf. gedämpft werden, um sicher im stabilen Arbeitsbereich mehrstufiger iDS-ADCs zu bleiben. Dabei ist typisch, dass mit steigender Modulator-Ordnung auch der Dämpfungsgrad bzgl. des Eingangssignals steigt. Dies hat allerdings auch eine Verschlechterung des im ADC verfügbaren Eingangssignalpegels zu Folge, was wiederum entweder zu einer Verringerung der Genauigkeit des digitalen Ausgangssignals oder zu einer Erhöhung des Signalverarbeitungsaufwands nach sich zieht, um die gleiche Ausgangsgenauigkeit zu erreichen, die ein derartiger ADC (ohne Stabilitätsbegrenzung) erzielen könnte. Darüber hinaus können Offsets im Eingangssignal zu einer weiteren Reduzierung der tatsächlich für den Nutzsignalanteil im Eingangssignal verfügbaren Dynamik führen. Derartige Offsets sollten daher vor der Wandlung im iDS-ADC entfernt werden. Entweder könnte dafür das Verfahren aus US 6,909,388 B1 eingesetzt werden, oder es ist ein erweiterter Dynamikbereich mit stabilem ADC-Verhalten vorzusehen.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Anordnung und ein Verfahren aufzuzeigen, mittels derer die Stabilität mehrstufiger inkrementeller Delta-Sigma-Analog-Digitalwandler für große Eingangssignalbereiche abgesichert werden kann. In Folge dessen soll die gegensätzliche Verkopplung von Eingangsdynamik und Stabilität der Modulatorschleife entschärft und weitgehend beseitigt werden.
Eine weitere Aufgabe ist es trotz einer verbesserten verarbeitbaren Eingangsdynamik keine direkte Dämpfung des Eingangssignals zu benötigen, so dass eine direkte SNR-Verschlechterung bezüglich der ADC-immanenten-Rauschquellen vermieden werden kann.
Weiterhin sollen verschiedene effektive Auflösungen bzw. Genauigkeiten mit ein- und demselben inkrementellen Delta-Sigma-Analog-Digitalwandler einstellbar und erreichbar sein, um neben einfach gemultiplexten Systemen auch Systeme und Anwendungen mit nur einem ADC realisieren zu können, in denen bezüglich der Genauigkeit und Auflösung des Ausgangssignals unterschiedliche Anforderungen bestehen. Dies ist besonders im Hinblick auf die Minimierung der Verarbeitungsdauer und somit der notwendigen Energie erstrebenswert, um eine bestmögliche Energieeffizienz zu gewährleisten.
Eine weitere Aufgabe der vorliegenden Erfindung ist es größere Eingangssignalbereiche stabil auch in mehrstufigen inkrementellen Delta-Sigma-Analog-Digitalwandlern verarbeiten zu können, wobei gleichzeitig eine Programmierbarkeit der Auflösung bzw. Genauigkeit des inkrementellen Delta-Sigma-Analog-Digitalwandlers möglich ist.
Weiterhin sollen höhere Genauigkeiten durch eine optimal anpassbare Taktzahlsteuerung in Bezug auf eine zu verarbeitende Eingangsdynamik ermöglicht werden.
Die Aufgabe wird verfahrensseitig dadurch gelöst, dass eine virtuelle Referenzspannung in dem Rückkoppelzweig des inkrementellen Delta-Sigma-Analog-Digitalwandlers gebildet wird, wobei das Referenzspannungssignal mittels einer einstellbaren Referenzkapazität C_ref einem sich ändernden Eingangssignalbereich angepasst sowie eine davon abhängige Taktzyklenzahl N eingestellt wird. Das bietet den Vorteil, dass keine Dämpfung des Eingangssignals des inkrementellen Delta-Sigma-Analog-Digitalwandlers erfolgen muss und daher kein SNR-Verlust (Signal-Rausch-Abstand) zu verzeichnen ist.
In einer Ausgestaltung des Verfahrens wird die Referenzkapazität C_ref über ein steuerbares Kapazitätsarray angepasst und eingestellt. Das Kapazitätsarray umfasst variable in Reihen- oder/und Parallelanordnungen verschaltbare Einzelkapazitäten. Dadurch kann eine optimale Anpassung und Einstellung der Referenzkapazität C_ref derart erfolgen, dass der geforderter Eingangsdynamikbereich voll ausgesteuert und die Genauigkeitsanforderungen des Ausgangssignals erfüllt werden können.
In einer weiteren Ausgestaltung des vorgeschlagenen Verfahrens erfolgt die Auswahl der Referenzkapazität C_ref und die Einstellung der Taktzyklenzahl N derart, dass das Eingangssignal in einem Bereich der Betriebsspannung von +/–V_DD den inkrementellen Delta-Sigma-Analog-Digitalwandler übersteuerungsfrei maximal möglich aussteuert. Der Vorteil dabei ist, dass durch die Wahl von U_ref bzw. Q_ref, d.h. also von C_ref und die Taktzahl N der inkrementellen Delta-Sigma-Analog-Digitalwandler stets eine Vollausteuerung des Eingangssignals des inkrementellen Delta-Sigma-Analog-Digitalwandlers im Bereich von +/–VDD zulässt, ohne instabil zu werden. Das heißt, damit kann der inkrementelle Delta-Sigma-Analog-Digitalwandler stets stabil arbeiten.
In einer weiteren Ausgestaltung der Erfindung werden die Referenzkapazität C_ref und die Taktzyklenzahl N mittels einer Kontroll-Einheit eingestellt. Die Kontroll-Einheit überwacht und steuert somit die optimale Auswahl der Referenzkapazität aus dem Kapazitätsarray sowie die Einstellung einer optimalen Taktzyklenzahl N in Abhängigkeit von den Genauigkeitsanforderungen an das Ausgangssignal unter der Bedingung, dass der inkrementellen Delta-Sigma-Analog-Digitalwandler in einem stabilen Bereich bleibt.
In einer weiteren Ausgestaltung des Verfahrens steuert die Kontroll-Einheit mindestens zwei Integratorstufen des inkrementellen Delta-Sigma-Analog-Digitalwandlers, einen Quantisierer sowie einen Digital-Analog-Wandler im Rückkoppelzweig. Natürlich kann auch ein inkrementellen Delta-Sigma-Analog-Digitalwandler mit höherer Ordnung als der zweiten Ordnung gesteuert werden, so dass stets die optimale Auswahl der Referenzkapazität C_ref sowie die optimale Einstellung der Taktzyklenzahl N getroffen wird.
In einer Ausgestaltung des erfindungsgemäßen Verfahrens ermittelt und stellt die Kontroll-Einheit eine nach einem geforderten Genauigkeitsbereich des inkrementellen Delta-Sigma-Analog-Digitalwandlers, der eingestellten Referenzkapazität C_ref oder den weiteren dem inkrementellen Delta-Sigma-Analog-Digitalwandler inhärenten Messwerten abhängigen Algorithmus, eine optimale Taktzyklenzahl N ein. Der Algorithmus ist dem geforderten Genauigkeitsbereich des inkrementellen Delta-Sigma-Analog-Digitalwandlers, der eingestellten Referenzkapazität C_ref oder den weiteren dem inkrementellen Delta-Sigma-Analog-Digitalwandler inhärenten Messwerten angepasst.
In einer weiteren vorteilhaften Ausgestaltung des Verfahrens wird ein einziger inkrementeller Delta-Sigma-Analog-Digitalwandler für gemultiplexte Systeme eingesetzt. Beispielsweise erlaubt die Erhöhung von U_ref- bzw. Q_ref-(mittels des C₁/C_ref-Verhältnisses) im Zusammenhang mit der unterschiedlichen Anzahl an Verarbeitungstakten N, eine einfache, aufwandsarme Programmierbarkeit der Genauigkeit bzw. der effektiven, rauschfreien Auflösung des digitalen ADC-Ausgangssignals ein und desselben inkrementellen Delta-Sigma-Analog-Digitalwandlers, wobei gleichzeitig eine maximale Dynamik des Eingangssignals, eine Stabilität des inkrementellen Delta-Sigma-Analog-Digitalwandlers und eine geringstmögliche Taktanzahl N erreichbar werden. Dies resultiert letztlich in einem geringstmöglichen Energieverbrauch. Dies gilt nicht nur für Systeme, die eine Mehrzahl von Signalen umfassen (gemultiplexte Systeme), sondern auch für Systeme, die potentiell unterschiedliche Anforderungen, betreffend die Analog-Digital-Wandlung, erfüllen müssen. Die Optimierung der Energieeffizienz bzw. Minimierung des Energiebedarfs pro effektivem LSB bei vorgegebener, gewünschter Genauigkeit des inkrementellen Delta-Sigma-Analog-Digitalwandlers stellt einen besonderen Vorteil der vorliegenden Erfindung dar.
In einer weiteren Ausgestaltung des Verfahrens wird der inkrementelle Delta-Sigma-Analog-Digitalwandler an die Genauigkeitsanforderung eines Ausgangssignals angepasst. Die Genauigkeitsanforderung bezieht sich dabei auf die effektive Auflösung des ADC-Ausgangssignals, wobei hier über 16bit effektive Auflösung erreichbar sind. Mit bisherigen ADC waren Auflösungen mit Werten im Bereich von nur 10bit bis 15bit möglich. Durch die Auswahl der Referenzkapazität C_ref und die Einstellung der Taktzyklenzahl N in der Modulatorschleife lässt sich bei größtmöglicher Eingangsdynamik die Genauigkeit des ADC-Ausgabesignals direkt über die virtuelle Referenz einstellen. Durch eine entsprechend angepasste Taktzyklenzahl N lässt sich mit ein und demselben iDS-ADC eine effektive Auflösung für unterschiedliche Anwendungen programmieren bzw. einstellen.
Die Aufgabe wird anordnungsseitig dadurch gelöst, dass in dem Rückkoppelzweig ein steuerbares Kapazitätsarray angeordnet ist, wobei das Kapazitätsarray, der mindestens eine Integrator, der Quantisierer sowie der Digital-Analog-Wandler im Rückkoppelzweig mit einer Kontroll-Einheit steuernd verbunden sind.
In einer Ausgestaltung der Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung weist der inkrementelle Delta-Sigma-Analog-Digitalwandler M Integratorstufen auf. Damit lässt sich die Genauigkeit des Ausgangssignals des inkrementellen Delta-Sigma-Analog-Digitalwandlers erhöhen. Der Vorteil der erfindungsgemäßen Anordnung ist allerdings, dass bei einer Erhöhung der Wandler-Ordnung keine Dämpfung des Eingangssignals mehr notwendig ist, sondern der volle Dynamikbereich genutzt werden kann und damit die Genauigkeit der Wandlung steigt.
In einer weiteren Ausgestaltung der Anordnung ist daher ein Eingangssignal in einem Bereich der Betriebsspannung von +/–V_DD des inkrementellen Delta-Sigma-Analog-Digitalwandlers unabhängig von der Anzahl der Integratorstufen M voll aussteuerbar.
In einer besonderen Ausgestaltung der Erfindung umfasst die Kontroll-Einheit eine Taktsteuerlogik. Damit ist eine Adaptierbarkeit ein und derselben Hardwareschaltung eines inkrementellen Delta-Sigma-Analog-Digitalwandlers mittels der entsprechenden Taktsteuerlogik möglich, wobei auch eine neuartige Software-basierte Skalierbarkeit sowie ein verbesserter IP-reuse möglich werden.
Generell bieten das erfindungsgemäße Verfahren und die erfindungsgemäße Anordnung den Vorteil, dass die Delta-Sigma-Wandlung von Prozessschwankungen unabhängig wird, da die Stabilität und das inkrementellen Delta-Sigma-Analog-Digitalwandler-Übertragungsverhalten nicht von absoluten Schaltungs- und Kapazitätswerten (C₁, C_ref) abhängen, sondern nur von deren Verhältnis – die Stabilität bei maximal verarbeitbarer Dynamik bleibt auch bei Schwankungen des Herstellungsprozesses abgesichert.
Somit ist eine einfache Realisierbarkeit von stabil operierenden inkrementellen Delta-Sigma-Analog-Digitalwandlern sehr hoher Ordnung möglich.
Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen näher erläutert werden. In den zugehörigen Zeichnungen zeigen
1 Klassische Topologie eines inkrementellen Delta-Sigma-Analog-Digitalwandlers 2. Ordnung,
2 Inkrementeller Delta-Sigma-Analog-Digitalwandler 2. Ordnung als zeitdiskretes System mit Rauschäquivalenten Eingangs- und Ausgangs-Rauschquellen;
3 Genauigkeits-programmierbarer inkrementeller Delta-Sigma-Analog-Digitalwandler 2. Ordnung mit virtueller Referenzspannungserzeugung;
4 Verallgemeinerte iDS-ADC-Eingangsstufe, gezeigt ist ein erster Integrator der Modulatorkette für differenzielle Eingangssignale mit Kapazitätsarray zur Erzeugung der programmierbaren, virtuellen Referenzspannung;
5 Prinzip-Topologie für das Kapazitätsarray zur Programmierung der virtuellen Referenzspannung;
6 Verallgemeinerter, genauigkeits-programmierbarer inkrementeller Delta-Sigma-Analog-Digitalwandler beliebiger Ordnung i mit virtueller Referenzspannungserzeugung.
3 zeigt einen Genauigkeits-programmierbaren inkrementellen Delta-Sigma-Analog-Digitalwandler 2. Ordnung mit virtueller Referenzspannungserzeugung. In nahezu jedem Analog-Digital-Wandler, so auch in iDS-ADCs, wird ein Referenzsignal benötigt, mittels welchem festgelegt wird, wie groß ein einzelner Digitalisierungsschritt, U_LSB bzw. ein Least-Significant-Bit (LSB), oder auch der verarbeitbare Eingangssignalbereich ist. Häufig werden derartige ADCs als elektronische Schaltung realisiert, in denen das Referenzsignal eine Spannung U_ref und auch das Eingangssignal eine Spannung U_in ist. Das integrierende Verhalten der Modulatorstufen wird in der Regel mittels Ladungsspeicherung und -verarbeitung abhängig von U_in und U_ref erreicht. Für eine typische iDS-ADC-Eingangsstufe, d.h. ein integrierender Verstärker 3, ist die gespeicherte Eingangsladung Q_in proportional zur Differenz aus Eingangs- und Rückkoppelsignal U_DAC, wobei U_DAC wiederum abhängig von U_ref ist, und Q_in ist ebenfalls proportional zur Eingangskapazität C₁. Damit gilt: Q_in ~ C₁·(U_in – U_DAC). Bei einer gegebenen Betriebsspannung V_DD des inkrementellen Delta-Sigma-Analog-Digitalwandlers 1 muss im Sinne der Stabilität der Modulatorschleife gewährleistet sein, dass die inneren Teilspannungen im inkrementellen Delta-Sigma-Analog-Digitalwandler 1 klein genug bleiben. Um keine direkte Dämpfung des Eingangssignals U_in bei gleichzeitigem Verlust von Signal-Rausch-Abstand zu bewirken, wird U_DAC bzw. U_ref erhöht. Diese Erhöhung führt dazu, dass der zentrale Signalterm (U_in – U_DAC) klein genug für einen stabilen Betrieb des Delta-Sigma-Modulators im inkrementellen Delta-Sigma-Analog-Digitalwandler 1 bleibt.
4 zeigt die erste Integratorstufe 3 eine inkrementellen Delta-Sigma-Analog-Digitalwandlers 1. Dabei setzt sich die Eingangsladung des iDS-ADC wie folgt zusammen: Q_in = C₁·U_in – C_ref·U_ref, wobei die differentiellen Spannungen sich wie folgt aus den angegebenen Einzelsignalen ergeben: 2·U_in = U⁺ _in – U^– _in sowie 2·U_ref = U⁺ _ref – U^– _ref. Der Eingangssignalbereich von U_in kann dabei maximal bezüglich der Betriebsspannung V_DD sein, d.h. U_in є [–V_DD, +V_DD]. Zum Erhalt der Stabilität der Modulatorschleife wird die von der Referenzspannung U_ref abhängige Referenzladung Q_ref = C_ref•U_ref mittels der Kapazität C_ref erhöht. Es wirkt daher im inkrementellen Delta-Sigma-Analog-Digitalwandler 1 ein virtuelles Referenzspannungssignal, welches nicht von den absoluten Pegeln der Eingangs- und Referenzspannung abhängt, sondern insbesondere mittels des Kapazitätsverhältnisses C₁/C_ref direkt kontrolliert wird. Der Digitalisierungsbereich bzw. die nutzbare Eingangsdynamik sind somit auf den Bereich –Q_ref bis +Q_ref abgebildet. Hierbei ist ein größeres Q_ref gleichbedeutend mit einer größeren virtuellen Referenzspannung bei als gleichbleibend angenommener Betriebsspannung V_DD. Das führt letztlich zu einer Vergrößerung der Schrittweite U_LSB, welche mit einer entsprechenden Erhöhung der Taktzyklenzahl N, d.h. der Schleifendurchläufe für eine A/D-Wandlung im iDS-ADC realisiert wird. Die Auswahl von C_ref und die Einstellung der dazugehörigen Taktzyklenzahl N werden über eine geeignete Kontroll-Einheit (siehe 3 und 6) durchgeführt.
5 zeigt ein einfaches Kapazitätsarray 10 an der ersten Integratorstufe 3. Durch die Auswahl der C_ref und die Einstellung der Taktzyklenzahl N in der Modulatorschleife lässt sich bei größtmöglicher Eingangsdynamik die Genauigkeit des ADC-Ausgabesignals direkt über die virtuelle Referenz einstellen. Durch eine entsprechend angepasste Taktzyklenzahl N lässt sich mit ein und demselben iDS-ADC eine effektive Auflösung für unterschiedliche Anwendungen programmieren bzw. einstellen.
6 zeigt einen inkrementellen Delta-Sigma-Analog-Digitalwandler 1 mit beliebig hoher Ordnung. Für derart komplexe Anwendungen kann die Ermittlung der Taktzyklenzahl N in Abhängigkeit vom Verhältnis C₁/C_ref entweder im Rahmen des Designprozesses mittels eines geeigneten Algorithmus erfolgen, wobei die unterschiedlichen, C_ref-abhängigen einstellbaren Taktzyklenzahlen N in einer Schaltung, z.B. in einem Speicher oder als festverdrahtete Schaltung hinterlegt sind. Oder die Kontroll-Einheit 9 (vgl. auch 3) implementiert zusätzlich einen geeigneten Algorithmus, welcher abhängig von der (extern) gewünschten ADC-Genauigkeit, der eingestellten Referenzkapazität C_ref 11 und ggf. weiteren, aktuellen iDS-ADC-inhärenten Messwerten eine optimale und geeignete Taktzyklenzahl N ermittelt und einstellt, wobei der Hardwareaufwand gleichbleibend ist.
Damit wird es möglich, inkrementelle Delta-Sigma-Analog-Digitalwandler mit sehr hoher Ordnung in einem signal-technisch stabilen Bereich zu betreiben, ohne die Eingangsdynamik durch Dämpfung der Eingangssignale verringern zu müssen.
Bezugszeichenliste

1: inkrementellen Delta-Sigma-Analog-Digitalwandler
2: Komparator oder Quantisierer
3: Integrator
4: Differenzierer
5: Digital-Analog-Converter (DAC)
6: Bitstream
7: digitales Filter
8: Rückkoppelzweig
9: Kontroll-Einheit
10: steuerbares Kapazitätsarray
11: Referenzkapazität
12: Taktzyklenzahl N

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 6909388 B1 [0005, 0005, 0005, 0014]
US 2008/0074303 A1 [0006, 0006, 0006, 0006]
US 2011/0163901 A1 [0007, 0007, 0007, 0007]
DE 102011079211 B3 [0009, 0009, 0009, 0009]

Zitierte Nicht-Patentliteratur

V. Quiquempoix et al.: „A Low-Power 22-bit Incremental ADC“, IEEE Journal of Solid-State Circuits, Vol. 41, No. 7, July 2006 [0008]

Claims

Verfahren zur Einstellung einer effektiven Auflösung eines Ausgangssignals in einer inkrementellen Delta-Sigma-Analog-Digitalwandlung mittels eines inkrementellen Delta-Sigma-Analog-Digitalwandlers (1), bei welchem die Differenz eines Eingangssignals und eines in einem Rückkoppelzweig (8) gebildeten Referenzspannungssignals einem ersten Integrator (3) zugeführt wird, dadurch gekennzeichnet, dass eine virtuelle Referenzspannung in dem Rückkoppelzweig (8) des inkrementellen Delta-Sigma-Analog-Digitalwandlers (1) gebildet wird, wobei das Referenzspannungssignal mittels einer einstellbaren Referenzkapazität C_ref (11) einem sich ändernden Eingangssignalbereich angepasst sowie eine davon abhängige Taktzyklenzahl N eingestellt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Referenzkapazität C_ref (11) über ein steuerbares Kapazitätsarray (10) angepasst und eingestellt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Auswahl der Referenzkapazität C_ref (11) und die Einstellung der Taktzyklenzahl N (12) derart erfolgt, dass das Eingangssignal in einem Bereich der Betriebsspannung von +/–V_DD den inkrementellen Delta-Sigma-Analog-Digitalwandler (1) übersteuerungsfrei maximal möglich aussteuert.
Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass mittels einer Kontroll-Einheit (9) die Referenzkapazität C_ref (11) und die Taktzyklenzahl N (12) eingestellt werden.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Kontroll-Einheit (9) mindestens zwei Integratorstufen (3) des inkrementellen Delta-Sigma-Analog-Digitalwandlers (1), einen Quantisierer (2) sowie einen Digital-Analog-Wandler (5) im Rückkoppelzweig (8) steuert.
Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Kontroll-Einheit (9) eine nach einem geforderten Genauigkeitsbereich des inkrementellen Delta-Sigma-Analog-Digitalwandlers (1), der eingestellten Referenzkapazität C_ref (11) oder den weiteren dem inkrementellen Delta-Sigma-Analog-Digitalwandler inhärenten Messwerten abhängigen Algorithmus, eine optimale Taktzyklenzahl N (12) ermittelt und einstellt.
Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass für gemultiplexte Systeme ein einziger inkrementeller Delta-Sigma-Analog-Digitalwandler (1) eingesetzt wird.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der inkrementeller Delta-Sigma-Analog-Digitalwandler (1) an die Genauigkeitsanforderung hinsichtlich der effektiven Auflösung eines Ausgangssignals angepasst wird.
Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung, wobei der inkrementelle Delta-Sigma-Analog-Digitalwandler (1) einen Differenzbildner (4) zum Bilden einer Differenz zwischen einem analogen Modulator-Eingangssignal und einem analogen Referenzspannungssignal und zum Erzeugen eines Differenzspannungssignals (u‘_in), einen rücksetzbaren ersten Integrator (3) zum Integrieren oder Summieren des Differenzsignals und Erzeugen eines ersten Integratorsignals (u₁), einen Quantisierer (2) zum Aufnehmen des Integratorsignals und Erzeugen eines Quantisierungssignals, und einen Digital-Analog-Wandler (5) in einem Rückkoppelzweig (8) zum Aufnehmen des digitalen Quantisierungssignals und Ausgabe des Referenzspannungssignals an den Differenzbildner (4) umfasst, dadurch gekennzeichnet, dass in dem Rückkoppelzweig (8) ein steuerbares Kapazitätsarray (10) angeordnet ist, wobei das Kapazitätsarray (10), der mindestens eine Integrator (3), der Quantisierer (2) sowie der Digital-Analog-Wandler (5) im Rückkoppelzweig (8) mit einer Kontroll-Einheit (9) steuernd verbunden sind.
Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung nach Anspruch 9, dadurch gekennzeichnet, dass der inkrementelle Delta-Sigma-Analog-Digitalwandler (1) M Integratorstufen (3) aufweist.
Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass ein Eingangssignal in einem Bereich der Betriebsspannung von +/–V_DD des inkrementellen Delta-Sigma-Analog-Digitalwandlers (1) unabhängig von der Anzahl der Integratorstufen M voll aussteuerbar ist.
Anordnung zur inkrementellen Delta-Sigma-Analog-Digitalwandlung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Kontroll-Einheit (9) eine Taktsteuerlogik umfasst.