DE112016002487B4

DE112016002487B4 - Unterdrücken von Signalübertragungsfunktionsspitzen bei einem vorwärtsgekoppelten Delta-Sigma-Wandler

Info

Publication number: DE112016002487B4
Application number: DE112016002487.8T
Authority: DE
Inventors: Abhishek Bandyopadhyay
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2015-06-03
Filing date: 2016-06-02
Publication date: 2022-07-07
Anticipated expiration: 2036-06-03
Also published as: WO2016196772A1; CN107852164A; CN107852164B; DE112016002487T5; US20160359499A1; US9564916B2

Abstract

Modifizierter vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler, aufweisend:
eine Integrator-Kaskade, die einen analogen Eingang des Wandlers erhält;
einen Quantisierer zum Quantisieren einer Summe der Ausgänge der Integratoren und Erzeugen eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplung an einen Eingang eines ersten Integrators der Integratoren;
einen Rückkopplungspfad (502) von dem digitalen Ausgang des Quantisierers an einen Eingang eines zweiten Integrators der Integratoren; und
mehrere Zuführungspfade (504, 506) von dem analogen Eingang des Wandlers an Eingänge des einen oder der mehreren Integratoren, die dem ersten Integrator nachfolgen,
wobei die mehreren Zuführungspfade (504, 506) einen ersten Zuführungspfad (504) von dem analogen Eingang des Wandlers an den Eingang des zweiten Integrators und einen zweiten Zuführungspfad (506) von dem analogen Eingang des Wandlers an den Eingang eines dritten Integrators der Integratoren aufweisen.

Description

PRIORITÄTSDATEN
Diese Anmeldung beansprucht den Vorteil und die Priorität aus der provisorischen US-Patentanmeldung Nr. 62/170,135 , die am 3. Juni 2015 mit dem Titel „SUPPRESSING SIGNAL TRANSFER FUNCTION PEAKING IN A CONTINOUS-TIME FEEDFORWARD DELTA SIGMA CONVERTER“ eingereicht wurde und der US-Patentanmeldung Nr. 15/067,847 , die am 11. März 2016 mit dem Titel „SUPPRESSING SIGNAL TRANSFER FUNCTION PEAKING IN A FEEDFORWARD DELTA SIGMA CONVERTER“ eingereicht wurde.
TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf das Gebiet der integrierten Schaltungen, insbesondere zum Unterdrücken von Signalübertragungsfunktionsspitzen bei einem vorwärtsgekoppelten Delta-Sigma-Wandler, z.B. einem zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Wandler oder einem zeitdiskreten vorwärtsgekoppelten Delta-Sigma-Wandler.
HINTERGRUND
Datenwandler finden sich in der Elektronik überall. Einige Datenwandler, z.B. Analog-Digital-Wandler (ADCs) und Digital-Analog-Wandler (DACs), wandeln Signale zwischen dem digitalen Bereich und dem analogen Bereich. Datenwandler mit verschiedenen Ausprägungen werden in einer Vielzahl von Anwendungen verwendet, z.B. in Hochgeschwindigkeits-Anwendungen, Präzisionsanwendungen, lebenswichtigen Systemen, Elektronik für Verbraucher, Unterhaltung, Mediensysteme, Telekommunikation, medizinische Geräte, und so weiter. In Abhängigkeit von der Anwendung, können Datenwandler entwickelt oder ausgewählt werden, um Spezifikationen zu erfüllen, einschließlich: Genauigkeit, Auflösung, Abtastrate, Bandbreite, Leistungsverbrauch/effizienz, Größe, Rauschamplitude, Anti-Aliasing-Fähigkeiten, etc.
US 6 556 158 B2 betrifft ein Verfahren zur Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal, das die folgenden Schritte umfasst: (a) Erzeugen eines ersten digitalen Signals mit einer Signalkomponente, die eine Kombination aus dem analogen Eingangssignal und einem Dithering-Signal darstellt; (b) Erzeugen eines analogen Rückkopplungssignals durch Digital-Analog-Wandlung des ersten digitalen Signals; (c) Erzeugen eines analogen Restsignals durch Kombinieren des analogen Eingangssignals und des analogen Rückkopplungssignals; (d) Erzeugen eines analogen Kompensationssignals unter Verwendung eines Verfahrens, das den Schritt des Verarbeitens des Restsignals mit einem ersten analogen Filter mindestens nullter Ordnung umfasst; (e) Erzeugen des Dithering-Signals unter Verwendung eines Verfahrens, das den Schritt des Verarbeitens des analogen Restsignals mit einem zweiten analogen Filter umfasst; wobei die Ordnung des zweiten analogen Filters mindestens um eins höher ist als die Ordnung des ersten analogen Filters; (f) Erzeugen eines zweiten digitalen Signals, das eine Signalkomponente umfasst, die das analoge Kompensationssignal darstellt; und (g) Erzeugen des digitalen Ausgangssignals durch Kombinieren des ersten digitalen Signals und des zweiten digitalen Signals.
Figurenliste
Um ein besseres Verständnis der vorliegenden Offenbarung und der Merkmale und deren Vorteile zu ermöglichen, wird auf die nachfolgende Beschreibung verwiesen, im Zusammenhang mit den begleitenden Figuren, wobei gleiche gleiche Bezugszeichen gleiche Teile repräsentieren, wobei gilt:

1 ist eine erläuternde Systemdarstellung von einem Delta-Sigma-Analog-Digital-Wandler (DS-ADC);
2 ist eine erläuternde Systemdarstellung von einem Delta-Sigma-Analog-Digital-Wandler dritter Ordnung in einer rückgekoppelten Konfiguration;
3 ist eine erläuternde Systemdarstellung von einem Delta-Sigma-Analog-Digital-Wandler dritter Ordnung in einer vorwärtsgekoppelten Konfiguration;
4 zeigt Signalübertragungsfunktionsspitzen eines zeitkontinuierlichen Delta-Sigma-Modulators mit einer vorwärtsgekoppelten Konfiguration;
5 ist eine erläuternde Systemdarstellung eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers dritter Ordnung mit STF-Spitzenunterdrückung gemäß einiger Ausgestaltungen der Offenbarung;
6 ist eine erläuternde Systemdarstellung eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers dritter Ordnung mit STF-Spitzenunterdrückung, gemäß einiger Ausgestaltungen der Offenbarung;
7 zeigt die Signalübertragungsfunktion für einen zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler und die Signalübertragungsfunktion eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers gemäß einiger Ausgestaltungen der Offenbarung;
8 zeigt ein Unterdrücken von Signalübertragungsfunktionsspitzen mittels eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers gemäß einiger Ausgestaltungen der Offenbarung;
9 zeigt eine verbesserte Alias-Abweisung durch einen modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler gemäß einiger Ausgestaltungen der Offenbarung;
10 zeigt die Signalübertragungsfunktion von einem zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler mit einem inversen Chebyshev-Schleifenfilter und die Signalübertragungsfunktion von einem zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler mit einem elliptischen Schleifenfilter;
11 zeigt eine Signalübertragungsfunktion eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers mit einem inversen Chebyshev-Schleifenfilter und die Signalübertragungsfunktion von einem modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler mit einem elliptischen Schleifenfilter mit zusätzlicher Abweisung für benachbarte Kanäle gemäß einiger Ausgestaltungen der Offenbarung; und
12 ist ein Flußdiagramm, das ein Verfahren zur Delta-Sigma-Modulation gemäß einiger Ausgestaltungen der Offenbarung zeigt.

BESCHREIBUNG BEISPIELHAFTER AUSGESTALTUNGEN DER OFFENBARUNG
Eine modifizierte Topologie für einen zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Wandler (hier bezeichnet als „SCFF“) kann effektiv mit Spitzen einer Signalübertragungsfunktion (STF) umgehen, einer inherenten Eigenschaft von zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Wandlern. Der SCFF-Ansatz beinhaltet ein Bereitstellen eines zusätzlichen digital-nach-analogen (DAC) Rückkopplungspfads an den Eingang des zweiten Integratora (was zu einem zusätzlichen DAC in der Schaltung führt, die den Ausgang des Quantisierers inein analoges Signal wandelt und das analoge Signal an den Eingang des zweiten Integrators führt). Ferner beinhaltet der SCFF-Ansatz das Bereitstellen von zwei Zuführungen (feed-ins): eine erste Zuführung an den Eingang des zweiten Integrators und eine zweite Zuführung an den Eingang des dritten Integrators. Die erste Zuführung kann negativ sein. In vorteilhafter Weise behebt der modifizierte zeitkontinuierliche Delta-Sigma-Modulator mit diesem Ansatz einige der Spitzenprobleme in der Signalübertragungsfunktion bei gleichzeitig niedrigem Leistungsverbrauch.
Der zusätzliche DAC Rückkopplungspfad und eine oder mehrere zusätzliche Zuführungen können für zeitdiskrete vorwärtsgekoppelte Delta-Sigma-Modulatoren verwendet werden. Ferner können zusätzliche DAC Rückkopplungspfade und eine oder mehrere zusätzliche Zuführungen für vorwärtsgekoppelte Delta-Sigma-Modulatoren N-ter Ordnung im Allgemeinen verwendet werden, mit einem beliebigen geeigneten N.
Die vorliegende Offenbarung beschreibt auch einen verbesserten Aufbau für zeitkontinuierliche vorwärtsgekoppelte Delta-Sigma-Wandler. Der Aufbau weist die Verwendung eines elliptischen Schleifenfilters statt Butterworth- und inversen Chebyshev-Filtern auf. Das elliptische Schleifenfilter bringt zusätzliche Abweisung für benachbarte Kanäle mit gleichzeitiger Verbesserung des Rauschverhaltens im Band. Der Ansatz, einen zusätzlichen Rückkopplungspfad an den Eingang des zweiten Integrators zu führen und zwei Zuführungen zu verwenden, kann mit einem elliptischen Schleifenfilter Aufbau für eine nochmalige Leistungsverbesserung kombiniert werden, z.B. eine weitere Abweisung bei benachbarten Kanälen.
Neben der STF-Spitzenunterdrückung bietet der SCFF eine bessere Alias-Abweisung im Vergleich zu anderen FF-Aufbauten. Der SCFF verwendet einen DAC mehr im Vergleich zu einem reinen FF-Aufbau. Beim SCFF hat der erste Integrator einigen Signalinhalt. SCFF unter Verwendung eines elliptischen Schleifenfilters kann eine verbesserte Abweisung bein angrenzenden Kanälen und besseres Rauschverhalten bieten.
Grundlagen von Analog-Digital-Wandlern (ADCs)
Analog-Digital-Wandler (ADCs) sind elektronische Vorrichtungen, die eine kontinuierliche physikalische Menge, die von einem analogen Eingang oder Signal getragen wird, in eine digitale Zahl oder Ausgang wandeln, die/der die Amplitude der Menge repräsentiert (oder in ein digitales Signal, das eine digitale Zahl trägt). Die Wandlung beinhaltet eine Quantisierung des analogen Eingangssignals, so dass ein kleiner Fehlerbetrag entsteht. Üblicherweise geschieht die Quantisierung durch ein periodisches Abtasten des analogen Eingangssignals. Das Ergebnis ist eine Folge von digitalen Werten (d.h., ein digitales Signal), das ein zeitkontinuierliches analoges Eingangssignals mit kontinuierlicher Amplitude in ein zeitdiskretes digitales Signal mit diskreter Amplitude gewandelt hat.
Ein ADC wird üblicherweise durch die folgenden Anwendungsanforderungen definiert:

seine Bandbreite (der Frequenzbereich von analogen Signalen, den er geeignet in ein digitales Signal wandeln kann), seine Auflösung (die Anzahl von diskreten Stufen, in die das analoge Signal höchstens aufgeteilt werden kann und in dem digitalen Signal repräsentiert sind), und sein Signal-zu-Rauschen-Verhältnis „SNR“ (wie genau der ADC das gemessene Signal relativ zu dem vom ADC eingebrachten Rauschen messen kann). Analog-Digital-Wandler (ADCs) haben verschiedene Aufbauten, die in Abhängigkeit von den Anwendungsanforderungen gewählt werden können.

Delta-Sigma-Analog-Digital-Wandler (DS-ADCs)
Analog-Digital-Wandler (ADCs) basierend auf Delta-Sigma-(DS-) Modulation (nachfolgend bezeichnet als „DS-ADCs“) sind in Verbindung mit digitalem Audio und Hochpräzision-Instrumentsystemen bereits verwendet worden. 1 ist eine erläuternde Systemdarstellung von einem Delta-Sigma-Analog-Digital-Wandler (DS-ADC) oder hier manchmal bezeichnet als ein Delta-Sigma-Modulator („DSM“). Der DS-ADC weist ein Schleifenfilter 102, einen Quantisierer 104, und einen Rückgekopplungs-Digital-Analog-Wandler (DAC) 106 auf (d.h., einen DAC im Rückkopplungspfad des DS-ADC). Ein DS-ADC bietet üblicherweise den Vorteil, dass er ein analoges Eingangssignal in ein digitales Signal mit hoher Auflösung bei niedrigen Kosten wandeln kann. Üblicherweise kodiert ein DS-ADC ein analoges Signal u unter Verwendung eines DS-Modulators. Der Quantisierer 104 kann für diesen Zweck verwendet werden, z.B. unter Verwendung eines niedrig-auflösenden ADC, als ein 1-Bit-ADC, Flash-ADC, Flash-Quantisierer, etc. Dann, wenn geeignet, kann der DS-ADC ein digitales Filter (nicht gezeigt) auf den Ausgang des DS-Modulators (d.h., der Quantisierer 104) anwenden, um ein digitales Ausgangssignal mit höherer Auflösung zu bilden. Das Schleifenfilter 102 mit einem oder mehreren Integratoren kann eingesetzt werden, um dem DS-ADC eine Fehlerrückmeldung bereitzustellen und das Rauschen von dem Quantisierer 104 aus dem Basisband zu höheren Frequenzen zu formen. Der Fehler wird üblicherweise erzeugt, indem die Differenz zwischen dem ursprünglich analogen Eingangssignal u und einer rekonstruierte Version des ursprünglichen analogen Eingangssignals unter Verwendung des Rückkopplungs-DAC 106 gebildet wird (wobei das digitalisierte Signal v zurück in ein analoges Signal gewandelt wird). Eine Hauptcharakteristik eines DS-ADC ist die Fähigkeit, das Quantisierungsrauschen q (von dem Quantisierer 104) zu höheren Frequenzen zu verschieben, was auch als Rauschformung bezeichnet wird. Der Betrag des Rauschformens hängt von der Ordnung des Schleifenfilters 102 ab. Im Ergebnis können DS-ADCs im Allgemeinen eine Analog-Digital-Wandlung mit hoher Auflösung rezielen.
Aufgrund seiner Beliebtheit sind viele Varianten des DS-ADC und Aufbauten unter Verwendung des DS-ADC verwendet und vorgeschlagen worden. In Abhängigkeit von der Anwendung können verschiedene Ordnungen des Schleifenfilters implementiert werden. In einigen Fällen kann der DS-ADC unter Verwendung von einer zeitkontinuierlichen Schaltung implementiert werden (im Gegensatz zu einer zeitdiskreten Schaltung). Zum Beispiel kann die Integrator-Kaskade diskrete Zeitintegratoren aufweisen. In einigen Fällen können DS-ADCs mit einer Mischung von zeitkontinuierlicher Schaltung und zeitdiskreter Schaltung für eine Hybridarchitektur implementiert werden. Zum Beispiel können einige der Integratoren (z.B. der erste Integrator der Integrator-Kaskade) unter Verwendung einer zeitkontinuierlichen Schaltung implementiert werden, wohingegen andere Integratoren (z.B. nachfolgende/r Integrator(en) in der Integrator-Kaskade) unter Verwendung von einer zeitdiskreten Schaltung implementiert werden. Im Allgemeinen kann ein zeitkontinuierlicher (CT) DS-ADC oder eine zeitkontinuierliche Schaltung mit geringem Energiebedarf betrieben werden und bietet bessere Breitbandfähigkeiten als das entsprechende zeitdiskrete Gegenstück. CT-DS-ADCs und zeitdiskrete DS-ADC (nachfolgned bezeichnet als DT-DS-ADCs) können in verschiedenen Ausgestaltungen kommen, z.B. als Rückkopplungs- (FB-) Architektur und Vorwärtsgekopplungs- (FF-) Architektur. Verschiedene Aufbauten können die resultierende Signalübertragungsfunktion und/oder die Rauschübertragungsfunktion des DS-ADC beeinflussen.
Die stets ansteigenden Datenraten bei der Kommunikation bringt Ingenieure dazu, Analog-Digital-Wandler (ADCs) mit höheren Kennzahlen (Figures of Merit, FOM) zu entwerfen, z.B. größere Anforderungen bezüglich Bandbreite und Genauigkeit, wobei gleichzeitig eine effiziente Energienutzung für eine erhöhte Batterielebensdauer solcher Geräte mit einem ADCs gegeben ist. Während der letzten Jahrzehnte sind zeitkontinuierliche (CT) Delta-Sigma- (DS-) Wandler extensiv in der Hochgeschwindigkeitsarchitektur verwendet worden aufgrund ihrer Geschwindigkeit gegenüber Leistungsvorteilen gegenüber dem zeitdiskreten Gegenstück (DT-DS-Wandler mit Schaltkondensator-Schaltungen) und der inherenten Anti-Aliasing-Fähigkeiten.
CT-DS-ADCs: Rückkopplung gegenüber Vorwärtskopplung
Um den Unterschied zwischen einem CT-FB-DS-ADC und einem CT-FF-DS-ADC zu zeigen, werden zwei Aufbauten eines CT-DS-ADC dritter Ordnung in den 2 und 3 gezeigt, jeweils entsprechend. Die Darstellung kann auf CT-DS-ADCs von höherer Ordnung oder niedrigerer Ordnung angewendet werden. Der CT-DS-ADC hat einen analogen Eingang („IN“) und einen digitalen Ausgang („OUT“). Bei beiden Beispielen der 2 und 3, hat der CT-DS-ADC dritter Ordnung eine Kaskade von drei Integratoren („INT1“, „INT2“, und „INT3“), einen Quantisierer („QUANTISIERER“), der der Integrator-Kaskade folgt, und einen oder mehrere Rückkopplungs-DACs (einen oder mehrere Rückkopplungs- (DAC) Pfade). Die Kaskade der drei Integratoren ist gebildet, indem der Integrator INT2 dem Integrator INT1 folgt, und der Integrator INT3 dem Integrator INT2 folgt. Der Quantisierer quantisiert dann den Ausgang der Integrator-Kaskade (d.h., der Quantisierer verarbeitet den Ausgang des Integrators INT3).
Bezugnehmend auf 2, die einen CT-DS-ADC dritter Ordnung in einer Rückkopplungs-Konfiguration zeigt (hier bezeichnet als CT-FB-DS-ADC), hat der CT-DS-ADC Rückkopplungspfade von dem Ausgang des Quantisierers zu den Eingängen von allen Integratoren. Zum Beispiel können drei Rückkopplungs-DACs implementiert werden, um drei Rückkopplungspfade von dem digitalen Ausgang des Quantisierers („OUT“) zu den Eingängen der Integratoren INT1, INT2 und INT3 zu führen. CT-FB-DS-ADCs können relativ stabil sein, aber die verteilten Rückkopplungspfade, die mehrere DACs erfordern, ergeben eine erhebliche Leistungsanforderung seitens des CT-FB-DS-ADC. Viele Kommunikations- und Radaranwendungen profitieren von CT-FB-DS-ADCs.
Unter Bezug auf 3, die einen CT-DS-ADC dritter Ordnung in einer vorwärtsgekoppelten Konfiguration zeigt (hier bezeichnet als CT-FF-DS-ADC), hat der CT-DS-ADC nur einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang des ersten Integrators INT1, und alle Ausgänge der Integratoren INT1, INT2 und INT3 werden nach vorne an den Eingang des Quantisierers geführt (d.h., über drei vorwärtsgekoppelte Pfade von entsprechenden Ausgängen der Integratoren an den Addierer vor dem Quantisierer). Der Quantisierer erhält ein Summensignal mit allen Ausgängen der Integratoren (z.B. unter Verwendung eines Addierers vor dem Quantisierer). Die vorwärtsgekoppelten Pfade stellen sicher, dass es wenig bis keinen Signalinhalt an den Integratoren gibt, die dem ersten Integrator nachfolgen, z.B. INT2 und INT3, so dass nachfolgende Integratoren mit dem Fokus auf niedrigen Energieverbrauch implementiert und dimensioniert werden können. Im Ergebnis können CT-FF-DS-ADCs energieeffizienter sein als CT-FB-DS-ADCs. Zudem haben CT-FF-DS-ADCs vereinfachte Anforderungen bezüglich des Dynamikbereichs im Vergleich zu CT-FB-DS-ADCs.
Auch wenn die oberen Beispiele als zeitkontinuierliche Delta-Sigma-Analog-Digital-Wandler gezeigt sind, können DT-DS-ADCs Rückkopplungs- und Vorwärtskopplungs-Architekturen haben. Für einen Rückkopplungs-DT-DS-ADC (DT-FB-DS-ADC) kann der ADC Rückkopplungspfade von dem Ausgang des Quantisierers an die Eingänge von allen Integratoren haben. Für einen Vorwärtskopplungs-DT-DS-ADC (DT-FF-DS-ADC) kann der ADC einen einzelnen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang des ersten Integrators INT1 habe, und alle Ausgänge der Integratoren INT1, INT2 und INT3 werden nach vorne zum Eingang des Quantisierers geführt. Die Rückkopplungs- und Vorwärtskopplungs-Konfigurationen sind auf Hybridarchitekturen anwendbar, wo sowohl zeitkontinuierliche als auch zeitdiskrete Schaltungen für den DS-ADC verwendet werden.
Probleme der Signalübertragungsfunktionsspitzen bei vorwärtsgekoppelte Aufbauten
Einer der Nachteile von CT-FF-ADCs ist, dass die Signalübertragungsfunktion (STF) bei höheren Frequenzen Spitzen zeigt. Bei einem CT-FF-DS-Wandler übertreffen der erste Integrator und der zugeordnete Vorwärtskopplungspfad andere Beiträge bei hohen Frequenzen und sichern die Stabilität. Unter Bezugnahme auf 3 würden Signale mit höherer Frequenz den schnelleren Pfad durch INT1 nehmen und den Vorwärtskopplungspfad von dem Ausgang von INT1 zum Eingang des Quantisierers. Wenn dies passiert, liefern die anderen Integratoren (z.B. INT2 und INT3) keinen Beitrag mehr, und aus dem DS-Modulator wird ein Modulator erster Ordnung. Im Ergebnis treten Signalübertragungsfunktionsspitzen aufgrund der offenen Schleifenverstärkung auf, wodurch sich ein schneller Übergang von einem Verhalten N-ter Ordnung zu einem Verhalten erster Ordnung ergibt. 4 zeigt Signalübertragungsfunktionsspitzen von zeitkontinuierlichen Delta-Sigma-Modulatoren mit einer vorwärtsgekoppelten Konfiguration. Aufgrund dieser sogenannten Signalübertragungsfunktions- (STF-) Spitzen, können CT-FF-DS-ADCs Störer oder Außerband-Blockiersignale verstärken. Dies ist besonders kritisch bei kabellosen Anwendungen, wo ein Vorhandensein von Außerband-Blockiersignalen zu einer Überlastung des Modulators führen kann. Aus diesem Grund gehen Entwickler, die an diesen Anwendungen arbeiten, oft zu den weniger energieeffizienten CT-FB-DS-ADC zurück, statt einen CT-FF-DS-ADC zu verwenden. Einige Entwickler wenden einen Brute-Force-Ansatz an, um die Störer und die Außerband-Blockiersignale zu berücksichtigen, indem ein Tiefpassfilter oder Ähnliches vor dem Wandler angeordnet wird, um unerwünschte Signalanteile zu entfernen, doch ist ein solcher Brute-Force-Ansatz nicht immer ideal. Die Verwendung eines Tiefpassfilters ist keine energieeffiziente Lösung, um mit unerwünschten Signalanteilen umzugehen. Die genannten Probleme betreffen auch DT-FF-DS-ADCs oder sogar Hybrid-CT-DT-FF-DS-ADCs, die sowohl zeitkontinuierliche als auch zeitdiskrete Schaltungen haben.
Modifizierter zeitkontinuierlicher vorwärtsgekoppelter Delta-Sigma-Wandler („SCFF“)
Wendet man sich dem Problem der Spitzen zu (und dem Grund der Spitzen), enthält ein modifizierter CT-FF-DS-Wandler (hier bezeichnet als „SCFF“) das Hinzufügen eines zusätzlichen Rückkopplungs-DAC-Pfads an den Eingang des zweiten Integrators (was zu einem weiteren DAC in der Schaltung führt) und zwei Zuführungen an den zweiten und den dritten Integrator. Die zweite Integrator-Zuführung kann negativ sein oder eine negative Verstärkung haben. Ein CT-FF-DS-Wandler wird modifiziert, um die Spitzen anzugehen, aber die vorliegende Offenbarung sieht vor, dass äquivalente oder ähnliche Modifikationen auch auf einen DT-FF-DS-Wandler und einen Hybrid-CT-DT-FF-DS-Wandler mit sowohl zeitkontinuierlichen als auch zeitdiskreten Schaltungen gemacht werden können.
5 ist eine erläuternde Systemdarstellung eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers dritter Ordnung mit STF-Spitzenunterdrückung gemäß einiger Ausgestaltungen der Offenbarung, und 6 ist eine erläuternde Systemdarstellung eines modifizierten zeitkontinuierlichen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers dritter Ordnung mit STF-Spitzenunterdrückung, gemäß einiger Ausgestaltungen der Offenbarung. Das in 5-6 gezeigte Beispiel ist ein CT-FF-DS-Wandler dritter Ordnung (mit drei Integratoren, einem ersten Integrator INT 1, einem zweiten Integrator INT 2 und einem dritten Integrator INT 3), aber die Offenbarung sieht vor, dass auch CT-FF-DS-ADCs niedriger oder höherer Ordnung (z.B. N-ter Ordnung, wobei N 1, 2, 3, 4, 5, oder höher sein kann) auch von der Verbesserung/Modifikation der Architektur profitieren können. DT-FF-DS-ADCs und Hybrid-CT-DT-FF-DS-ADCs mit sowohl zeitdiskreten als auch zeitkontinuierlichen Schaltung (z.B. eine Mischung von CT-Integrator(en) und DT-Integrator(en)) können auch die Verbesserung/Modifikation der Architektur implementieren und davon profitieren. Ein SCFF kann eine (gewünschte) Tiefpass-Signalübertragungsfunktion (STF) bereitstellen, eine Unterdrückung von benachbarten Kanälen und ein kompromissloses Signal-zu-RauschVerhältnis (SNR) wie unten genauer erklärt wird.
Unter Bezugnahme auf 5 sieht man, dass die Topologie mit dem (herkömmlichen) CT-FF-DS-ADC aus 4 beginnt, dass aber drei zusätzliche Pfade der Topologie hinzugefügt sind, und diese zusätzlichen Signalpfade sind nicht trivial. Zunächst wird ein Rückkopplungspfad 502 dem Eingang des zweiten Integrator INT2 zugeführt. Als zweites wird ein erster Zuführungspfad 504 von dem analogen Eingang IN des gesamten Wandlers dem Eingang des zweiten Integrators INT2 hinzugeführt. Als Drittes wird ein zweiter Zuführungspfad 506 von dem analogen Eingang IN des gesamten Konverters dem Eingang des dritten Integrators INT3 zugefügt. Ein entsprechender Summenknoten kann implementiert werden, um die Signale zu summieren und das Summensignal dem entsprechenden Integrator bereitzustellen. Diese Hinzufügungen zu der Topologie sind auch in 6 gezeigt. Zur Erinnerung, STF-Spitzen werden durch den schnellen Übergang von einem Modulator N-ter Ordnung zu einem Modulator erster Ordnung bei höheren Frequenzen hervorgerufen. Wenn diese zusätzlichen Signalpfade der Topologie hinzugefügt werden, kann der zweite Integrator INT2 in der Integrator-Kaskade gezwungen werden, einen Beitrag zum Modulator selbst bei höheren Frequenzen zu leisten. Im Ergebnis kann der schnelle Übergang unterdrückt werden oder tritt nicht mehr auf. Der SCFF mit modifizierter Topologie resultiert in einem Aufbau, der sich die Vorteile des geringen Energieverbrauchs eines CT-FF-DS-ADC und das Fehlen von STF-Spitzen eines CT-FB-DS-ADC zu Nutzen macht. Wenn nicht alle Integratoren einen Rückkopplungspfad haben, (d.h., einen zusätzlichen Rückkopplungs-DAC haben), können die Energieersparnisse für DS-ADC mit Schleifen höherer Ordnung erheblich sein, wobei der DS-ADC mit SCFF-Topologie immer noch die Unterdrückung von STF-Spitzen erzielen kann.
In einigen Ausgestaltungen weist ein modifizierter (zeitkontinuierlicher) vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler mit Signalübertragungsfunktions-Spitzenunterdrückung („SCFF“) eine Integrator-Kaskade auf, die einen analogen Eingang „IN“ des Wandlers erhält (z.B. ein erster Integrator INT1 der Integratoren, ein zweiter Integrator INT2 der Integratoren und ein dritter Integrator INT3 der Integratoren). Die Integrator-Kaskade bildet ein Schleifenfilter (z.B. wie das Schleifenfilter 102, das im grundlegenden DS-ADC aus 1 gezeigt ist). Der SCFF-Wandler weist ferner einen Quantisierer zum Quantisieren einer Summe der Ausgänge der Integratoren auf (mit den Vorwärtskopplungspfaden, die charakteristisch für einen CT-FF-DS-ADC sind). Anders gesagt, kann ein Addierer alle Ausgänge der Integratoren (z.B. INT1, INT2 und INT3) aufsummieren und die Summe an den groben Analog-Digital-Wandler als den Quantisierer bereitstellen. Der Quantisierer ist ferner dafür ausgelegt, einen digitalen Ausgang des Wandlers „OUT“ zu erzeugen (z.B., indem die Summe der Ausgänge der Integratoren digitalisiert wird). Um einen Haupt-Rückkopplungspfad bereitzustellen ist der Quantisierer ferner dafür ausgebildet, eine Rückkopplung an den Eingang eines ersten Integrators der Integratoren (z.B. INT1) bereitzustellen. Anders gesagt, ein Rückkopplungspfad kann von dem Ausgang des Quantisierers zu dem Eingang von INT1 bereitgestellt werden. Ein Rückkopplungs-Digital-Analog-Wandler kann implementiert werden, um ein Rückkopplungssignal für einen Rückkopplungspfad basierend auf dem digitalen Ausgang des Quantisierers zu erzeugen. Bei Beispielen weist der SCFF-Wandler einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang des ersten Integrators auf. Um die zusätzlichen Signalpfade bereitzustellen, um die STF-Spitzen zu unterdrücken, weist der SCFF-Wandler ferner auf: einen Rückkopplungspfad (z.B. 502 in 5 und 6) von dem digitalen Ausgang des Quantisierers an einen Eingang eines zweiten Integrators der Integratoren (z.B. INT2) (welcher unter Verwendung eines zusätzlichen Rückkopplungs-DAC implementiert werden kann), und einen oder mehrere Zuführungspfade von dem analogen Eingang des Wandlers (z.B. IN) an Eingänge von einem oder mehreren der Integratoren, die dem ersten Integrator nachfolgen.
Bei einigen Ausgestaltungen weisen der eine oder die mehreren Zuführungspfade einen ersten Zuführungspfad (z.B. 504 in 5 und 6) von dem analogen Eingang des Wandlers an den Eingang des zweiten Integrators auf (z.B. INT 2). Der erste Zuführungspfad kann zu einem Summierer geführt werden, der den Eingang an den zweiten Integrator führt. Bei einigen Ausgestaltungen, weist der eine oder die mehreren Zuführungspfade einen zweiten Zuführungspfad (z.B., 506 in 5 und 6) auf von dem analogen Eingang des Wandlers an den Eingang eines dritten Integrators der Integratoren (z.B., INT3). Der zweite Zuführungspfad kann einem Summierer zugeführt werden, der den Eingang an den dritten Integrator erzeugt. Allgemein gesagt können die Zuführungspfade an einen Summierer geführt werden zum Summieren des Signals von dem Zuführungspfad (d.h., dem analogen Eingang IN) und einem Ausgang des vorherigen Integrators.
Zuführungspfade können implementiert werden unter Verwendung von Widerständen und/oder Kondensatoren. Bei einigen Ausgestaltungen hat der erste Zuführungspfad eine negative Verstärkung. Eine negative Verstärkung kann auf das analoge Eingangssignal zum SCFF-Wandler (IN) angewendet werden, bevor die Zuführung zu dem Eingang des zweiten Integrators (z.B. INT2) addiert wird. Bei einigen Ausgestaltungen hat der zweite Zuführungspfad eine positive Verstärkung. Bei einigen Ausgestaltungen sind der eine oder mehreren Zuführungspfade zu Eingängen von einem oder mehreren Integrator(en) nachfolgend zum ersten Integrator (z.B. 504 und 506 in 5 und 6) implementiert mit Widerständen oder Kondensatoren. Rückkopplungspfade können aufweisen oder implementiert sein mit einem oder mehreren der folgenden Elemente: geschaltete Stromschaltungen (z.B. Strommodusschaltungen), geschaltete Kondensatorschaltungen und geschaltete Widerstandsschaltungen.
Bei einigen Ausgestaltungen sind die Zuführungen nur zu dem ersten Integrator (INT1) (als Standard), dem zweiten Integrator (INT2) und einem dritten Integrator (INT3) zugeführt. Andere Integratoren (falls vorhanden) haben keine Zuführungen. Anders gesagt, erhalten Eingänge zu einem oder mehreren Integrator(en) nachfolgend einem dritten Integrator nicht den analogen Eingang des Wandlers.
Bei einigen Ausgestaltungen ist die SCFF-Topologie kein voller CT-FB-DS-ADC, wobei Rückkopplungspfade allen Integratoren bereitgestellt sind. Zum Beispiel erhalten einer oder mehrere Integratoren, die dem ersten und dem zweiten Integrator nachfolgen (z.B. INT3 oder nachfolgende Integratoren in der Integrator-Kaskade) keine Rückkopplung vom Ausgang des Quantisierers.
Es ist dem Fachmann klar, dass einer oder mehrere Zuführungspfad(e) und der Rückkopplungspfad zum Eingang des zweiten Integrators (oder zum Eingang des Quantisierers, falls der DS-ADC ein DS-ADC erster Ordnung ist) für einen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler beliebiger geeigneter Ordnung implementiert werden können. Zudem können die zusätzlichen Zuführungspfade und der zusätzliche Rückkopplungspfad wie hier beschrieben FF-DS-ADCs mit zeitkontinuierlichen Integrator(en), mit zeitdiskretem Integrator(en) oder sowohl zeitkontinuierlichen Integratoren und zeitdiskreten Integratoren hinzugefügt werden.
Die STF für den SCFF und die STF für einen herkömmlichen CT-FF-DS-ADC sind in 7 gezeigt. Beim SCFF kann man aus der STF-Darstellung sehen, dass eine Tiefpass-STF erzielt wird und STF-Spitzen unterdrückt werden. Das bedeutet, dass eine Architektur mit geringem Energiebedarf verwendet werden kann, ohne den Nachteil von STF-Spitzen zu erleiden, die mit reinen FF-DS-ADCs verbunden sind. Dieser SCFF-Aufbau hat auch eine bessere Alias-Abweisung verglichen mit einem herkömmlichen CT-FF-DS-ADC-Aufbau. 8 zeigt die Unterdrückung von STF-Spitzen beim SCFF im Vergleich mit dem herkömmlichen CT-FF-Aufbau. 9 zeigt, dass ein SCFF eine (viel) bessere Alias-Abweisung im Vergleich zu dem herkömmlichen CT-FF-DS-ADC-Aufbau hat. Üblicherweise, um eine bessere Alias-Abweisung zu erzielen, muss ein DS-ADC mehr Leistung verbrauchen. Mit der Verbesserung bei der Alias-Abweisung durch den SCFF, kann der SCFF dieselbe Leistung bei der Alias-Abweisung erzielen, ohne mehr Energie zu verbrauchen.
Elliptisches Schleifenfilter
CT-FF-DS-Wandler haben oft Butterworth- und inverse Chebyshev-Schleifenfilter verwendet. Anstelle Butterworth- und inverse Chebyshev-Schleifenfilter zu verwenden, kann ein CT-FF-DS-Wandler einen elliptischen Schleifenfilter-Aufbau verwenden, um die Leistung zu verbessern. Ein DT-FF-DS-ADC oder ein FF-DS-ADC mit sowohl zeitkontinuierlichen als auch zeitdiskreten Integratoren können auch einen elliptischen Schleifenfilter-Aufbau verwenden, um die Leistungsfähigkeit zu verbessern. 10 zeigt die STF eines CT-FF-DS-ADC mit einem inversen Chebyshev-Schleifenfilter und die STF eines CT-FF-DS-ADC mit einem elliptischen Schleifenfilter. Die STF eines CT-FS-DS-Wandlers mit einem elliptischen Schleifenfilter hat etwas mehr Spitzenbildung, aber erzielt eine bessere Alias-Abweisung im Vergleich mit dem inversen Chebyshev-Schleifenfilter. Das elliptische Schleifenfilter kann eine bessere Allgemeinleistung im Vergleich zu Butterworth- und inversen Chebyshev-Filtern aufzeigen (z.B. eine Verbesserung um 3 dB ohne die Leistung zu verdoppeln). Anders betrachtet, kann die Verwendung eines elliptischen Schleifenfilteraufbaus dieselbe Leistungsfähigkeit unter Verwendung von weniger Leistung erzielen, da normalerweise eine Verdopplung der Leistung notwendig ist, um eine Verbesserung um 3dB bezüglich der Gesamtleistungsfähigkeit zu erzielen. Des Weiteren kann eine Empfindlichkeit bezüglich der Koeffizienten des elliptischen Schleifenfilters durch eine R- und C-Einstellung kompensiert werden (Einstellen der Widerstands- und Kondensator-Werte).
Bei einigen Ausgestaltungen kann ein zeitkontinuierlicher vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler eine Integrator-Kaskade aufweisen, die einen analogen Eingang des Wandlers erhält und einen Quantisierer zum Quantisieren einer Summe der Ausgänge des Integrators, Generieren eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplung zu einem Eingang des ersten Integrators (z.B. INT1). Ein solcher Aufbau ist in den 3, 5 und 6 gezeigt. Die Integrator-Kaskade (z.B. INT1, INT2 und INT3 in 3, 5 und 6) kann ein elliptisches Schleifenfilter, um eine bessere Alias-Abweisung zu erzielen.
In gleicher Weise kann ein zeitdiskreter vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler oder ein (Hybrid-CT-DT) vorwärtsgekoppelter Delta-Sigma sowohl mit zeitkontinuierlichem Integrator(en) und zeitdiskretem Integrator(en) eine Integrator-Kaskade aufweisen, die einen analogen Eingang des Wandlers erhält, und einen Quantisierer zum Quantisieren einer Summe von Ausgängen des Integrators, Erzeugen eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplung zum Eingang des ersten Integrators (z.B. INT1). Die Integrator-Kaskade (z.B. INT1, INT2 und INT3 in 3, 5 und 6) kann ein elliptisches Schleifenfilter, um eine bessere Alias-Abweisung zu erzielen. Während das elliptische Schleifenfilter für DT-FF-DS-ADCs oder Hhybrid-CT-DT-FF-DS-ADCs verwendet werden kann, kann die Verwendung von zeitkontinuierlichen Integratoren für den DS-ADC weitere Energieersparnisse gegenüber zeitdiskreten oder Hybrid-CT-DT-Gegenstücken erzielen.
Bei einigen Ausgestaltungen kann das elliptische Schleifenfilter mit der modifizierten Topologie-SCFF-DS-ADC implementiert werden (oder anderen DT-FF-DS-ADCs oder Hybrid-CT-DT-FF-DS-ADCs mit den hier beschriebenen Modifikationen). Interessanterweise führt die Kombination der SCFF-Topologie und eines elliptischen Filteraufbaus zu unerwarteten Vorteilen hinsichtlich der weiteren Unterdrückung von benachbarten Kanälen. Um die SCFF-Topologie bereitzustellen, kann ein solcher Wandler ferner einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang eines ersten Integrators aufweisen und einen weiteren Rückkopplungspfad (z.B. 502 in 5 und 6) von dem digitalen Ausgang des Quantisierers an einen Eingang eines zweiten Integrators (z.B. INT2 in 5 und 6). Der Wandler kann ferner einen oder mehrere Zuführungspfade (z.B. 504 und 506 in 5 und 6) von dem analogen Eingang des Wandlers zu Eingängen von einem oder mehreren der Integratoren nachfolgend zum ersten Integrator aufweisen. Der eine oder die mehreren Zuführungspfade können eines oder mehrere der folgenden Elemente aufweisen: einen ersten Zuführungspfad (z.B. 504 in 5 und 6) von dem analogen Eingang des Wandlers zu dem Eingang des zweiten Integrators (z.B. INT2 in 5 und 6) und einen zweiten Zuführungspfad (z.B. 504 in 5 und 6) von dem analogen Eingang des Wandlers zu einem Eingang eines dritten Integrators (z.B. INT3 in 5 und 6). Bei einigen Ausgestaltungen hat der erste Zuführungspfad eine negative Verstärkung. Um die überraschenden Vorteile zu erzielen ist die Integrator-Kaskade ein Teil eines Schleifenfilters, und das Schleifenfilter ist ein elliptisches Schleifenfilter.
11 zeigt die STF eines SCFF-Typ CT-DS-ADC mit einem inversen Chebyshev-Schleifenfilter und die STF eines SCFF-Typ CT-DS-ADC mit einem elliptischen Schleifenfilter. Man sieht, dass die STF-Spitzen eines SCFF mit einem elliptischen Schleifenfilter unterdrückt bleiben und die Alias-Abweisungs-Leistungsfähigkeit immer noch gut ist. Man kann auch sehen, dass das elliptische Schleifenfilter eine unerwartete Wirkung einer zusätzlichen Unterdrückung/Abweisung für benachbarte Kanäle hat (wie man aus der Vertiefung der STF-Kurve erkennt), wenn das elliptische Schleifenfilter mit dem SCFF-Typ CT-DS-ADC verwendet wird. Derselbe Vorteil kann erzielt werden für DT-FF-DS-ADCs oder Hybrid-CT-DT-FF-DS-ADCs (beide mit sowohl zeitkontinuierlichen als auch zeitdiskreten Integratoren).
Verfahren zur Delta-Sigma-Modulation
12 zeigt ein Flußdiagramm, das ein Verfahren zur Delta-Sigma-Modulation gemäß einiger Ausgestaltungen der Offenbarung erläutert. Das Verfahren zur Delta-Sigma-Modulation mit Signalübertragungsfunktions-Spitzenunterdrückung weist mehrere Schritte auf. Im Schritt 1202 wird das analoge Eingangssignal (z.B. IN) an einen vorwärtsgekoppelte Delta-Sigma-Analog-Digital-Wandler von einem Schleifenfilter N-ter Ordnung mit einer Kaskade von N Integratoren gefiltert. Der vorwärtsgekoppelte Delta-Sigma-Analog-Digital-Wandler kann zeitkontinuierliche Integratoren, zeitdiskrete Integratoren oder beides haben. Mit zeitkontinuierlichen Integratoren kann man größere Energieersparnisse gegenüber zeitdiskreten Integratoren erzielen. Im Schritt 1204 digitalisiert oder quantisiert ein Quantisierer einen Ausgang des Schleifenfilters. Im Schritt 1206 wird ein Rückkopplungssignal von dem Ausgang des Quantisierers an einen ersten Integrator und einen zweiten Integrator der Integratoren bereitgestellt. Ferner wird im Schritt 1206 das analoge Eingangssignal „Zuführungen“ an Eingänge von einem oder mehreren der N Integratoren, die dem ersten Integrator folgen, bereitgestellt. In vorteilhafter Weise verhindert der Schritt 1206, dass das Schleifenfilter von einem Betrieb als Schleifenfilter N-ter Ordnung auf einen Betrieb als Schleifenfilter erster Ordnung umschaltet, wenn der analoge Eingang bei höheren Frequenzen gefiltert wird, was schließlich in einer STF-Spitzenunterdrückung resultiert.
Bei einigen Ausgestaltungen beinhaltet das Bereitstellen des analogen Eingangssignals das Bereitstellen des analogen Eingangs des Wandlers an den Eingang des zweiten Integrators und des Eingangs an einen dritten Integrator (z.B. 504 und 506 in 5-6). Bei einigen Ausgestaltungen ist das Schleifenfilter N-ter Ordnung ein elliptisches Schleifenfilter, um eine nochmal bessere Abweisung benachbarter Kanäle zu erzielen. Bei einigen Ausgestaltungen ist N gleich oder größer als 3 (aber auch höhere oder niedrigere Werte von N werden von der Offenbarung erfasst).
Variationen und Implementierungen
Man beachte, dass die unter Bezugnahme auf die oben genannten Figuren beschriebenen Maßnahmen auf beliebige integrierte Schaltungen anwendbar sind, die einen Analog-Digital-Wandler zum Wandeln eines analogen Signals in ein digitales Signal aufweisen (üblicherweise integrierte Schaltungen, die ansonsten einen CT-FF-DS-ADC, einen CT-FB-DS-ADC, einen DT-FF-DS-ADC, einen DF FB DS-ADC, Hybrid-CT-DT-FF-DS-ADCs, Hybrid-CT-DT-FB-DS-ADCs, oder eine andere Art von DS-ADCs) nutzen. Wie zuvor beschrieben, können die Modifikationen für den FF-DS-ADC (d.h., die eine oder mehreren zusätzlichen Zuführungen und der zusätzliche Rückkopplungspfad) auf FF-DS-ADCs jeglicher Ordnung angewendet werden. Ferner sind die Modifikationen auf CT-FF-DS-ADCs, DT-FF-DS-ADCs, Hybrid-CT-DT-FF-DS-ADCs, Tiefpass-Delta-Sigma-Wandler, Bandpass-Delta-Sigma-Wandler angewendet werden. Eine geerdete Implementierung oder eine differenzielle Implementierung können zur Implementierund der Schaltungen des modifizierten FF-DS-ADC, der hier beschrieben wurde, angewendet werden.
Eine beispielhafte Anwendung ist ein breitbandiges analoges Frontend für ein Radar für fortgeschrittene Steuerassistenzsysteme (ADAS), bei der die modifizierte FF-DS-ADC verwendet werden kann, um für das Radarsystem empfangene Signale zu digitalisieren. Andere beispielhafte Anwendungen des modifizierten CT-FF-DS-Wandlers (SCFF) und dessen Varianten umfassen: Automobiltechnik, Bautechnik, Kommunikation (kabelgebunden und/oder kabellos), Elektronik für Verbraucher, digitale Bildgebung, Radar, Unterhaltung für Zuhause, tragbare Elektronik, Energie, Gesundheitswesen, industrielle Automatisierung/Steuerung, tragbare Geräte, Internet der Dinge (internet of things), etc. Im Allgemeinen ist der SCFF-Wandler hilfreich bei Anwendungen mit niedriger Leistung, wo eine Abweisung benachbarter Kanäle beim Vorhandensein von Störern gewünscht ist. Die SCFF-Topologie erlaubt es, energieeffizientere CT-FF-DS-ADC zu verwenden und gleichzeitig immun bezüglich Blockierern und anderen Störern zu sein. Diese Störer würden üblicherweise eine normale Implementierung beeinträchtigen, indem sie entweder in den dynamischen Bereich schneiden oder den ADC in die Sättigung fahren. Der SCFF-Wandler berücksichtigt diese Probleme, ohne den Nachteil bezüglich der Leistung zu erfahren.
Bei Anwendungen wie Kommunikation und Radar gibt es viele Störer direkt außerhalb des „Blickfelds“, wenn solche Störer mittels Aliasing in das Durchlassband gelangen oder aufgrund von STF-Spitzen verstärkt werden, kann dies zu einer Überlastung des ADC führen. Verwendet man die modifizierte CT-FF-DS-Topologie können diese Probleme berücksichtigt werden, ohne zusätzliche Filter am Eingang des Wandlers bereitstellen zu müssen oder auf einen CT-FB-DS-ADC-Aufbau mit höherem Leistungsbedarf zurückgreifen zu müssen.
Zum Beispiel können Systeme für Automobilradar mit 77 GHz und 24 GHz den SCFF-Wandler oder hier beschriebene Variationen davon benutzen. Bei dieser Anwendung ist der Leistungsverbrauch sehr wichtig und muss so gering wie möglich sein, und auch die Blockierer-Abweisung, da Reflektionen ein großes Problem sind. In einem anderen Fall kann eine Kommunikationsinfrastruktur von dem SCFF-Wandler profitieren. Andere Anwendungen weisen das Überwachen von medizinischen Vitalindikatoren auf (Sp02-Überwachung, Herzschlagüberwachung, etc.). Im Allgemeinen kann der SCFF-Wandler als ein Wandler mit extrem geringer Leistung verwendet werden, wo Blockierer ein Problem darstellen können.
Bei einer beispielhaften Ausgestaltung kann eine beliebige Anzahl von elektronischen Schaltungen aus den Figuren (z.B. 5-6) auf einer Leiterplatte eines zugeordneten elektronsichen Geräts implementiert sein. Die Leiterplatte kann als eine allgemeine Leiterplatte ausgeführt sein, die verschiedene Bauteile des internen elektronischen Systems des elektronischen Geräts aufweist und ferner Anschlüsse für Peripheriegeräte bereitstellen. Genauer gesagt kann die Leiterplatte die elektronischen Verbindungen bereitstellen, mit denen andere Komponenten des Systems elektrisch kommunizieren. Jegliche geeignete Prozessoren (einschließlich digitale Signalprozessoren, Mikroprocessoren, unterstützende Chipsätze, etc.), computer-lesbare nicht-flüchtige Speicherelemente, etc. können geeignet mit der Leiterplatte verbunden werden, basierend auf bestimmten Konfigurationsanforderungen, Verarbeitungsanforderungen, Computer-Aufbauten, etc. Andere Komponenten wie externer Speicher, zusätzliche Sensoren, Steuerungen für Audio/Video-Anzeige und Peripheriegeräte können mit der Leiterplatte als Einsteckkarten, über Kabel oder in das Bord selbst integriert verbunden werden. In weiteren Ausführungsformen können die hier beschriebenen Funktionen in Emulationsform als Software oder Firmware innerhalb eines oder mehrerer konfigurierbarer (z.B. programmierbarer) Elemente ausgeführt werden, die in einem Aufbau angeordnet sind, der diese Funktionen unterstützt. Die Software oder Firmware, die die Emulation bereitstellt, kann auf einem nicht-flüchtigen computerlesbaren Speichermedium bereitgestellt sein, das Anweisungen enthält, die es einem Prozessor erlauben, diese Funktionalitäten auszuführen.
Bei einer anderen Ausführungsform können die elektrischen Schaltungen aus den Figuren als alleinstehende Module implementiert sein (z.B. ein Gerät mit zugeordneten Komponenten und Schaltungen, um eine spezifische Anwendung oder Funktion auszuführen) oder als Einsteckmodule in anwendungsspezifischer Hardware von elektronischen Geräten implementiert sein. Man beachte, dass bestimmte Ausgestaltungen der vorliegenden Offenbarung unmittelbar in ein System-auf-Chip- (SOC-) Package aufgenommen werden können, entweder teilweise oder insgesamt. Ein SOC repräsentiert einen IC, die Komponenten eines Computers oder eines anderen elektronischen Systems in einem einzelnen Chip integriert. Es kann digitale, analoge, Gemischt-Signal- (mixed signal) und oft Hochfrequenz-Funktionen aufweisen: von denen alle auf einem einzelnen Chipsubstrat bereitgestellt sind. Andere Ausgestaltungen können Mehrchip-Module (MCM) aufweisen mit einer Vielzahl von getrennten ICs, die innerhalb eines einzelnen elektronischen Package angeordnet sind und dafür ausgebildet sind, mittels des elektronischen Package eng miteinander zu interagieren.
Es sei zudem darauf hingewiesen, dass alle hier beschriebenen Spezifikationen, Dimensionierungen und Beziehungen (z.B. die Anzahl von Prozessoren, logischen Operationen, etc.) nur als Beispiel und zur Lehre bereitgestellt wurden. Derartige Information kann erheblich verändert werden, ohne die Idee der vorliegenden Offenbarung zu verlassen. Die Spezifikationen beziehen sich nur auf ein nicht-beschränkendes Beispiel und sollten auch entsprechend betrachtet werden. Bei der zuvor genannten Beschreibung sind beispielhafte Ausgestaltungen unter Bezugnahme auf besondere Prozessor- und/oder Komponentenanordnungen beschrieben worden. Verschiedene Modifikationen und Änderungen können auf solche Ausgestaltungen angewendet werden, ohne den Bereich der vorliegenden Offenbarung zu verlassen. Die Beschreibung und die Zeichnungen sind daher als eine Erläuterung zu verstehen statt als Beschränkung.
Man beachte, dass die verschiedenen Beispiele hier die Interaktion zwischen zwei, drei, vier oder mehr elektrischen Komponenten beschreiben. Dies ist lediglich im Sinne der Klarheit und als Beispiel erfolgt. Es sollte klar sein, dass das System in einer beliebigen geeigneten Weise zusammengeführt werden kann. Zusammen mit ähnlichen Aufbaualternativen können beliebige der dargestellten Komponenten, Module und Elemente aus den Figuren in verschiedene mögliche Konfigurationen kombiniert werden, die alle im breiten Bereich der Beschreibung liegen. In bestimmten Fällen kann es einfacher sein, die eine oder mehreren Funktionalitäten einer gegebenen Gruppe von Abläufen nur durch Bezugnahme auf eine begrenzte Anzahl von elektrischen Elementen zu beschreiben. Es sollte klar sein, dass die elektrischen Schaltungen aus den Figuren und die entsprechenden Lehren ohne weiteres skaliert werden und eine große Anzahl von Komponenten aufweisen können, so wie mehrere komplizierte/spezialisierte Anordnungen und Konfigurationen. Daher sollten die bereitgestellten Beispiele den Bereich nicht begrenzen oder die breiten Lehren einschränken hinsichtlich der elektrischen Schaltungen, die möglicherweise in einer Vielzahl von anderen Architekturen eingesetzt werden können.
Man beachte, dass bei dieser Beschreibung Bezugnahmen auf verschiedene Merkmale (z.B. Elemente, Aufbauten, Module, Komponenten, Schritte, Operationen, Charakteristiken, etc.) die enthalten sind in „einer Ausführungsform“, „beispielhaften Ausführungsform“, „einer Ausführungsform“, „einer anderen Ausführungsform“, „irgendeine Ausführungsform“, „verschiedene Ausführungsformen“, „andere Ausführungsformen“, „alternative Ausführungsformen“ und Ähnlichem dahingehend verstanden werden sollen, dass solche Merkmale in einem oder mehreren Ausgestaltungen der vorliegenden Offenbarung enthalten sind, aber nicht notwendigerweise in mit den gleichen Ausgestaltungen kombiniert sein müssen oder doch kombiniert sind.
Es ist wichtig, darauf hinzuweisen, dass die Funktionen betreffend den modifizierten CT-FF-DS-Wandler (SCFF), z.B. in der 12 gezeigt, nur einige der möglichen Funktionen darstellen, die man unter Verwendung der in der 5-6 dargestellten Schaltung implementieren kann. Einige dieser Operationen können weggelassen oder entfernt werden, wenn geeignet, oder diese Operationen können erheblich modifiziert oder verändert werden, ohne den Bereich der vorliegenden Offenbarung zu verlassen. Zusätzlich kann das Timing dieser Operationen erheblich verändert werden. Die vorgenannten Betriebsflüsse sind zum Zwecke eines Beispiels und der Diskussion gezeigt worden. Eine erhebliche Flexibilität ist durch hier beschriebenen Ausgestaltungen dahingehend gegeben, dass beliebige Anordnungen, Chronologien, Konfigurationen und Timing-Mechanismen verwendet werden können, ohne die Lehren der vorliegenden Offenbarung zu verlassen.
Viele andere Änderungen, Substitutionen, Variationen, Änderungen und Modifikationen können vom Fachmann vorgenommen werden, und es ist beabsichtigt, dass all diese Änderungen, Substitutionen, Variationen, Änderungen und Modifikationen in den Bereich der vorliegenden Offenbarung fallen. Man beachte, dass alls optionalen Merkmale der oben beschriebenen Vorrichtung auch im Hinblick auf das Verfahren oder den Prozess, wie hier beschrieben, angewendet werden können und die spezifischen Elemente der Beispiele an beliebiger Stelle in einer oder mehreren Ausführungsformen verwendet werden können.
Beispiele
Beispiel 101 ist ein modifizierter vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler mit Signalübertragungsfunktions-Spitzenunterdrückung, der eine Integrator-Kaskade aufweist, die einen analogen Eingang von dem Wandler erhält, einen Quantisierer zum Quantisieren einer Summe der Ausgänge des Integrators und Erzeugen eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplung zum Eingang eines ersten Integrators der Integratoren, ein Rückkopplungspfad vom digitalen Ausgang des Quantisierers zu einem Eingang eines zweiten Integrators der Integratoren und einen oder mehrere Zuführungspfade von dem analogen Eingang des Wandlers an Eingänge von einem oder mehreren der Integratoren, die dem ersten Integrator folgen.
Beim Beispiel 102 kann bei einen beliebigen der Beispiele hier ferner die Integrator-Kaskade einen oder mehrere zeitkontinuierlichen Integratoren aufweisen. Bei einigen Beispielen weist die Integrator-Kaskade einen oder mehrere zeitdiskrete Integratoren auf.
Beim Beispiel 103 kann ein beliebiges der Beispiele hier ferner einer oder mehrere der Zuführungspfade mit einem ersten Zuführungspfad von dem analogen Eingang des Wandlers zu dem Eingang des zweiten Integrators aufweisen.
Beim Beispiel 104 kann ein beliebiges der Beispiele hier ferner einen oder mehrere der Zuführungspfade mit einem zweiten Zuführungspfad von dem analogen Eingang des Wandlers zu dem Eingang des dritten Integrators aufweisen.
Beim Beispiel 105 kann bei einen beliebigen der Beispiele hier ferner der erste Zuführungspfad eine negativen Verstärkung aufweisen.
Beim Beispiel 106 kann bei einen beliebigen der Beispiele hier ferner der zweite Zuführungspfad eine positiven Verstärkung aufweisen.
Beim Beispiel 107 kann ein beliebiges der Beispiele hier ferner aufweisen, dass der eine oder die mehreren Zuführungspfade zu Eingängen der einen oder mehreren Integratoren, die dem ersten Integrator nachfolgen, mit Widerständen und/oder Kondensatoren implementiert sind.
Beim Beispiel 108 kann ein beliebiges der Beispiele hier ferner aufweisen, dass der Rückkopplungspfad von dem digitalen Ausgangs des Quantisierers an dem Eingang des zweiten Integrators eines oder mehrere der folgenden Elemente aufweist: geschaltete Stromschaltungen, geschaltete Kondensatorschaltungen und geschaltete Widerstandsschaltungen.
Beim Beispiel 109 kann ein beliebiges der Beispiele hier ferner aufweisen, dass Eingänge zu einem oder mehreren der Integratoren, die einem zweiten Integrator der Integratoren folgen nicht den analogen Eingang des Wandlers erhalten.
Beim Beispiel 110 kann ein beliebiges der Beispiele hier ferner einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang des ersten Integrators aufweisen.
Beim Beispiel 111 kann ein beliebiges der Beispiele hier aufweisen, dass einer oder mehrere der Integratoren nachfolgend dem ersten Integrator und dem zweiten Integrator keine Rückkopplung von dem Ausgang des Quantisierers erhalten.
Beim Beispiel 112 kann ein beliebiges der Beispiele hier ferner aufweisen, dass die Integrator-Kaskade ein Teil enes Schleifenfilters ist und dasss das Schleifenfilter ein elliptisches Schleifenfilter ist.
Beispiel 201 ist ein zeitkontinuierlicher vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler mit: einer Integrator-Kaskade, die einen analogen Eingang des Wandlers erhält, und einen Quantisierer zum Quantisieren einer Summe der Ausgänge des Integrators und Erzeugen eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplund an den Eingang eines ersten Integrators der Integratoren, wobei die Integrator-Kaskade ein elliptisches Schleifenfilter bildet.
Beim Beispiel 202 kann ein beliebiges der Beispiele hier ferner einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang eines ersten Integrators aufweisen und ein weiterer Rückkopplungspfad von dem digitalen Ausgang des Quantisierers an einen Eingang eines zweiten Integrators der Integratoren aufweisen.
Beim Beispiel 203 kann ein beliebiges der Beispiele hier ferner einen oder mehrere Zuführungspfade von dem analogen Eingang des Wandlers an Eingänge von einem oder mehreren der Integratoren aufweisen, die dem ersten Integrator nachfolgen.
Beim Beispiel 204 kann ein beliebiges der Beispiele hier ferner der eine oder die mehreren Zuführungspfade aufweisen: einen ersten Zuführungspfad von dem analogen Eingang des Wandlers an den Eingang des zweiten Integrators, und einen zweiten Zuführungspfad von dem analogen Eingang des Wandlers an den Eingang eines dritten Integrators der Integratoren.
Beim Beispiel 205 kann ein beliebiges der Beispiele hier ferner aufweisen, dass der erste Zuführungspfad eine negative Verstärkung hat.
Beispiel 301 ist ein Verfahren zur Delta-Sigma-Modulation mit Signalübertragungsfunktions-Spitzenunterdrückung, aufweisend: Filtern des analogen Eingangssignals an einen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandlers mittels eines Schleifenfilters N-ter Ordnung mit einer Kaskade von N Integratoren, Quantisieren eines Ausgangs des Schleifenfilters, Bereitstellen eines Rückkopplungssignals von dem Ausgang des Quantisierers an einen ersten Integrator und einem zweiten Integrator und Bereitstellen des analogen Eingangssignals an Eingänge des einen oder der mehreren der N Integratoren, die dem ersten Integrator nachfolgen.
Im Beispiel 302 kann ein beliebiges der Beispiele hier ferner das Bereitstellen des Rückkopplungssignals und des analogen Eingangssignals an den zweiten Integrator der N Integratoren aufweisen, so dass verhindert wird, dass das Schleifenfilter vom Betrieb als Schleifenfilter N-ter Ordnung in einen Betrieb als Schleifenfilter erster Ordnung umschaltet, wenn analoger Eingang bei höheren Frequenzen gefiltert wird.
Beim Beispiel 303 kann ein beliebiges der Beispiele hier ferner das Bereitstellen des analogen Eingangssignals ein Bereitstellen des analogen Eingangs des Wandlers an den Eingang des zweiten Integrators und den Eingang des dritten Integrators aufweisen.
Beim Beispiel 304 kann bei einem beliebigen der Beispiele hier das Schleifenfilter N-ter Ordnung ein elliptisches Schleifenfilter sein.
Beim Beispiel 305 kann ein beliebiges der Beispiele hier das Unterdrücken durch das elliptische Schleifenfilter von benachbarten Kanälen für den vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler aufweisen.
Beim Beispiel 306 kann bei einem beliebigen der Beispiele hier N 1 oder größer sein.
Beim Beispiel 307 kann bei einem beliebigen der Beispiele hier N 2 oder größer sein.
Beim Beispiel 308 kann bei einem beliebigen der Beispiele hier N 3 oder größer sein.
Beim Beispiel 309 kann bei einem beliebigen der Beispiele hier der vorwärtsgekoppelte Delta-Sigma-Analog-Digital-Wandler ein Tiefpass-Delta-Sigma-Wandler sein.
Beim Beispiel 310 kann bei einem beliebigen der Beispiele hier der vorwärtsgekoppelte Delta-Sigma-Analog-Digital-Wandler ein Bandpass-Delta-Sigma-Wandler sein.
Beim Beispiel 311 kann bei einem beliebigen der Beispiele hier der vorwärtsgekoppelte Delta-Sigma-Analog-Digital-Wandler ein geerdeter Delta-Sigma-Wandler sein.
Im Beispiel 312 kann bei einem beliebigen der Beispiele hier der vorwärtsgekoppelte Delta-Sigma-Analog-Digital-Wandler ein differentieller Delta-Sigma-Wandler sein.

Claims

Modifizierter vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler, aufweisend: eine Integrator-Kaskade, die einen analogen Eingang des Wandlers erhält; einen Quantisierer zum Quantisieren einer Summe der Ausgänge der Integratoren und Erzeugen eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplung an einen Eingang eines ersten Integrators der Integratoren; einen Rückkopplungspfad (502) von dem digitalen Ausgang des Quantisierers an einen Eingang eines zweiten Integrators der Integratoren; und mehrere Zuführungspfade (504, 506) von dem analogen Eingang des Wandlers an Eingänge des einen oder der mehreren Integratoren, die dem ersten Integrator nachfolgen, wobei die mehreren Zuführungspfade (504, 506) einen ersten Zuführungspfad (504) von dem analogen Eingang des Wandlers an den Eingang des zweiten Integrators und einen zweiten Zuführungspfad (506) von dem analogen Eingang des Wandlers an den Eingang eines dritten Integrators der Integratoren aufweisen.
Wandler nach Anspruch 1, wobei die Integrator-Kaskade einen oder mehrere zeitkontinuierliche Integratoren aufweist.
Wandler nach Anspruch 1, wobei der erste Zuführungspfad (504) eine negative Verstärkung hat.
Wandler nach Anspruch 1, wobei der zweite Zuführungspfad (506) eine positive Verstärkung hat.
Wandler nach Anspruch 1, wobei die mehreren Zuführungspfade (504, 506) an Eingänge von einem oder mehreren der Integratoren, die dem ersten Integrator nachfolgen, mit Widerständen und/oder Kondensatoren implementiert sind.
Wandler nach Anspruch 1, wobei der Rückkopplungspfad (502) von dem digitalen Ausgang des Quantisierers an den Eingang des zweiten Integrators eines oder mehrere der folgenden Elemente aufweist: geschaltete Stromschaltungen, geschaltete Kondensatorschaltungen und geschaltete Widerstandsschaltungen.
Wandler nach Anspruch 1, wobei Eingänge von einem oder mehreren der Integratoren, die einem zweiten Integrator der Integratoren nachfolgen, nicht den analogen Eingang von dem Wandler erhalten.
Wandler nach Anspruch 1, ferner aufweisend einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an den Eingang des ersten Integrators.
Wandler nach Anspruch 1, wobei einer oder mehrere Integratoren, die dem ersten und dem zweiten Integrator nachfolgen, keine Rückkopplung von dem Ausgang des Quantisierers erhalten.
Wandler nach Anspruch 1, wobei die Integrator-Kaskade ein Teil eines Schleifenfilters ist und das Schleifenfilter ein elliptisches Schleifenfilter ist.
Zeitkontinuierlicher vorwärtsgekoppelter Delta-Sigma-Analog-Digital-Wandler aufweisend: eine Integrator-Kaskade, die einen analogen Eingang des Wandlers erhält; und einen Quantisierer zum Quantisieren einer Summe der Ausgänge des Integrators und Erzeugen eines digitalen Ausgangs des Wandlers und Bereitstellen einer Rückkopplung zum Eingang eines ersten Integrators der Integratoren; wobei die Integrator-Kaskade ein elliptisches Schleifenfilter bildet.
Wandler nach Anspruch 11, ferner aufweisend: einen Haupt-Rückkopplungspfad von dem Ausgang des Quantisierers an einen Eingang des ersten Integrators; und einen weiteren Rückkopplungspfad von dem digitalen Ausgang des Quantisierers an einen Eingang eines zweiten Integrators der Integratoren.
Wandler nach Anspruch 11, ferner aufweisend einen oder mehrere Zuführungspfade von dem analogen Eingang des Wandlers an Eingänge von einem oder mehreren der Integratoren, die dem ersten Integrator nachfolgen.
Verfahren zur Delta-Sigma-Modulation, aufweisend: Filtern des analogen Eingangssignals mittels eines Schleifenfilters, wobei das Filtern das Empfangen eines Rückkopplungssignals an Eingängen eines ersten Integrators und eines zweiten Integrators des Loopfilters und das Empfangen des analogen Eingangssignals an Eingängen des zweiten Integrators und eines dritten Integrators des Loopfilters aufweist; Quantisieren eines Summensignals aller Ausgänge der Integratoren des Schleifenfilters.
Verfahren nach Anspruch 14, wobei das Bereitstellen des Rückkopplungssignals und des analogen Eingangssignals an den zweiten Integrator verhindert, dass das Schleifenfilter von einem Betrieb als Schleifenfilter N-ter Ordnung in einen Betrieb als Schleifenfilter erster Ordnung umschaltet, wenn der analoge Eingang bei höheren Frequenzen gefiltert wird.
Verfahren nach Anspruch 14, wobei das Schleifenfilter ein elliptisches Schleifenfilter ist.
Verfahren nach Anspruch 16, ferner aufweisend: Unterdrücken, mittels des elliptischen Schleifenfilters, von benachbarten Kanälen für einen vorwärtsgekoppelten Delta-Sigma-Analog-Digital-Wandler.