DE112008001458B4

DE112008001458B4 - Sigma-Delta-Modulator mit geringerer DAC-Auflösung als ADC-Auflösung

Info

Publication number: DE112008001458B4
Application number: DE112008001458.2T
Authority: DE
Inventors: Franco Maloberti; Masood Yousefi; Ahmad Bahai
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 2007-05-29
Filing date: 2008-05-29
Publication date: 2014-08-28
Anticipated expiration: 2028-05-30
Also published as: WO2008150864A3; CN101765975A; TW200901639A; KR20100023834A; DE112008001458T5; US7525464B2; US20080297386A1; CN101765975B; TWI360955B; WO2008150864A2

Abstract

Vorrichtung mit einem Sigma-Delta-Modulator, mit: einer Eingangselektrode zum Übertragen eines analogen Eingangssignals; einer oder mehreren Ausgangselektroden zum Übertragen eines oder mehrerer digitaler Ausgangssignale; einem oder mehreren Addiererschaltkreisen, wobei ein erster Addiererschaltkreis mit der Eingangselektrode gekoppelt ist, um das analoge Eingangssignal und ein oder mehrere analoge Rückkopplungssignale zu empfangen und ein erstes von einem oder mehreren Summationssignalen vorzusehen, und jeder verbleibende des einen oder der mehreren Addiererschaltkreise ein entsprechendes stromaufwärtiges des einen oder der mehreren Integrationssignale und ein entsprechendes zusätzliches des einen oder der mehreren analogen Rückkopplungssignale empfängt und ein entsprechendes zusätzliches des einen oder der mehreren Summationssignale vorsieht; einem oder mehreren Integratorschaltkreisen, wobei ein erster Integratorschaltkreis mit dem ersten Addiererschaltkreis gekoppelt ist, um das erste des einen oder der mehreren Summationssignale zu empfangen und ein erstes des einen oder der mehreren Integrationssignale vorzusehen, und wobei ein letzter Integratorschaltkreis mit einem letzten des einen oder der mehreren Addiererschaltkreise gekoppelt ist, um ein letztes des einen oder der mehreren Summationssignale zu empfangen und ein letztes des einen oder der mehreren Integrationssignale vorzusehen; einem Analog-Digital-Wandler(ADC)-Schaltkreis, der mit dem letzten Integratorschaltkreis gekoppelt ist und abhängig von dem letzten des einen oder der mehreren Integrationssignale ein digitales N-Bit-Signal vorsieht; einem Rundungsschaltkreis, der zwischen dem ADC-Schaltkreis und der eine oder den mehreren Ausgangselektroden gekoppelt ist und abhängig von dem digitalen N-Bit-Signal das eine oder die mehrere digitalen Ausgangssignale vorsieht, einschließlich eines digitalen M-Bit-Signals, wobei N > M; und ...

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die Erfindung betrifft Sigma-Delta-Modulatoren und insbesondere Sigma-Delta-Modulatoren, bei denen die Auflösung des Rückkopplungs-Digital-Analog-Wandlers (DAC) geringer ist als die Auflösung des in der Modulatorschleife verwendeten Analog-Digital-Wandlers (ADC). Spezieller behilft die Erfindung eine Vorrichtung nach dem Oberbegriff von Anspruch 1. Eine solche Vorrichtung ist beschrieben in LESLIE. T. C.; SINGH, B.: An Improved Sigma-Delta Modulator Architecture. In: IEEE International Symposium on Circuits and Systems, ISCS, 1990, Vol. 1, S. 372–375.
2. Verwandter Stand der Technik
Sigma-Delta-Modulatoren für die Analog-Digital-Wandlung werden häufig in Sigma-Delta-ADCs oder Sigma-Delta-DACs verwendet, um Quantisierungsrauschen zu formen (filtern). Mit zunehmender Ordnung der Sigma-Delta-Modulatoren wird das Quantisierungsrauschen in dem Frequenzband von dem zu wandelnden Signal weiter weg verschoben. Sigma-Delta-ADCs und -DACs sowie ihre zugehörigen Modulatoren wurden daher in Hochgenauigkeits-Anwendungen weit verbreitet eingesetzt.
Ein Schlüsselaspekt des Designs ist die Wahl zwischen einem Ein-Bit- und einem Mehr-Bit-Quantisierer sowie im Falle eines Mehr-Bit-Quantisierers die Anzahl der zu verwendenden Bits. Mit einem einzelnen Bit ist der Quantisierer binär, und die Interpolation zwischen seinen zwei Ausgangspegeln liefert eine lineare Antwort. Ein-Bit-Architekturen werden daher häufig verwendet, weil sie eine hohe Auflösung liefern, ohne präzise analoge Schaltkreiselemente zu erfordern.
Da die Auflösung der Sigma-Delta-Modulatoren jedoch auf der Abtastratenkonvertierung und der Ordnung des Modulators beruht, ist es schwierig, einen großen Signal-Rausch-Abstand (SNR) mit relativ großen Signalbandbreiten zu erhalten, weil die Stabilität der Modulatoren höherer Ordnung auf Kosten des Verstärkungsfaktors in der Rausch-Übertragungsfunktion (NTF; noise transfer function) geht, und die Anpassung ist kritisch für den Entwurf von grundlegenden Schaltkreisblöcken für eine Kaskadenarchitektur mit hohen SNRs, z. B. über 90 dB.
Ein Ein-Bit-Modulator stellt ebenfalls einige Anforderungen an das Design. Da sowohl Signal- als auch Quantisierungsrauschen zu dem Ausgangs-Ausschlag des Integrators beitragen, bewirkt ein großer Quantisierungsschritt einen großen Ausschlag in der Ausgangsspannung der Operationsvestärker. Dies erfordert die Verwendung einer kleinen Bezugsspannung im Verhältnis zur Versorgungsspannung.
Ein Mehr-Bit-Quantisierer erhöht den Signal-Rausch-Abstand (d. h. eine Verbesserung des Signal-Rausch-Abstandes von ungefähr 6 dB für jedes zusätzliche Bit). Die Verwendung eines Mehr-Bit-Modulators reduziert ferner Beschränkungen der Ein-Bit-Ausführung, wie Beschränkungen der Bezugspannung oder anspruchsvolle Spezifikationen der Flankensteilheit (slew rate), führt jedoch nicht zu der wichtigen Eigenschaft der intrinsischen Linearität. Da die Linearität der das Rauschen formenden Elemente abhängig ist von der Linearität des DACs, müssen gut abgeglichene Komponenten verwendet werden, um einen DAC mit der erforderlichen Linearität vorzusehen. Dieses Abgleichen der integrierten Komponenten ist normalerweise für hohe Auflösungen (z. B. mehr als 10 bis 12 Bit) nicht angemessen. Mit einer Mehr-Bit-Architektur ist ferner der Eingang des stromabwärtigen digitalen Filters ein Hochgeschwindigkeits-Mehr-Bit-Signal, das vor der ersten Dezimierung eine komplexe Verarbeitung erfordert. Darüber hinaus ist ein Mehr-Bit-DAC in einer Umgebung mit einem sehr hohen Integrationsgrad (VLSI; very large scale integration) mit ausreichender Linearität, wie sie für ein quantisiertes Signal y₁ mit hoher Auflösung und ein (gerundetes oder beschnittenes; truncated) Signal y₂ mit niedriger Auflösung benötigt wird, schwieriger herzustellen.
Im Folgenden wird auf 1 Bezug genommen: Die Verringerung der Anzahl der Pegel, oder Bits, in dem internen DAC eines Sigma-Delta-Modulators wurde in der Form einer Nachverarbeitung des quantisierten Signals y₁ und des gerundeten Signals y₂ realisiert. In dieser Ausführung, welche durch ihr lineares Modell wiedergegeben wird, umfasst ein klassischer Sigma-Delta-Modulator 10 zweiter Ordnung Addiererschaltkreise 12a, 12b, Integratoren 14a, 14b, einen Hochauflösungs(d. h. Mehr-Bit-)-Quantisierer 16 (mit einem Quantisierungsfehler ε_Q), einen Rundungsschaltkreis 18 (mit einem Rundungsfehler ε_T) und einen Rückkopplungs-DAC 20. Ein Post-Prozessor 22 verarbeitet das quantisierte Signal y₁ und das gerundete Signal y₂.
Das Runden des quantisierten Signals y₁ führt einen Rundungsfehler ε_T ein und liefert ein Ausgangssignal y₂ mit niedriger Auflösung. Diese Signale y₁, y₂ können wie folgt ausgedrückt werden: y₁ = p + ε_Q (1) y₂ = p + ε_Q + ε_T = p + ε_QT (2)
Das gerundete Signal y₂ wird auf die Addierer 12a, 12b zurückgeführt. Dieses Signal kann somit wie folgt ausgedrückt werden (wobei STF die Signal-Übertragungsfunktion und NTF die Rausch-Übertraungsfunktion ist): y₂ = x·STF + ε_QT·NTF (3)
Das analoge Eingangssignal p des Quantisierers 16 kann wie folgt ausgedrückt werden: p = y₁ – ε_Q = y₂ – ε_QT (4)
Durch Einsetzen der Gleichung (4) in die Gleichung (3) kann das gerundete Signal y₂ wie folgt ausgedrückt werden: y₂ = x·STF + (y₂ – y₁ + ε_Q)·NTF (5)
Durch Umstellen erzeugt dies den folgenden Ausdruck: y₂·(1 – NTF) + y₁·NTF = x·STF + ε_Q·NTF (6)
Man kann somit erkennen, dass Signalverarbeitung notwendig ist, um den Quantisierungsfehler ε_Q anstelle des größeren Rundungsfehlers ε_T zu formen. Ein Problem dieser Technik ist jedoch, dass die erforderliche Nachverarbeitung 22 unter Verwendung einer erheblich größeren Anzahl von Bits erfolgen muss, weil sowohl das quantisierte Signal y₁ als auch das gerundete Signal y₂ verarbeitet werden müssen.
Andere Ausführungen wurden vorgeschlagen, bei denen das digitale Rückkopplungssignal durch einen digitalen Sigma-Delta-Modulator gerundet wurde, welcher den Rundungsfehler formt. Da der resultierende Fehler jedoch an dem Eingang des Modulators eingegeben wird, muss dessen Formung (Filterung) eine höhere Ordnung haben als die Ordnung des analogen Modulators. Die Anzahl der Bits an dem Ausgang des Modulators (siehe US-Patent US 6980144 B1 , auf dessen Offenbarung hier Bezug genommen wird) entspricht der Auflösung des Quantisierers, die erste Stufe des bei der Dezimierung verwendeten digitalen Filters ist komplex, da sie mit einem langen Eingangswort arbeitet. Die Ordnung des Sigma-Delta-Modulators, der für die Rundung verwendet wird, muss höher sein als die Ordnung des Modulators, weil der entsprechende Fehler an dem Eingang des Quantisierers eingegeben wird. Für einen Modulator zweiter Ordnung muss daher das Runden wenigstens auf der Grundlage eines Verfahrens dritter Ordnung erfolgen, wobei die zusätzliche Anforderung besteht, dass die Verzögerung Null ist. Dieses Problem wird begrenzt durch eine Auslöschung des Effekts des Rundungsfehlers im analogen Bereich (siehe US-Patent US 6967608 B1 , auf dessen Offenbarung hier Bezug genommen wird). Die Kombination dieser Techniken (z. B. gemäß der Offenbarung in den US-Patenten US 6980144 B1 und US 6967608 B1 ) erlaubt die Verwendung einer geringeren Ordnung in dem Rundungsgenerator, obwohl sie immer noch mindestens die zweite Ordnung sein muss, um eine geeigneten Formung sowie Berücksichtigung von Fehlanpassung zwischen analogen und digitalen Übertragungsfunktionen in dem Auslöschmechanismus sicherzustellen.
ABRISS DER ERFINDUNG
Es ist eine Aufgabe der Erfindung, eine Vorrichtung mit einem Sigma-Delta-Modulator anzugeben, die Stabilitätsprobleme vermeidet. Die Erfindung sieht Vorrichtungen mit einem Sigma-Delta-Modulator gemäß den Patentansprüchen 1, 2, 4 und 5 vor. Eine Ausgestaltung der Erfindung ist in Anspruch 3 angegeben.
Gemäß der derzeit beanspruchten Erfindung umfasst ein Sigma-Delta-Modulator einen Rückkopplungs-Digital-Analog-Wandler mit einer geringeren Auflösung als der Quantisierer, wobei ein Ausgangswort mit verringerter Länge vorgesehen wird, was eine minimale zusätzliche interne Verarbeitung benötigt, und der Rundungsfehler durch eine effektive Rausch-Übertragungsfunktion geformt wird, die größer ist als die Ordnung des Host-Sigma-Delta-Modulators.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Funktions-Blockdiagram eines Sigma-Delta-Modulators zweiter Ordnung, der eine herkömmliche DAC-Auflösungs-Reduzierungstechnik verwendet.
2 ist ein Funktions-Blockdiagram eines herkömmlichen Sigma-Delta-Modulators zweiter Ordnung.
3A ist ein Funktions-Blockdiagram, das eine DAC-Auflösungs-Reduzierungstechnik gemäß einer Ausführung der derzeit beanspruchten Erfindung verwendet.
3B zeigt ein Funktions-Blockdiagram, das eine DAC-Auflösungs-Reduzierungstechnik gemäß einer anderen Ausführung der beanspruchten Erfindung verwendet.
4 zeigt ein Funktions-Blockdiagram eines Ausführungsbeispiels des Rundungsfilters für den Rundungsschaltkreis der 3A.
5A zeigt ein Funktions-Blockdiagram eines Ausführungsbeispiels des Rundungsschaltkreises der 3A.
5B zeigt ein Funktion-Blockdiagram eines Ausführungsbeispiels des Bit-Teilerschaltkreises der 5A.
DETAILLIERTE BESCHREIBUNG
Die folgende detaillierte Beschreibung bezieht sich auf Ausführungsbeispiele der derzeit beanspruchten Erfindung mit Bezug auf die Zeichnungen. Diese Beschreibung soll den Bereich der Erfindung illustrieren, nicht beschränken. Die Ausführungsbeispiele werden ausreichend detailliert beschrieben, um es dem Durchschnittsfachmann zu erlauben, die Erfindung auszuführen. Man wird verstehen, dass andere Ausführungen mit einigen Variationen umgesetzt werden können, ohne den Bereich oder Geist der Erfindung zu verlassen.
In der gesamten Offenbarung können die einzelnen Schaltkreiselemente, die hier beschrieben sind, in der Einzahl oder in der Mehrzahl vorkommen, falls der Kontext nicht klar etwas anderes vorgibt. Die Begriffe „Schaltung” und „Schaltkreis” können z. B. entweder eine einzelne Komponente oder mehrere Komponenten umfassen, die aktiv und/oder passiv und miteinander verbunden oder auf andere Weise gekoppelt sind (z. B. als eines oder mehrere integrierte Schaltkreischips), um die beschriebene Funktion vorzusehen. Ferner kann der Begriff „Signal” sich auf einen oder mehrere Ströme oder eine oder mehrere Spannungen oder ein Datensignal beziehen. In den Zeichnungen haben gleiche oder verwandte Elemente gleiche oder aufeinander bezogene alpha-, numerische oder alphanumerische Bezugszeichen. Während die Erfindung im Kontext von Ausführungsformen unter Verwendung diskreter elektronischer Schaltkreise erläutert wurde (vorzugsweise in der Form eines oder mehrerer integrierter Schaltkreischips), können die Funktionen jedes Teils dieser Schaltkreise alternativ unter Verwendung eines oder mehrerer geeigneter programmierter Prozessoren realisiert werden, abhängig von den Signalfrequenzen oder Datenraten, die verarbeitet werden sollen.
Mit Bezug auf 2 sind in einem herkömmlichen Sigma-Delta-Modulator zweiter Ordnung 20 die üblichen Gleichungen, welche seine Funktion beschreiben, wie folgt: {(x – y)H₁ – y}H₂ + ε_Q = y (7) y = x·z^–1 + ε_Q(1 – z^–1)² (8)
Für einen N-Bit-Quantisierer 16 beträgt die Wortlänge seines Ausgangssignals y N-Bit, und er fügt einen Quantisierungsfehler ε_Q hinzu, der durch die N-Bit-Quantisierung erzeugt wird. Wenn das Ausgangsignal y von N-Bit auf M-Bit reduziert wird, entspricht dies dem Einkoppeln von zusätzlichem Rauschen in der Form von Rundungsrauschen ε_T aufgrund der Rundungsoperation, welche die Auflösung von N-Bit auf M-Bit reduziert, so als ob der Modulator 20 einen M-Bit-Quantisierer verwendet hätte.
Mit Bezug auf 3A ist gemäß der derzeit beanspruchten Erfindung beabsichtigt, den Vorteil der höheren N-Bit-Quantisierung beizubehalten, indem der Rundungsfehler ε_T gemäß einer Filterfunktion H_T verarbeitet wird, wodurch ein verarbeiteter Rundungsfehler ε_T·H_T anstelle des herkömmlichen Rundungsfehlers ε_T eingeführt wird. Das gerundete Ausgangssignal y' hat eine kürzere Wortlänge von M-Bit, und der Betrieb dieses Modulators 30a kann wie folgt ausgedrückt werden: {(x – y')H₁ – y'}H₂ + ε_Q + ε_TH_T = y' (9)' y = x·z^–1 + (ε_Q + ε_TH_T)(1 – z^–1)² (10)
Die Filterübertragungsfunktionen H1, H2, jeweils als Funktionen von z, werden hier nicht besonders spezifiziert, weil mehrere Arten von Integratoren (nach Bedarf z. B. mit und ohne Verzögerung) gemäß der derzeit beanspruchten Erfindung verwendet werden können. Gleichwohl wird der Durchschnittsfachmann leicht verstehen, dass die Gleichung (10) aus der Gleichung (9) abgeleitet ist.
Aus diesen Gleichungen kann man erkennen, dass der Rundungsfehler ε_T durch dieselbe Übertragungsfunktion geformt wird, wie der Quantisierungsfehler ε_Q, jedoch auch durch die Filterfunktion H1 gefiltert ist. Das Filtern des Rundungsfehlers ε_T mit einer moderaten Hochpass-Komponente ist ausreichend, weil, wie Gleichung (10) zeigt, der Modulator bereits eine Formung entsprechend der Ordnung des Modulators vorsieht. Die Ordnung der zusätzlichen Formung hängt ab von dem verwendeten spezifischen Rundungsniveau.
Während der Modulator 30a der 3A als ein Modulator zweiter Ordnung dargestellt ist, mit einem ersten 12a und einem letzten 12b Addierer und einem ersten 14a und einem letzten 14b Integrator, wird der Durchschnittsfachmann leicht verstehen, dass gemäß der derzeit beanspruchten Erfindung auch ein Modulator erster Ordnung verwendet werden kann. Ein solcher Sigma-Delta-Modulator würde einen Addierer (daher sowohl den ersten als auch den letzten Addierer) und einen Integrator (daher sowohl den ersten als auch den letzten Integrator) umfassen.
In dem Modulator 30a der 3A sind alle M-Bits des gerundeten Ausgangssignals y' gewandelt und als dasselbe Rückkopplungssignal für jeden der Addierer 12a, 12b dargestellt. Mit Bezug auf 3B wird der Durchschnittsfachmann jedoch leicht verstehen, dass ein zusätzlicher Ausgangs-Rundungsschaltkreis 118b verwendet werden kann, um mehrere gerundete Ausgangssignale mit einer anderen Anzahl von Quantisierungsbits vorzusehen, die von einem entsprechenden Rückkopplungs-DAC gewandelt werden, um sie mit einem entsprechenden Addierer zu summieren. In dem Modulator 30b zweiter Ordnung der 3B liefert z. B. der erste Ausgangs-Rundungsschaltkreis 118a ein gerundetes Ausgangssignal y'₁ mit M1 Quantisierungsbits, während ein zweiter Ausgangs-Rundungsschaltkreis 118b ein zweites gerundetes Ausgangssignal y'₂ mit M2 Quantisierungsbits vorsieht, von denen jedes durch seinen eigenen enstprechenden Rückkopplungs-DAC 2020b gewandelt wird, um es in den Addierern 12a bzw. 12b zu summieren. Hieraus ergibt sich, dass der Rundungsfehler ε_T1·H_T1, der von dem ersten Ausgangs-Rundungsschaltkreis 118a eingekoppelt wird, mit einer Ordnung geformt wird, die gleich der des Modulators ist, während der Rundungsfehler ε_T2·H_T2, der von dem zweiten Ausgangs-Rundungschaltkreis 118b eingekoppelt wird, mit einer niedrigeren Ordnung geformt wird.
Mit Bezug auf 4: Da der Rundungsfehler ε_T ein Signal im digitalen Bereich ist, kann er durch Filterung mit einer Filterfunktion H_A 44 verarbeitet werden, wobei das gefilterte Ergebnis 45 mit dem quantisierten Signal y summiert wird, wobei das Ergebnis 43a hieraus weiterhin mit dem Rundungsfehler ε_T summiert wird, um das gerundete Ausgangssignal y' zu erzeugen.
Durch Untersuchung kann erkannt werden, dass das Ausgangssignal y' wie folgt ausgedrückt werden kann. y + H_Aε_T + ε_T = y' (11)
Die Lösung dieser Gleichung für die Rundungsfehler-Filterfunktion H_A erzeugt: H_A = H_T – 1 (12)
Wenn es beispielsweise erwünscht ist, eine zusätzliche Formung zweiter Ordnung vorzusehen, kann die Rundungsfehler-Filterfunktion H_T wie folgt ausgedrückt werden: H_T = (1 – z^–1)² (13)
Als Folge wird die interne Filterfunktion H_A zu: H_A = –2z^–1 + z^–2 (14)
Wie man aus diesem Beispiel erkennen sollte, können andere Ausführungen der Filterung verwendet werden, um den Rundungsfehler ε_T zu verarbeiten, einschließlich der Einführung zusätzlicher Nullen in der z-Ebene bei z = 1. Zusätzlich können Nullen an anderen Punkten der z-Ebene eingeführt werden, um den dynamischen Bereich der Operationsverstärker, die in dem Sigma-Delta-Modulator verwendet werden zu optimieren. Es kann z. B. wünschenswert sein, eine Null bei z = 1 und zwei komplex-konjugierte Nullen bei weniger als (z. B. 2/3) der Nyquist-Frequenz zu haben. In Folge kann die Rundungsfehler-Filterfunktion H_T wie folgt ausgedrückt werden: H_T(z) = (1 – z^–1)·(1 + z^–1 + z^–2) = 1 – z^–3 (15)
Die Rückkopplungs-Filterfunktion H_A wird daher zu einer einfachen Verzögerung –z^–3.
Mit Bezug auf 5A umfasst ein Ausführungsbeispiel 118a der Rundungsstufe einen Bit-Teilerschaltkreis 52 (der gemäß bekannten Techniken implementiert sein kann), die interne Filterfunktion 44 und den Summationsschaltkreis 42, die im Wesentlichen wie gezeigt verbunden sind. Das quantisierte Signal y von dem Quantisierer 16 wird empfangen, mit dem gefilterten Rundungsfehler ε_T summiert und von dem Bit-Teilerschaltkreis 52 geteilt. Der (N-M)-Bit-Rundungsfehler ε_T wird von dem Filterschaltkreis 44 (z. B. einer einfachen Verzögerung –z^–3, wie oben erörtert) gefiltert, um ihn mit dem N-Bit-Quantisierersignal zu summieren.
Mit Bezug auf 5B umfasst ein Ausführungsbeispiel des Bit-Teilerschaltkreises 52 der 5A einen Rundungsschaltkreis 52a und einen Addierer 52b, die im Wesentlichen wie gezeigt verbunden sind. Das gerundete M-Bit-Ausgangssignal y' wird mit dem N-Bit-Eingangssignal 43 differenziell summiert, um den Rundungsfehler ε_T zu erzeugen.
Auf der Grundlage der obigen Erörterung sollte man verstehen, dass die Technik zum Reduzieren der DAC-Auflösung gemäß der derzeit beanspruchten Erfindung erhebliche Vorteile schafft. Ein Vorteil ist eine Reduktion in der Wortlänge des Ausgangsignals y', was den internen Rückkopplungs-DAC (aufgrund der reduzierten Rückkopplungs-Wortlänge) sowie die weitere Verarbeitung stromabwärts vereinfacht (z. B. wird die erste Stufe des Dezimierungsfilters vereinfacht). Ein zweiter Vorteil liegt in der minimalen zusätzlichen Verarbeitung in der Form der Rundungsfehler-Filterfunktion H_A. Ein dritter Vorteil liegt in der Formung des Rundungsfehlers ε_T durch eine Rausch-Übertragungsfunktion mit einer Ordnung, welche um die Ordnung der Rundungs-Filterfunktion H_A gegenüber der Ordnung des Host-Sigma-Delta-Modulators erhöht ist, wodurch die Notwendigkeit zum Auslöschen des Fehlers minimiert, wenn nicht eliminiert wird (Mit einem Sigma-Delta-Modulator zweiter Ordnung und einer Rundungsfehler-Filterfunktion H_A k-ter Ordnung wird z. B. der Rundungsfehler ε_T durch eine Rausch-Übertragungsfunktion geformt, welche die Ordnung 2 + k hat). Dieser zuletzt genannte Vorteil wird vollständig realisiert, wenn dasselbe gerundete Ausgangssignal y' zurückgekoppelt wird, wie in dem Schaltkreis der 3A; wenn jedoch ein anderes gerundetes Ausgangssignal y'₁, y'₂ zurückgekoppelt wird, wie in dem Schaltkreis der 3B, erfährt das zweite gerundete Ausgangssignal y'₂ eine Formung geringerer Ordnung.
Spezieller muss bei der derzeit beanspruchten Erfindung der minimale Modulator nur erster Ordnung sein, anders als im Stand der Technik (siehe z. B. US-Patent US 6980144 B1 ), der auch erfordert, dass das digitale Runden um eine Ordnung höher erfolgt als die des Modulators (z. B. ein Modulator zweiter Ordnung würde ein digitales Runden wenigstens dritter Ordnung erfordern). Gemäß der derzeit beanspruchten Erfindung können tatsächlich zusätzliche Nullen bei Frequenzen ungleich Null (d. h. z = 0) nach Bedarf eingefügt werden, z. B. um das Rauschen außerhalb des Signalbands weiter zu reduzieren.
Modulatordesigns dritter Ordnung oder höher leiden ferner häufig unter Probleme mit der Schaltkreisstabilität und werden allgemein mit digitalem Runden niedriger Ordnung gepaart (siehe z. B. US-Patent US 6967608 B1 ). Bei einem Modulator zweiter Ordnung und einem Runden zweiter Ordnung werden z. B. der Quantisierungsfehler und der Rundungsfehler mit derselben Funktion geformt und erscheinen am Ausgang mit ähnlicher Wichtung. Wenn der Rundungsfehler höher ist als die Quantisierung wird der Signal-Rausch-Abstand durch den Rundungsfehler dominiert, woraus folgt, dass das Ausgangssignal scheinbar eine geringere Anzahl Bits hat.
Frühere Techniken versuchten, die Verwendung digitaler Modulatoren höherer Ordnung als zwei und mit einer Verzögerung von Null zu vermeiden, indem der Effekt des Rundungsfehlers nach dem ersten analogen Integrator abgeschätzt wurde, und an dem Eingang des zweiten Integrators ein digitales Signal, das von dem DAC gewandelt wurde, einzukoppeln, um den Rundungsfehler, der durch den ersten analogen Integrator gegangen ist, auszulöschen. Diese Technik kann erfolgreich sein, wenn die Abschätzung der Übertragungsfunktion des ersten analogen Integrators korrekt ist. Solche Designs können bei einer großen Anzahl gerundeter Bits halbwegs stabil sein, können aber bei weniger gerundeten Bits unstabil werden. Auch gibt es Beschränkungen aufgrund von Fehlanpassungen unter den verschiedenen Kapazitäten und der begrenzten Verstärkung oder Flankensteilheit des Operationsverstärkers, was dazu führt, dass die Übertragungsfunktion des ersten Integrators von der idealen z^–1/(1 – z^–1) oder 1/(1 – z^–1) abweicht, wobei diese Differenz die Effekte der Auslöschung reduzieren kann. Im Gegensatz dazu ist, wie oben erwähnt, ein Modulator gemäß der derzeit beanspruchten Erfindung von Stabilitätsproblemen nicht betroffen, weil ein Modulator niedrigerer Ordnung (z. B. zweiter Ordnung) verwendet werden kann, während gleichzeitig Vorteile aus dem Rundungsfehler-Filter gezogen werden, d. h. es ergibt sich eine digitale Formung (k + 2)-ter Ordnung für ein Modulator zweiter Ordnung mit einem Rundungsfehler-Filter k-ter Ordnung.
Verschiedene andere Modifikationen und Änderungen in der Struktur und dem Verfahren zur Ausführung der Erfindung ergeben sich dem Fachmann, ohne den Bereich oder Geist der Erfindung zu verlassen. Obwohl die Erfindung in Verbindung mit bestimmten bevorzugten Ausführungen beschrieben wurde, sollte man verstehen, dass die beanspruchte Erfindung durch diese speziellen Ausführungen nicht unangemessen beschränkt werden sollte. Es ist beabsichtigt, dass die folgenden Ansprüche den Bereich der Erfindung definieren und dass Strukturen und Verfahren innerhalb des Bereichs dieser Ansprüche und ihrer Äquivalente umfasst seien.

Claims

Vorrichtung mit einem Sigma-Delta-Modulator, mit: einer Eingangselektrode zum Übertragen eines analogen Eingangssignals; einer oder mehreren Ausgangselektroden zum Übertragen eines oder mehrerer digitaler Ausgangssignale; einem oder mehreren Addiererschaltkreisen, wobei ein erster Addiererschaltkreis mit der Eingangselektrode gekoppelt ist, um das analoge Eingangssignal und ein oder mehrere analoge Rückkopplungssignale zu empfangen und ein erstes von einem oder mehreren Summationssignalen vorzusehen, und jeder verbleibende des einen oder der mehreren Addiererschaltkreise ein entsprechendes stromaufwärtiges des einen oder der mehreren Integrationssignale und ein entsprechendes zusätzliches des einen oder der mehreren analogen Rückkopplungssignale empfängt und ein entsprechendes zusätzliches des einen oder der mehreren Summationssignale vorsieht; einem oder mehreren Integratorschaltkreisen, wobei ein erster Integratorschaltkreis mit dem ersten Addiererschaltkreis gekoppelt ist, um das erste des einen oder der mehreren Summationssignale zu empfangen und ein erstes des einen oder der mehreren Integrationssignale vorzusehen, und wobei ein letzter Integratorschaltkreis mit einem letzten des einen oder der mehreren Addiererschaltkreise gekoppelt ist, um ein letztes des einen oder der mehreren Summationssignale zu empfangen und ein letztes des einen oder der mehreren Integrationssignale vorzusehen; einem Analog-Digital-Wandler(ADC)-Schaltkreis, der mit dem letzten Integratorschaltkreis gekoppelt ist und abhängig von dem letzten des einen oder der mehreren Integrationssignale ein digitales N-Bit-Signal vorsieht; einem Rundungsschaltkreis, der zwischen dem ADC-Schaltkreis und der eine oder den mehreren Ausgangselektroden gekoppelt ist und abhängig von dem digitalen N-Bit-Signal das eine oder die mehrere digitalen Ausgangssignale vorsieht, einschließlich eines digitalen M-Bit-Signals, wobei N > M; und einem Digital-Analog-Wandler(DAC)-Schaltkreis, der zwischen der einen oder den mehreren Ausgangselektroden und jedem des einen oder der mehreren Addiererschaltkreise gekoppelt ist, um wenigstens eines des einen oder der mehreren digitalen Ausgangssignale zu empfangen und das eine oder die mehreren analogen Rückkopplungssignale vorzusehen, dadurch gekennzeichnet, dass der Sigma-Delta-Modulator einen Sigma-Delta-Modulator F-ter Ordnung umfasst; und der Rundungsschaltkreis einen Filterschaltkreis E-ter Ordnung umfasst, wobei F > E.
Vorrichtung mit einem Sigma-Delta-Modulator, mit: einer Eingangselektrode zum Übertragen eines analogen Eingangssignals; einer oder mehreren Ausgangselektroden zum Übertragen eines oder mehrerer digitaler Ausgangssignale; einem oder mehreren Addiererschaltkreisen, wobei ein erster Addiererschaltkreis mit der Eingangselektrode gekoppelt ist, um das analoge Eingangssignal und ein oder mehrere analoge Rückkopplungssignale zu empfangen und ein erstes von einem oder mehreren Summationssignalen vorzusehen, und jeder verbleibende des einen oder der mehreren Addiererschaltkreise ein entsprechendes stromaufwärtiges des einen oder der mehreren Integrationssignale und ein entsprechendes zusätzliches des einen oder der mehreren analogen Rückkopplungssignale empfängt und ein entsprechendes zusätzliches des einen oder der mehreren Summationssignale vorsieht; einem oder mehreren Integratorschaltkreisen, wobei ein erster Integratorschaltkreis mit dem ersten Addiererschaltkreis gekoppelt ist, um das erste des einen oder der mehreren Summationssignale zu empfangen und ein erstes des einen oder der mehreren Integrationssignale vorzusehen, und wobei ein letzter Integratorschaltkreis mit einem letzten des einen oder der mehreren Addiererschaltkreise gekoppelt ist, um ein letztes des einen oder der mehreren Summationssignale zu empfangen und ein letztes des einen oder der mehreren Integrationssignale vorzusehen; einem Analog-Digital-Wandler(ADC)-Schaltkreis, der mit dem letzten Integratorschaltkreis gekoppelt ist und abhängig von dem letzten des einen oder der mehreren Integrationssignale ein digitales N-Bit-Signal vorsieht; einem Rundungsschaltkreis, der zwischen dem ADC-Schaltkreis und der eine oder den mehreren Ausgangselektroden gekoppelt ist und abhängig von dem digitalen N-Bit-Signal das eine oder die mehrere digitalen Ausgangssignale vorsieht, einschließlich eines digitalen M-Bit-Signals, wobei N > M; und einem Digital-Analog-Wandler(DAC)-Schaltkreis, der zwischen der einen oder den mehreren Ausgangselektroden und jedem des einen oder der mehreren Addiererschaltkreise gekoppelt ist, um wenigstens eines des einen oder der mehreren digitalen Ausgangssignale zu empfangen und das eine oder die mehreren analogen Rückkopplungssignale vorzusehen, dadurch gekennzeichnet, dass der eine oder die mehreren Addiererschaltkreise eine Vielzahl von F Addiererschaltkreisen umfasst; der eine oder die mehreren Integratorschaltkreise eine Vielzahl von F Integratorschaltkreisen umfasst; und der Rundungsschaltkreis einen Filterschaltkreis E-ter Ordnung umfasst, wobei F > E.
Vorrichtung nach Anspruch 1 oder 2, wobei der Rundungsschaltkreis umfasst: einen Addiererschaltkreis, der auf das digitale N-Bit-Signal und ein gefiltertes Signal anspricht, indem er ein anderes digitales N-Bit-Signal vorsieht; einen Bit-Teilerschaltkreis, der auf das andere digitale N-Bit-Signal anspricht, indem er wenigstens das digitale M-Bit-Signal und ein Rundungsfehler-Signal vorsieht; und einen Filterschaltkreis, der mit dem Bit-Teilerschaltkreis gekoppelt ist und auf das Rundungsfehler-Signal anspricht, indem er das gefilterte Signal vorsieht.
Vorrichtung mit einem Sigma-Delta-Modulator, mit: einer oder mehreren Addierereinrichtungen, wobei eine erste Addierereinrichtung zum Addieren des analogen Eingangssignals und eines von einem oder mehreren analogen Rückkopplungssignalen dient, um ein erstes von einem oder mehreren Summationssignalen vorzusehen, eine letzte Addierereinrichtung zum Vorsehen wenigstens eines des einen oder der mehreren Summationssignale dient und jede der verbleibenden der einen oder der mehreren Addierereinrichtungen zum Addieren eines entsprechenden stromaufwärtigen des einen oder der mehreren Integrationssignales und eines anderen des einen oder der mehreren analogen Rückkopplungssignale dient, um ein entsprechendes zusätzliches des einen oder der mehreren Summationssignale vorzusehen; einer oder mehreren Integratoreinrichtungen, wobei eine erste Integratoreinrichtung zum Integrieren des ersten des einen oder der mehreren Summationssignale dient, um ein erstes des einen oder der mehreren Integrationssignale vorzusehen, und eine letzte Integratoreinrichtung zum Integrieren eines letzten des einen oder der mehreren Summationssignale dient, um ein letztes des einen oder der mehreren Integrationssignale vorzusehen; eine Analog-Digital-Wandler(ADC)-Einrichtung zum Wandeln des letzten des einen oder der mehreren Integrationssignale in ein digitales N-Bit-Signal; einer Rundungseinrichtung zum Runden des digitalen N-Bit-Signals, um ein oder mehrere digitale Ausgangssignale vorzusehen, einschließlich eines digitalen M-Bit-Signals, wobei N > M; und einer Digital-Analog-Wandler(DAC)-Einrichtung zum Wandeln wenigstens eines des einen oder der mehreren digitalen Ausgangssignale in einen oder mehrere analoge Rückkopplungssignale, dadurch gekennzeichnet, dass der Sigma-Delta-Modulator eine Sigma-Delta-Modulator F-ter Ordnung umfasst; und die Rundungseinrichtung einen Filterschaltkreis E-ter Ordnung umfasst, wobei F > E.
Vorrichtung mit einem Sigma-Delta-Modulator, mit: einer oder mehreren Addierereinrichtungen, wobei eine erste Addierereinrichtung zum Addieren des analogen Eingangssignals und eines von einem oder mehreren analogen Rückkopplungssignalen dient, um ein erstes von einem oder mehreren Summationssignalen vorzusehen, eine letzte Addierereinrichtung zum Vorsehen wenigstens eines des einen oder der mehreren Summationssignale dient und jede der verbleibenden der einen oder der mehreren Addierereinrichtungen zum Addieren eines entsprechenden stromaufwärtigen des einen oder der mehreren Integrationssignales und eines anderen des einen oder der mehreren analogen Rückkopplungssignale dient, um ein entsprechendes zusätzliches des einen oder der mehreren Summationssignale vorzusehen; einer oder mehreren Integratoreinrichtungen, wobei eine erste Integratoreinrichtung zum Integrieren des ersten des einen oder der mehreren Summationssignale dient, um ein erstes des einen oder der mehreren Integrationssignale vorzusehen, und eine letzte Integratoreinrichtung zum Integrieren eines letzten des einen oder der mehreren Summationssignale dient, um ein letztes des einen oder der mehreren Integrationssignale vorzusehen; eine Analog-Digital-Wandler(ADC)-Einrichtung zum Wandeln des letzten des einen oder der mehreren Integrationssignale in ein digitales N-Bit-Signal; einer Rundungseinrichtung zum Runden des digitalen N-Bit-Signals, um ein oder mehrere digitale Ausgangssignale vorzusehen, einschließlich eines digitalen M-Bit-Signals, wobei N > M; und einer Digital-Analog-Wandler(DAC)-Einrichtung zum Wandeln wenigstens eines des einen oder der mehreren digitalen Ausgangssignale in einen oder mehrere analoge Rückkopplungssignale, dadurch gekennzeichnet, dass die eine oder die mehreren Addierereinrichtungen eine Vielzahl von F Addierereinrichtungen umfasst; die eine oder die mehreren Integratoreinrichtungen eine Vielzahl von F Integratoreinrichtungen umfasst; und die Rundungseinrichtung einen Filterschaltkreis E-ter Ordnung umfasst, wobei F > E.