DE102017130934A1

DE102017130934A1 - Integrations-Quantisierer-Schaltung, Verfahren und System

Info

Publication number: DE102017130934A1
Application number: DE102017130934.9A
Authority: DE
Inventors: Richard Gaggl; Cesare Buffa; Francisco Javier Perez Sanjurjo; Enrique Prefasi
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2016-12-22
Filing date: 2017-12-21
Publication date: 2018-06-28
Anticipated expiration: 2037-12-22
Also published as: CN108233937A; US9825645B1; DE102017130934B4; CN108233937B

Abstract

Die Offenbarung ist auf Analog-Digital-Umsetzer(ADCs)-Schaltungen mit niedriger Leistung und hoher Auflösung ausgerichtet, die mit Delta-Sigma-Modulatoren (DSMs) implementiert sind. Der DSM beinhaltet einen selbstoszillierenden Einzelbit-Digital-Analog-Umsetzer (SB-DAC) und einen Quantisierer mit Zweiflankenintegration, der einen N-Bit-Quantisierer ersetzen kann, der in einem herkömmlichen DSM aufgefunden wird. Der Integrations-Quantisierer der vorliegenden Offenbarung oszilliert nach einer Quantisierung, da der SB-DAC im Rückkopplungspfad die DSM-Schleife direkt schließt. Die Integrations-Quantisierer-Schaltung beinhaltet einen Schalter am Eingang und zwei Phasen pro Abtastzyklus. Während der ersten Phase sendet der Schalter ein analoges Eingangssignal zu einem Integrator. Während der zweiten Phase sendet der Schalter das Rückkopplungssignal vom Ausgang des selbstoszillierenden SB-DAC zum Integrator. Die Eingabe in den SB-DAC kann eine Ausgabe von einem getakteten Komparator sein.

Description

Technisches Gebiet
Die Offenbarung betrifft Analog-Digital-Umsetzer-Schaltungen.
Hintergrund
Delta-Sigma-Modulatoren (DSMs) sind eine der Analog-Digital-Umsetzer(ADCs)-Strukturen mit niedriger Leistung und hoher Auflösung, DSMs eignen sich für Anwendungen mit hoher Auflösung und niedriger bis mittlerer Bandbreite, wie etwa AM- oder FM-Hochfrequenzen. DSMs, die auch als Δ∑-Modulatoren geschrieben werden können, verwenden sowohl Überabtastung als auch Rauschformung, um ihr Signal-Quantisierungsrauschen-Verhältnis (SQNR) zu verbessern. DSMs erzielen eine Rauschformung durch ein zeitkontinuierliches (CT) oder zeitdiskretes (DT) Tiefpass-Schleifenfilter, das aus mehreren Integratoren besteht. Die Ausgaben dieser Integratoren können dann in einen Mehrbit-Quantisierer, wie etwa einen Flash-ADC, eingespeist werden. Die Ausgabe des Flash-ADC ist sowohl die DSM-Ausgabe als auch die Rückkopplung, die von der Eingabe des Modulators abgezogen wird. Diese Subtraktion bildet eine negative Rückkopplung, um die Schleife zu stabilisieren. Wenn jedoch die Ordnung des Schleifenfilters und somit die Rauschformung erhöht wird, wird sich auch die Leistung des Quantisierungsrauschens erhöhen und kann die Schleife sättigen. Um die Stabilität und die Gesamtleistungsfähigkeit zu verbessern, ist möglicherweise eine größere Anzahl von Backend-Quantisierungsstufen im Flash-ADC erforderlich. Dies kann einen Kompromiss zwischen dem Leistungsverbrauch und der Gesamtleistungsfähigkeit bedeuten, da ein Erhöhen der Anzahl der Quantisierungsstufen im Flash-ADC nicht nur den Leistungsverbrauch des Flash-ADC selbst erhöhen wird, sondern auch eine größere kapazitive Belastung an den Ausgängen der Schleifenfilterelemente, d. h. den Integratoren, auferlegen wird.
Es gibt mehrere Techniken, den Flash-ADC-Quantisierer in einer Delta-Sigma-Schleife zu ersetzen, um diesen Kompromiss zu vermeiden. Eine erste Technik kann einen auf einem spannungsgesteuerten Oszillator (VCO) basierten Quantisierer beinhalten, der Zeit und Frequenz als das Medium verwendet. Diese VCO-basierte Struktur kann in der Lage sein, eine hohe Geschwindigkeit und eine große Anzahl von Quantisierungsstufen zu erzielen sowie die Ordnung der Rauschformung um eins zu erhöhen. Die VCO-basierte Struktur kann jedoch einige Nachteile aufweisen, einschließlich einer Leistungsfähigkeitsverschlechterung vom Signal-Rausch-plus-Verzerrungs-Verhältnis (SNDR), Verstärkungsvariationen und Stabilitätsbedenken.
Eine zweite Technik besteht darin, den Flash-ADC in einem DSM mit einem abgeänderten Integrations-Quantisierer zu ersetzen, ähnlich einem klassischen Quantisierer mit Zweiflankenintegration. Aber der abgeänderte Integrations-Quantisierer speichert den Ladungsrestbetrag im Integrator am Ende jedes Umsetzungszyklus für die nächste Umsetzung, wodurch eine Rauschformung erster Ordnung bereitgestellt wird. Zusätzlich dazu können die Pulsweitenmodulations(PWM)-Informationen von der Ausgabe des abgeänderten Integrations-Quantisierers verwendet werden, um die Ordnung des DSM zu erweitern. Diese zweite Technik kann ein paar unterschiedliche Ansätze aufweisen.
Ein erster Ansatz für die zweite Technik des Ersetzens des Flash-ADC mit dieser Art von abgeändertem Integrations-Quantisierer verwendet einen DT-Schaltkondensator(SC)-Zweiflankenintegrations-Quantisierer in einer SC-DSM-Schleife 2. Ordnung. Der DT-SC-Ansatz braucht möglicherweise einen Mehrbit-Digital-Analog-Umsetzer (MB-DAC) in der Rückkopplungsschleife und eine komplizierte digitale Logiksteuerung, um die benötigte Auflösung zu erhalten.
Ein zweiter Ansatz kann den abgeänderten Zweiflankenintegrations-Quantisierer in CT implementieren. Auf diese Weise kann die DSM-Rückkopplungsschleife einen Einzelbit-DAC (SB-DAC) verwenden, um den MB-DAC zu ersetzen. Für diesen zweiten Ansatz ist die Eingabe für den SB-DAC in die Rückkopplungsschleife das durch den Zweiflankenintegrations-Quantisierer erzeugte PWM-Signal. Dieser Ansatz kann jedoch unter einem Stromlecken im Kondensator des Integrations-Quantisierers leiden, da der Wert der Spannung im Kondensator während einer nicht festgesetzten Zeit für die nächste Abtastperiode gespeichert werden muss. Dieser Effekt kann sowohl Quantisierungsfehler als auch eine Überlastung des Integrations-Quantisierers einführen. Zusätzlich dazu ist die digitale Steuerung für diesen zweiten Ansatz recht kompliziert. Sowohl der erste Ansatz als auch der zweite Ansatz zum Ersetzen des Flash-ADC mit einem Zweiflankenintegrations-Quantisierer können ein komplexes Digitalsteuerungsschema benötigen, um eine lineare Transferfunktion im Integrations-Quantisierer zu gewährleisten.
Kurzdarstellung
Es werden ein Verfahren nach Anspruch 1, eine Integrations-Quantisierer-Schaltung nach Anspruch 10 und ein System nach Anspruch 17 bereitgestellt. Eine Integrations-Quantisierer-Schaltung kann dabei insbesondere eine Quantisierer-Schaltung mit einem Integrator sein.
Allgemein zielt die Offenbarung auf eine Analog-Digital-Umsetzer(ADC)-Schaltung mit niedriger Leistung und hoher Auflösung ab, die mit einem Delta-Sigma-Modulator (DSM) implementiert ist. Der DSM beinhaltet einen selbstoszillierenden Einzelbit-Rückkopplungs-DAC und einen CT-Quantisierer mit Zweiflankenintegration, der den Quantisierungsfehler nach jeder Abtastung als den Startpunkt zum Integrieren der nächsten Abtastung hält, anstatt von einem Ausgangswert wie in einem klassischen Zweiflankenintegrations-Quantisierer zu starten. Der Integrations-Quantisierer gemäß den Techniken der vorliegenden Offenbarung unterscheidet sich auch von einem klassischen Integrations-Quantisierer insofern, dass der Integrations-Quantisierer der vorliegenden Offenbarung in einen Oszillationsmodus eintreten kann, nachdem eine Quantisierung stattgefunden hat, aufgrund des selbstoszillierenden Einzelbit-DAC im Rückkopplungspfad. Die Integrations-Quantisierer-Schaltung der vorliegenden Offenbarung kann dies unter Verwendung eines Schalters am Eingang und von mindestens zwei Phasen pro Abtastzyklus verwirklichen. Während der ersten Phase sendet der Schalter ein analoges Eingangssignal zum Integrations-Quantisierer. Während der zweiten Phase sendet der Schalter das Rückkopplungssignal vom Ausgang des selbstoszillierenden SB-DAC zum Integrator. Die Eingabe in den selbstoszillierenden SB-DAC kann eine Ausgabe von einem getakteten Komparator sein.
Ein Verfahren, das Folgendes umfasst: Empfangen eines analogen Signals an einem ersten Eingang einer Integrations-Quantisierer-Schaltung, Empfangen eines Taktsignals an einem zweiten Eingang der Integrations-Quantisierer-Schaltung, wobei das Taktsignal eine Taktperiode definiert, Bestimmen einer Abtastperiode, wobei die Abtastperiode die Taktperiode multipliziert mit einer Summe N + M ist, wobei N und M ganze Zahlen sind. Als Reaktion auf ein Empfangen eines Phase-Eins-Schaltersteuersignals, Integrieren, durch die Integrations-Quantisierer-Schaltung für M Taktperioden, des analogen Signals und als Reaktion auf ein Empfangen eines Phase-Zwei-Schaltersteuersignals, Integrieren, durch die Integrations-Quantisierer-Schaltung für N Taktperioden, eines Rückkopplungssignals, wobei das Rückkopplungssignal eine Ausgabe eines selbstoszillierenden Digital-Analog-Umsetzers (DAC) umfasst.
Eine Integrations-Quantisierer-Schaltung, die Folgendes umfasst: einen Integrator, eine getaktete Komparator-Schaltung, wobei die getaktete Komparator-Schaltung eine Takteingabe und ein Integrator-Ausgangssignals empfängt, einen Digital-Analog-Umsetzer (DAC), wobei der DAC ein Bitstromsignal von der getakteten Komparator-Schaltung empfängt, und einen Schalter, wobei, als Reaktion auf ein Phase-Eins-Schaltersteuersignal, der Schalter ein analoges Eingangssignal an den Integrator ausgibt und, als Reaktion auf ein Phase-Zwei-Schaltersteuersignal, der Schalter ein Rückkopplungssignal vom DAC an den Integrator ausgibt.
Ein System, das Folgendes umfasst: einen Prozessor, wobei der Prozessor ein Timing-Signal ausgibt, einen Sensor, wobei der Sensor ein analoges Signal ausgibt, und eine Integrations-Quantisierer-Schaltung, wobei die Integrations-Quantisierer-Schaltung das analoge Signal vom Sensor an einem ersten Eingangselement und das Timing-Signal an einem zweiten Eingangselement empfängt, wobei die Integrations-Quantisierer-Schaltung Folgendes umfasst: einen Integrator, wobei der Integrator ein Integrator-Ausgangssignal ausgibt, eine getaktete Komparator-Schaltung, wobei die getaktete Komparator-Schaltung das Timing-Signal vom zweiten Eingangselement und das Integrator-Ausgangssignal empfängt, einen Digital-Analog-Umsetzer (DAC), wobei der DAC ein Bitstromsignal von der getakteten Komparator-Schaltung empfängt, und einen Schalter, wobei der Schalter das analoge Signal vom ersten Eingangselement an einem ersten Schaltereingangsanschluss empfängt und der Schalter ein Rückkopplungssignal vom DAC an einem zweiten Schaltereingangsanschluss und einem dritten Schaltereingangsanschluss empfängt, der Schalter ein Phase-Eins-Schaltersteuersignal und ein Phase-Zwei-Schaltersteuersignal empfängt, der Schalter als Reaktion auf das Phase-Eins-Schaltersteuersignal das analoge Signal an den Integrator ausgibt und der Schalter als Reaktion auf das Phase-Zwei-Schaltersteuersignal das Rückkopplungssignal vom DAC an den Integrator ausgibt.
Die Einzelheiten eines oder mehrerer Beispiele dieser Offenbarung sind in den beiliegenden Zeichnungen und der Beschreibung nachfolgend dargelegt. Andere Merkmale, Ziele und Vorteile der Offenbarung werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen ersichtlich.
Figurenliste

1 ist ein Schaltbild und Blockdiagramm, das eine beispielhafte Zweiflankenintegrations-Quantisierer-Schaltung mit Oszillation gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht.
2A ist ein Blockdiagramm, das zusätzliche Einzelheiten eines Integrations-Quantisierers gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht, der zu einer Rauschformung höherer Ordnung erweitert ist.
2B ist ein Schaltbild und Blockdiagramm, das eine beispielhafte Schaltung einschließlich eines Schleifenfilters und der Integrations-Quantisierer-Schaltung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht.
2C ist ein konzeptuelles Blockdiagramm, das eine Beispielanwendung der Techniken der vorliegenden Offenbarung zum Digitalisieren der Ausgabe eines kapazitiven MEMS-Sensors veranschaulicht.
2D ist ein Schaltbild und Blockdiagramm des Integrations-Quantisierers, der als ein interpolativer Modulator repräsentiert ist.
2E bildet eine Simulation des Frequenzgangs der beispielhaften Schaltung von 2D ab.
3A ist ein Schaltbild und Blockdiagramm eines Integrations-Quantisierers gemäß einer oder mehreren Techniken der vorliegenden Offenbarung unter Zugabe einer Decodierereinheit.
3B ist ein Chronograph, der den Betrieb einer Integrations-Quantisierer-Schaltung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht.
3C ist ein Chronograph, der den Betrieb einer Integrations-Quantisierer-Schaltung, bei der Phase II länger als Phase I ist, veranschaulicht.
4 ist ein Timing-Diagramm, das einen beispielhaften Betrieb einer Integrations-Quantisierer-Schaltung, bei der Phase I kürzer als Phase II ist, gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht.
5 ist ein Schaltbild, das eine mögliche beispielhafte Implementierung einer Integrations-Quantisierer-Schaltung zweiter Ordnung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht.
6 ist ein Flussdiagramm, das den Betrieb eines Integrations-Quantisierers gemäß einer oder mehreren Techniken der vorliegenden Offenbarung abbildet.

Ausführliche Beschreibung
Die vorliegende Offenbarung zielt auf Analog-Digital-Umsetzer(ADCs)-Schaltungen mit niedriger Leistung und hoher Auflösung ab, die mit Delta-Sigma-Modulatoren (DSMs) implementiert sind. Der DSM beinhaltet einen selbstoszillierenden Einzelbit-Rückkopplungs-DAC und einen CT-Quantisierer mit Zweiflankenintegration, der den Quantisierungsfehler nach jeder Abtastung als den Startpunkt zum Integrieren der nächsten Abtastung hält, anstatt von einem Ausgangswert wie in einem klassischen Zweiflankenintegrations-Quantisierer zu starten. Der Integrations-Quantisierer gemäß den Techniken der vorliegenden Offenbarung unterscheidet sich auch von einem klassischen Integrations-Quantisierer, indem er in einen Oszillationsmodus eintritt, nachdem eine Quantisierung stattgefunden hat, aufgrund des selbstoszillierenden Einzelbit-DAC im Rückkopplungspfad. Die Integrations-Quantisierer-Schaltung der vorliegenden Offenbarung verwirklicht dies unter Verwendung eines Schalters am Eingang und von mindestens zwei Phasen pro Abtastzyklus. Während der ersten Phase sendet der Schalter ein analoges Eingangssignal zum Integrations-Quantisierer. Während der zweiten Phase sendet der Schalter das Rückkopplungssignal vom Ausgang des selbstoszillierenden SB-DAC zum Integrator. Die Eingabe in den selbstoszillierenden SB-DAC kann eine Ausgabe von einem getakteten Komparator sein.
Durch das Einsetzen einer modifizierten Zweiflankenintegrations-Quantisierer-Schaltung können die Techniken der vorliegenden Offenbarung die Leistungsfähigkeit eines Mehrbit-Quantisierer, wie etwa eines Flash-ADC, der in einem DSM implementiert ist, aber mit einer vereinfachten Integrationskomplexität einer Einzelbit-Lösung erzielen. Die vereinfachte Schaltung und die Notwendigkeit für eine Steuerschaltung mit niedriger Komplexität können eine geringere Fläche auf einer integrierten Schaltung erfordern, die Kosten verringern und weniger Leistung verbrauchen.
Die Kombination eines DSM, der eine spezifische Art eines Zweiflankenintegrations-Quantisierers verwendet, der zum Selbstoszillieren nach einer Quantisierung modifiziert ist, plus der Möglichkeit, den Phase-1- und Phase-2-Betrieb abzugleichen, kann mehrere Vorteile erzielen. In der vorliegenden Offenbarung sind Phase 1 und Phase I, gleichermaßen wie Phase 2 und Phase II, äquivalent. Manche Vorteile können ein Vermeiden von Leckproblemen mit der Integrationsobergrenze der Zweiflanken-Schaltung beinhalten und der SB-DAC kann die gleiche Leistungsfähigkeit wie ein MB-DAC bereitstellen, aber mit geringerer Komplexität.
Da diese Anordnung eine Rauschformung 1. Ordnung durchführt, kann ein Element, z. B. Operationsverstärker, der DSM-Schleife entfernt werden und die gleiche Ordnung der Rauschformung beibehalten werden. Die feste Abtastzeit kann bedeuten, dass keine Besorgnis über ein Lecken vom Integrationskondensator im Integrator besteht. Der gemäß den Techniken der vorliegenden Offenbarung implementierte Zweiflankenintegrations-Quantisierer kann mit einer CT-DSM-Schleife mit einem SB-DAC ohne irgendeine digitale Schaltung zum Erhalten eines PWM-Rückkopplungssignals verbunden sein. Andere Vorteile des Integrations-Quantisierers beinhalten eine Möglichkeit, die Taktfrequenz zu verringern, der getaktete Komparator spart Leistung gegenüber anderen Lösungen ein und es besteht möglicherweise keine Notwendigkeit für eine Kompensation mit niedrigstwertigem Bit (LSB). Diese und andere Vorteile werden im Folgenden ausführlicher beschrieben.
1 ist ein Schaltbild und Blockdiagramm, das eine beispielhafte Zweiflankenintegrations-Quantisierer-Schaltung mit Oszillation gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht. 1 bildet auch einige Takt-und-Steuerschaltungen ab, die sich außerhalb der Integrations-Quantisierer-Schaltung befinden können.
Der Integrations-Quantisierer 10 kann einen Schalter (20), einen Integrator (22), eine Komparator-Schaltung (24) und einen DAC 26 beinhalten. Der Integrations-Quantisierer 10 kann ein oder mehrere Signale von einer Timing-und-Steuereinheit 30 sowie eine analoge Eingabe x(t) empfangen. Es ist gezeigt worden, dass Zweiflanken-ADCs Rauschformung implementieren, wenn sie in Integrations-Quantisierer umgewandelt werden, die Amplitudeninformationen in zeitcodierte Impulse wandeln. Diese Anordnung ist als ein Integrations-Quantisierer bezeichnet worden. 1 stellt ein vereinfachtes Blockdiagramm dieser Architektur dar, wobei der Bitstrom Y_d(m) eine Einbitsequenz ist, die x(t) mit einem geformten Quantisierungsrauschen erster Ordnung codiert.
Die Timing-und-Steuereinheit 30 kann als Teil eines Prozessors oder als eine unabhängige Schaltung in einem System enthalten sein. Beispiele eines Prozessors können einen Mikroprozessor und/oder eine Steuerung und/oder einen Digitalsignalprozessor (DSP) und/oder eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder ein feldprogrammierbares Gate-Array (FPGA) und/oder ein System-on-Chip (SoC) und/oder äquivalente diskrete oder integrierte Logikschaltkreise beinhalten. Ein Prozessor kann integrierte Schaltkreise, d. h. integrierte Verarbeitungsschaltkreise, sein und die integrierten Verarbeitungsschaltkreise können als feste Hardwareverarbeitungsschaltkreise, programmierbare Verarbeitungsschaltkreise und/oder eine Kombination von sowohl festen als auch programmierbaren Verarbeitungsschaltkreisen realisiert sein. Die Taktausgabe von der Timing-und-Steuereinheit 30 kann bei manchen Beispielen auch als ein Timing-Signal bezeichnet werden.
Es kann in Betracht gezogen werden, dass der Schalter 20 drei Eingangsanschlüsse und einen Ausgangsanschluss beinhaltet. Das Schaltersteuersignal 34 im Beispiel von 1 ist mit einem Schaltersteuereingangsanschluss des Schalters 20 verbunden. Der Schalter 20 empfängt das Schaltersteuersignal 34, um zwischen der analogen Eingabe x(t) und dem Rückkopplungssignal V_DAC(t), das vom DAC 26 ausgegeben wird, auszuwählen. Bei manchen Beispielen kann V_DAC(t) als das DAC-Ausgangssignal bezeichnet werden. Das Schaltersteuersignal 34 im Beispiel von 1 kann ein Phase-Eins- oder ein Phase-Zwei-Signal umfassen. Der Schalter 20 beinhaltet zwei Signaleingangsanschlüsse. Der Schalter 20 empfängt das analoge Eingangssignal x(t) an einem Signaleingangsanschluss und das Rückkopplungssignal vom DAC 26 am zweiten Signaleingangsanschluss. Als Reaktion auf ein Phase-Eins-Schaltersteuersignal 34 gibt der Schalter 20 das analoge Eingangssignal x(t) an den Integrator 22 aus. Als Reaktion auf ein Phase-Zwei-Schaltersteuersignal 34 gibt der Schalter 20 das Rückkopplungssignal vom DAC 26 an den Integrator aus. Bei manchen Beispielen wird das vom DAC 26 ausgegebene Rückkopplungssignal in der Polarität im Vergleich zum Bitstrom Y_d(m) invertiert. Wenn es in der Polarität invertiert ist, liefert das Rückkopplungssignal V_DAC(t), das vom DAC 26 ausgegeben wird, eine geschlossene Schleife mit negativer Rückkopplung. Bei manchen Beispielen kann der DAC 26 eine Schaltung zum Invertieren der Polarität zu einer negativen Polarität beinhalten. Bei anderen Beispielen kann der Schalter 20 die Polarität invertieren oder es kann ein zusätzliches Invertierungsschaltungselement in der Rückkopplungsschleife vorhanden sein, wie in den 2A, 2B und 2D dargestellt.
Der Integrator 22 kann unter Verwendung einer Operationsverstärker-und-Kondensatorschaltung implementiert werden, wie etwa den in 4B dargestellten Invertern. Der Integrator 22 besitzt eine Verstärkung von K1 und gibt ein Signal v(t) an den Komparator 24 aus. Das Beispiel von 1 bildet das Signal v(t) als entweder das integrierte analoge Signal x(t) oder das integrierte Rückkopplungssignal, in Abhängigkeit von der Position des Schalters 20, ab.
Der Komparator 24, wie im Beispiel von 1 dargestellt, kann eine getaktete regenerative Einzelbit-Komparator-Schaltung sein. Andere Beispiele regenerativer Komparator-Schaltungen beinhalten Schmidt-Trigger-Komparatoren. Getaktete Komparator-Schaltungen werden im Folgenden ausführlicher in den 2A - 2D beschrieben. Der Komparator 24 empfängt als Eingaben sowohl das Taktsignal 36 mit einer Periode Tclk als auch das Ausgangssignal v(t) vom Integrator 22. Der Komparator 24 gibt ein Bitstromsignal, Y_d(m), an den Ausgang des Integrations-Quantisierers 10 und an den Eingang des DAC 26 aus. Im Betrieb kann ein getakteter Komparator Leistung gegenüber anderen Lösungen einsparen und benötigt nur einen Komparator anstatt zahlreicher Komparatoren in einem Flash-Quantisierer.
Bei manchen Beispielen kann das von der Timing-und-Steuereinheit 30 ausgegebene Taktsignal 36 die gleiche Amplitude und Frequenz wie das in die Timing-und-Steuereinheit 30 eingegebene Taktsignal 32 aufweisen. Bei anderen Beispielen kann sich die Periode Tclk des Taktsignals 36 vom Taktsignal 32 unterscheiden. Das Taktsignal 32 kann bei manchen Beispielen ein Hauptsystemzeitgeber sein.
Der DAC 26 empfängt das Bitstromsignal Y_d(m) vom Komparator 24. Im Beispiel von 1 ist der DAC 26 ein Einzelbit-DAC (SB-DAC) mit einem Referenzsignal Vref. Der DAC 26 gibt ein analoges Signal an den Schalter 20 aus, das vom Bitstrom Y_d(m) in der Polarität invertiert sein kann. Wie oben beschrieben, kann dies eine geschlossene Schleife mit negativer Rückkopplung liefern, um den Integrations-Quantisierer 10 zu stabilisieren.
Im Betrieb unterscheidet sich die in 1 abgebildete Schaltung von einem klassischen Integrations-Quantisierer, da sie in einen Oszillationsmodus eintritt, nachdem die Quantisierung stattgefunden hat. Die Schaltung von 1 definiert eine Abtastperiode Ts = 1/fs für den Integrations-Quantisierer 10. Die Schaltung des Integrations-Quantisierers 10 empfängt das Taktsignal 36 mit einer Periode von Tclk und ein Schaltersteuersignal 34 mit einer Periode Ts = Tclk x (M+N), wobei M und N ganze Zahlen sind. Jede Abtastperiode Ts besitzt daher eine Dauer von M*Tclk + N*Tclk. Im Beispiel von 1 steuert das Schaltersteuersignal 34, dass der Schalter 20 mit dem analogen Eingangssignal x(t) für N Zyklen des Taktsignals 36 verbunden wird (Phase I). Der Schalter 20 ist mit dem Rückkopplungssignal V_DAC(t) vom DAC 26 (Phase II) für M Taktzyklen verbunden.
Der Index m repräsentiert Abtastungen mit Periode Tclk und der Index n repräsentiert Abtastungen mit Periode Ts. Beispielsweise ist die Ausgabe des Komparators 24 Y_d(m). Außerdem kann das durch den Quantisierer erfasste diskrete Signal als eine Sequenz xs[n] repräsentiert werden, die aus einer Abtastung von x(t) resultiert, nachdem es in Phase I integriert wird (nicht in 1 dargestellt). Der Wert von xs[n] kann als der Mittelwert von x(t) am Ende von Phase I, nachdem x(t) während Phase I integriert wird, angesehen werden.
Im Beispiel von 1 kommt das Schaltersteuersignal 34 von der Timing-und-Steuereinheit 30. Bei anderen Beispielen, wie etwa den 2A und 2B, enthält der Integrations-Quantisierer Schaltungen und Komponenten zum Empfangen des Taktsignals 36 als eine Eingabe und zum Teilen der Frequenz, um das Schaltersteuersignal 34 mit der Zyklusperiode Ts zu erzeugen. Bei einem Beispiel, bei dem M = N ist, ändert sich das Schaltersteuersignal 34 zwischen Phase I und Phase II zu den Zeiten nTx = nTs-Ts/2. Bei anderen Beispielen können M und N unterschiedliche Werte sein und daher können Phase I und Phase II unterschiedliche Längen aufweisen. N kann sich von M nur durch ein Ändern des Taktphasen-Timings unterscheiden. Ein Erhöhen von Phase II erhöht die Auflösung, wie im Folgenden ausführlicher beschrieben wird. Bei einer Beispielanwendung, wie etwa einem Multiplexer, der unterschiedliche Arten von Sensoren abliest, wobei jeder Sensor unterschiedliche Charakteristiken aufweisen kann, will ein ADC, der die Ausgabe der verschiedenen Sensoren digitalisiert, möglicherweise das Timing zwischen Phasen anpassen, um jeden Sensor sowie den Leistungsverbrauch zu optimieren. Ein dynamisches Ändern des Werts von M und N für einen einzelnen Sensor kann jedoch einen unerwünschten Verzerrungs- oder Umsetzungsfehler verursachen.
Den Betrieb ausführlicher beschreibend, empfängt der Integrator 22 während Phase I ein bandbegrenztes analoges Eingangssignal x(t), das ein integriertes analoges Signal v(t) erzeugt. Mit anderen Worten ist v(t) das integrierte Ausgangssignal des Integrators 22. Für den Integrations-Quantisierer 10 wird, anders als bei klassischen Zweiflanken-Umsetzern, der im Integrator gespeicherte Anfangswert nicht null oder ein Ausgangswert sein, sondern gleich q1[n-1] sein, was die verbleibende Spannung nach dem vorangegangenen Umsetzungszyklus ist. Mit anderen Worten hält der Integrator 22 den Quantisierungsfehler nach jeder Abtastung als ein Startpunkt für die nächste Abtastperiode. Dies wird ausführlicher für das in 3A abgebildete Timing-Diagramm beschrieben.
Während Phase II wird der Schalter 20 die abgetastete Ausgabe des Komparators 24 (Y_d(m) in 1) über den Einzelbit-DAC 26 mit den Referenzen ±Vref in den Integrator rückkoppeln. Es soll ds[n] das Vorzeichen von v(t) im Übergang zwischen Phase I und II sein. Die Ausgabe v(t) des Integrators 22 wird gemäß ds[n] = ±1 verringert oder erhöht, bis v(t) die Nulllinie in einer Zeit ΔT[n] durchquert. Nach dem Durchqueren der Nulllinie während Phase II wird Y_d(m) in jedem Taktzyklus Tclk bis zum Ende von Phase II hin- und herschalten. Dies wird im Folgenden in 3A ausführlicher beschrieben.
Der Integrations-Quantisierer 10 gemäß den Techniken der vorliegenden Offenbarung kann mehrere Vorteile erzielen. Ein Vorteil ist ein Zweiflankenintegrations-Quantisierer mit einer vereinfachten digitalen Steuerlogik gegenüber anderen Beispielen. Eine komplexe digitale Logik zum Ansteuern des Rückkopplungs-DAC 26 wird nicht mehr gebraucht, da der Integrations-Quantisierer 10 selbst in einen Oszillationsmodus eintritt und immer noch das Rauschformungsverhalten beibehält.
Bei manchen Beispielen kann der finale digitale Ausgabewert Y_d(m) des Integrations-Quantisierers 10 unter Verwendung von nur einem Aufwärts-/Abwärts-Zähler berechnet werden, was das System im Vergleich zu Standardlösungen noch weiter vereinfacht. Mit anderen Worten summiert ein Decodierer, wie etwa ein Aufwärts-/Abwärts-Zähler, nach jeder Abtastperiode (Ts) die Anzahl von Malen, die der Komparator die Polarität während Phase II geändert hat. Auf diese Weise kann der Decodierer eine digitale Zahl speichern, die proportional zur Eingangsspannung des ADC ist. Siehe auch den Decodierer 310 in 3A. Die Auflösung des Zweiflankenintegrations-ADC einschließlich eines Integrations-Quantisierers, wie etwa des Integrations-Quantisierers 10, ist dann proportional zur Länge der Zeit, in der Phase II aktiv ist (N * Tclk).
Andere Vorteile des Integrations-Quantisierers 10 können beinhalten, dass das mit standardmäßigen Zweiflankenintegrations-Quantisierern assoziierte Stromleckproblem auch gemindert wird, da der IntegrationsKondensator nicht den Quantisierungsfehler speichern muss. Außerdem kann das im Quantisierer durch den Einzelbit-DAC 26 erzeugte Signal als das Rückkopplungssignal eines DSM verwendet werden. Dieser vereinfachte SB-DAC kann die äquivalente Leistungsfähigkeit eines komplexeren PWM-DAC aufweisen, bei dem Mehrbit-Informationen unter Verwendung von Einzelbit-Schaltkreisen repräsentiert werden.
Die Techniken der vorliegenden Offenbarung können auch insofern einen weiteren Vorteil bieten, dass Taktfrequenzanforderungen gelockert werden können. Bei manchen Beispielen kann die Taktfrequenz auf unerwünschte Werte erhöht werden, um die benötigte Auflösung zu erzielen. Diese erhöhte Frequenz kann als ein Überabtastungsverhältnis (OSR) beschrieben werden. OSR ist das Verhältnis der Abtastungsfrequenz (fs) zu zweimal der Signalbandbreite (2fBW). Die Techniken der vorliegenden Offenbarung können das OSR verringern.
Ein ADC, der eine Integrations-Quantisierer-Schaltung gemäß den Techniken der vorliegenden Offenbarung verwendet, kann eine geringere Leistung erfordern und möglicherweise eine kleinere Chip- oder integrierte Schaltungs(IC)-Fläche benötigen. Die gleiche Leistung kann eine bessere Leistungsfähigkeit mit den gleichen oder geringeren Realisierungskosten erbringen. Diese Techniken können bei einer Mehrmodus-ADC-Architektur angewendet werden, um die unterschiedlichen Anforderungen (Auflösung im Vergleich zu Bandbreite) in einem einzelnen ADC beizubehalten, der in einem monolithischen Umweltsensor integriert sein könnte, der für verschiedene Anwendungen wie etwa Mikrofon, Druck, Gas oder Luftfeuchtigkeit angewendet werden kann.
2A ist ein Blockdiagramm, das zusätzliche Einzelheiten eines Integrations-Quantisierers gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht, der zu einer Rauschformung höherer Ordnung erweitert ist. Der Integrations-Quantisierer 100 in den 2A - 2C ist in der Funktion äquivalent zum Integrations-Quantisierer 10 von 1.
Die Schaltung von 2A beinhaltet den Integrations-Quantisierer 100, die Timing-und-Steuereinheit 30, die das Eingangstaktsignal 32 empfängt und das Taktsignal 36 ausgibt, was zu den gleichen in 1 dargestellten Komponenten äquivalent ist. 2A beinhaltet auch zusätzliche Integratoren 102 und 104 und zusätzliche DACs 26B und 26C. Der Integrator 102 im Beispiel von 2A besitzt eine Verstärkung von K2, während der Integrator 104 eine Verstärkung von K4 besitzt. Andere Integratoren können jeweils Verstärkungen von Ki besitzen. Bei manchen Beispielen sind alle Integrator-Verstärkungen Ki innerhalb von Herstellungs- und Messtoleranzen ungefähr gleich.
2A bildet den Integrations-Quantisierer gemäß den Techniken der vorliegenden Offenbarung zu einer Rauschformung beliebiger Ordnung und zu einer beliebigen bekannten Architektur in der Literatur, einschließlich Vorwärtskopplungspfaden, erweitert ab. Der Verstärkungswert der DACs und Ki der Integratoren müssen zur Stabilität auf eine richtige Weise gewählt werden. Das in 2A abgebildete Implementierungsbeispiel könnte in einem CT- oder einem zeitdiskreten Schaltkondensator(SC)-Ansatz durchgeführt werden. Bei einer SC-Implementierung werden keine Anti-Aliasing-Filter (AAF) in die Kette hinzugefügt und die Bandbreite (BW) der in den Integratoren, wie etwa 22, 102 und 104, verwendeten Operationsverstärker sollte etwa zehnmal die Taktfrequenz betragen (10 x f_clk). Der Jittereffekt für eine SC-Implementierung kann gering sein. Bei einer CT-Implementierung kann die Signaltransferfunktion (STF) jedes Integrators ein AAF beinhalten, während die BW der für die Integratoren verwendeten Operationsverstärker ungefähr zweimal die Taktfrequenz betragen sollte (2 x f_clk). Der Jittereffekt einer CT-Implementierung ist im Vergleich zur SC-Lösung sehr hoch. Für Anwendungen, wo sich die Frequenzen der Produkte in einem niedrigen Bereich befinden, wie etwa Digitalisieren der Ausgabe von Sensoren mit mikroelektromechanischen Systemen (MEMS), wie etwa Luftfeuchtigkeits-, Druck- und ähnliche Sensoren, kann jedoch der Jitter ein geringerer Faktor sein. Kombiniert mit dem hohen Überabtastungsverhältnis eines Zweiflankenintegrations-Quantisierers kann dies den Effekt des Jitters minimieren. Daher kann eine CT-Lösung für diese Anwendung umsetzbar sein.
Der Integrations-Quantisierer 100 führt die äquivalenten Funktionen des Integrations-Quantisierers 10 durch. Der Integrations-Quantisierer 100 beinhaltet den Schalter 20, den Integrator 22, einen DAC 26A ohne ein Rückkopplungssignal V_{DAC_A}(t) und eine Komparator-Schaltung 124, die die gleichen Funktionen wie für den Integrations-Quantisierer 10 beschrieben durchführen. Der Integrations-Quantisierer 100 beinhaltet eine Teilerschaltung 38, die das Eingangstaktsignal 36 empfängt und das Eingangstaktsignal 36 in das Phase-I- und das Phase-II-Schaltersteuersignal 34 teilt. Bei dem Beispiel von 2A steuert die Teilerschaltung 38 die Werte von M und N und daher die Längen von Phase I und Phase II.
Wie beim in 1 abgebildeten Komparator 24 kann der Komparator 124 ein getakteter regenerativer Einzelbit-Komparator sein. Beim Beispiel des Komparators 124 ist ein Signal d(t) eine PWM-Repräsentation des Eingangssignals x(t) und Y_d(m) ist eine Einzelbitsequenz (ein Bitstrom), die x(t) mit einem geformten Quantisierungsrauschen erster Ordnung codiert.
Das Beispiel des Integrations-Quantisierers 100 beinhaltet einen Inverter 110, der die Polarität des Bitstroms Y_d(m) invertiert und den invertierten Bitstrom an die DACs 26A - 26B ausgibt. Die DACs 26A - 26C besitzen Referenzeingaben ±Vref_1 - ±Vref_3, die wie oben beschrieben funktionieren. Bei manchen Beispielen können alle Vref-Werte für die DACs innerhalb von Herstellungs- und Messtoleranzen ungefähr gleich sein. Bei anderen Beispielen können Vref-Werte für jeden DAC unterschiedlich sein.
Das Beispiel von 2A bildet den Integrator 104 ab, der das analoge Signal x(t) an den Schalter 20 ausgibt. Die Eingabe in den Integrator 104 ist die Summe des analogen Signals xp(t) und des Rückkopplungssignals V_{DAC_B}(t), das vom selbstoszillierenden DAC 26B ausgegeben wird. Das Hinzufügen des Integrators 104 erhöht die Ordnung der Rauschformung eines DSM, der den Integrations-Quantisierer 100 beinhaltet.
Diese Architektur kann auf eine beliebige Ordnung erweitert werden. Das Beispiel von 2A bildet ab, dass eine beliebige Anzahl von zusätzlichen Schleifenfilterstufenelementen zwischen dem Integrator 102 und dem Integrator 104 hinzugefügt werden kann. Wie beim Integrator 104 ist die Eingabe des Integrators 102 die Summe des analogen Signals xl(t) und des Rückkopplungssignals V_{DAC_c}(t), das vom selbstoszillierenden DAC 26C ausgegeben wird. Der Integrator 102 gibt das analoge Signal xp(t) an die nächste Stufe aus. Das analoge Signal xl(t) kann die Ausgabe eines Sensors oder ein ähnliches analoges Signal sein.
2B ist ein Schaltbild und Blockdiagramm, das eine beispielhafte Schaltung einschließlich einer Schleifenfilterschaltung und der Integrations-Quantisierer-Schaltung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht. Das Beispiel von 2B erweitert diese Techniken auf eine beliebige Art von Schleifenfilter.
Der Integrations-Quantisierer 100 in 2B arbeitet auf die gleiche Weise wie der in 2A abgebildete Integrations-Quantisierer 100. 2B beinhaltet die gleiche Timing-und-Steuereinheit 30 und die gleichen Taktsignale 32 und 36 wie oben beschrieben. Ein Schleifenfilter 150 empfängt ein Rückkopplungssignal V_DAC(t) vom Ausgang des DAC 26, ähnlich zu den im Beispiel von 2A abgebildeten Integrations-Schleifenfilterstufen. Das Schleifenfilter 150 empfängt die analoge Eingabe xl(t) und gibt das analoge Signal x(t) an den Schalter 20 aus. Der Schalter 20 arbeitet wie oben für die 1 und 2A beschrieben. Das Schleifenfilter 150 kann eine beliebige Art von Schleifenfilter sein, das zur Verwendung in einem ADC geeignet ist. Bei manchen Beispielen kann das Schleifenfilter 150 den Bitstrom Y_d(m) entweder invertiert oder direkt vom Ausgang des Komparators 124 empfangen. Mit anderen Worten kann die Schleifenfiltereingabe den DAC 26 ausschließen.
2C ist ein konzeptuelles Blockdiagramm, das eine Beispielanwendung der Techniken der vorliegenden Offenbarung zum Digitalisieren der Ausgabe eines kapazitiven MEMS-Sensors veranschaulicht. Der in 2C abgebildete Kapazitäts-Digital-Umsetzer (CDC) ist nur eine Beispielanwendung unter vielen für einen Integrations-Quantisierer gemäß einer oder mehreren Techniken der vorliegenden Offenbarung.
Die durch 2C abgebildete Schaltung kann sich zum Digitalisieren der Ausgabe von Sensoren mit kapazitiven mikroelektromechanischen Systemen (MEMS) eignen, wie etwa einem Beschleunigungsmesser, Luftfeuchtigkeits-, Druck- und ähnliche Sensoren. 2C beinhaltet die gleiche Timing-und-Steuereinheit 30 und die gleichen Taktsignale 32 und 36 mit den gleichen Funktionen wie oben beschrieben.
Der CDC 210 kann einen DSM 200, einen Dezimierer 212 und Vorspannkondensatoren Cref 204 und Coff 206 beinhalten. Der CDC 210 kann als eine Eingabe die Ausgabe eines kapazitiven Sensors Cx (202) empfangen und kann ein digitalisiertes Signal Xd, das der Eingabe des kapazitiven Sensors 202 entspricht, ausgeben. Bei dem Beispiel eines relativen MEMS-Luftfeuchtigkeitssensors empfängt der CDC 210 das analoge Eingangssignal vom kapazitiven Sensor Cx, der die relative Luftfeuchtigkeit am Sensorstandort angibt. Der CDC 210 gibt ein digitalisiertes Signal Xd aus, das die relative Luftfeuchtigkeit am Sensorstandort angibt.
Der Dezimierer 212 kann das Taktsignal 36, die Bitstromausgabe Y_d(m) vom DSM 200 und das digitalisierte Ausgangssignal Xd empfangen. Da der DSM 200 eine Überabtastung verwendet, können sich viele der Abtastungen im Bitstrom Y_d(m) wiederholen. Ein Entfernen von Abtastungen kann bedeuten, dass Xd ein einfacheres niederfrequenteres Signal ist, das aber alle im Bitstrom Y_d(m) enthaltenen Informationen behält. Der Dezimierer 212 kann manche Abtastungen entfernen und einen Anteil des Bitstroms Y_d(m) durchlassen, um das digitalisierte Signal Xd zu bilden. Beispielsweise kann der Dezimierer alle bis auf eine in zehn Abtastungen entfernen, was die Ausgangsfrequenz 10-fach verringert, aber möglicherweise keine Informationen verliert.
Der DSM 200 kann eine ADC-Schaltung mit niedriger Leistung und hoher Auflösung sein, die mit einem DSM implementiert ist. Der DSM 200 kann einen selbstoszillierenden Einzelbit-Rückkopplungs-DAC und einen CT-Quantisierer 100 mit Zweiflankenintegration, der den Quantisierungsfehler nach jeder Abtastung als den Startpunkt zum Integrieren der nächsten Abtastung hält, gemäß einer oder mehreren Techniken der vorliegenden Offenbarung beinhalten. Der Integrations-Quantisierer 100 führt die gleiche Funktion wie die in den 1, 2A, 2B und 2D beschriebenen Integrations-Quantisierer-Schaltungen durch. Bei manchen Beispielen kann ein Zweiflankenintegrations-Quantisierer auch als ein Zweiflankenintegrations-Umsetzer bezeichnet werden.
Das Beispiel von 2C implementiert den CDC 210 unter Verwendung des DSM 200, der den Integrations-Quantisierer 100 gemäß einer oder mehreren Techniken der vorliegenden Offenbarung beinhaltet, und kann zu mehreren Vorteilen führen. Der CDC 210 kann eine erhebliche Vereinfachung der digitalen Logik und der Steuerschaltungen beinhalten, aber dennoch die gleiche Auflösung wie andere Implementierungen, die andere Techniken verwenden, beibehalten. Beispielsweise ersetzt der Integrations-Quantisierer 100 im CDC 210 einen N-Bit-Quantisierer, der in einem herkömmlichen Delta-Sigma-Modulator aufgefunden werden kann. Der CDC 210 kann nur einen getakteten Komparator anstatt mehrerer benötigen, wie für einen Flash-ADC benötigt wird. Der CDC 210 benötigt daher möglicherweise weder eine Widerstandsleiter noch einen Mehrbit-DAC und somit benötigt der DSM 200 möglicherweise keine Kalibrations- oder datengewichtete Mittelungsschaltung für den Rückkopplungs-DAC, wie etwa den Einzelbit-DAC 26. Auf diese Weise kann der CDC 210 auf einer verringerten IC-Fläche und mit einem geringeren Leistungsverbrauch im Vergleich zu anderen Lösungen implementiert werden.
2D ist ein Schaltbild und Blockdiagramm des Integrations-Quantisierers, der als ein interpolativer Modulator repräsentiert ist. Ein Integrations-Quantisierer 250 ist äquivalent zum oben beschriebenen Integrations-Quantisierer 100, ist aber im Frequenzbereich repräsentiert.
Der Integrations-Quantisierer 250 kann den Flash-Quantisierer eines standardmäßigen DSM ersetzen. Wie oben angemerkt, behält die Architektur eines Integrations-Quantisierers die Leistungsfähigkeit des klassischen Integrations-Quantisierers, aber vereinfacht die digitale Logik und verringert die Taktfrequenz. Die oben beschriebene Schaltung von 1 verhält sich wie ein zeitdiskreter DSM erster Ordnung. Dieses Verhalten wird auch im Folgenden ausführlicher für 3A beschrieben.
Eine Weise, die Ordnung der Rauschformung in einem DSM zu erhöhen, wie oben für 2A besprochen, kann darin bestehen, einen der Schaltung von 1 vorgeschalteten Integrator einzuschließen. 4 repräsentiert diese Implementierung, bei der ein neuer Integrator in die Kette eingefügt wird. Diese Verbindung zum Integrator 104, wie in 2A dargestellt, wird in einer zeitkontinuierlichen Rückkopplung vorgenommen. Das Hinzufügen des Integrators 104 und des DAC 26B in den Integrations-Quantisierer 100 ergibt ein zusätzliches Merkmal eines Anti-Aliasing-Filters (AAF) in der Signaltransferfunktion (STF).
Das AAF beinhaltet eine Verzögerung und ein analoges Sinc-Filter mit Nullstellen an ganzzahligen Vielfachen der Frequenz f0 = 1/(M*Tclk), wobei M und Tclk die gleichen wie die oben besprochenen Werte sind. Das AAF ist im Zeitbereich durch die Gleichung (1) definiert und kann durch die in (2) ausgedrückte Transferfunktion Hp(s) mit der in (3) ausgedrückten Impulsantwort hp(t) repräsentiert werden, wobei u(t) die Heaviside-Stufenfunktion ist: $V_{2} (n + 1) = \frac{1}{T_{1}} \int_{n \cdot T_{S}}^{n T_{s} + T_{I}} V_{S U M} (τ) \cdot d τ$
$H_{p} (s) = \frac{V_{x} (s)}{V_{2} (s)} = \frac{1 - e^{- T_{I} s}}{T_{I} s} e^{- T_{I I} s}$
$h_{p} (t) = L^{- 1} (H_{p} (s)) = \frac{u (t - T_{I I}) - u (t - T_{S})}{T_{I}}$
Die in 2A repräsentierte Schaltung erster Ordnung stellt den Integrations-Quantisierer 100 dar, der durch einen zusätzlichen Integrator 104 mit Verstärkung K4 und seinen entsprechenden Einzelbit-DAC (26B) ergänzt wird. 2D bildet eine Schaltung ab, die zu dem Teil von 2A äquivalent ist, bei dem der Integrations-Quantisierer 250 durch einen zeitdiskreten DSM 1. Ordnung repräsentiert wird, dem das Filter Hp(s) (260B), wie durch (1) und (2) beschrieben, vorgeschaltet ist. Das Rückkopplungssignal V_{DAC_A}(t) ist in 2A physisch verfügbar, obwohl es keinem Knoten des zeitdiskreten Äquivalents von 2D entspricht. Das Eingangsfilter Hp(s) (260A) ist an den Eingang des Modulators und den Rückkopplungszweig widergespiegelt worden.
Der Ausgang des Integrators 258, der mit dem oben besprochenen Integrator 104 äquivalent ist, ist mit einem Abtaster 256 mit einer Abtastfrequenz fs verbunden. Die Eingabe in den Integrator 258 ist die Summe der Eingangsfilter 206A und 260B. Die Transferfunktion 254 empfängt die Summe der Ausgabe des Abtasters 256 und des Inverters 110A in der Rückkopplungsschleife. Der Ausgang der Transferfunktion 254 ist mit einen N-Bit-Quantisierer 252 verbunden. Der Ausgang des N-Bit-Quantisierers 252 ist der Ausgang der Schaltung 270 und ist außerdem mit dem Eingang des Inverters 110A für die negative Rückkopplungsschleife verbunden.
Die Schaltung 270 von 2D kann sich wie ein zeitdiskreter DSM 2. Ordnung verhalten, dem Hp(s) vorgeschaltet ist. Dieses Verhalten kann durch ein Berechnen der äquivalenten zeitdiskreten Impulsantwort zwischen den Signalen V_{DAC_A}(t) und V'2 (t) von 2D gezeigt werden, unter Annahme einer Nulleingabe Vin. Somit wird der Wert von V'2 (t) zu einer Zeit t = (n+1)Ts durch Folgendes ausgedrückt: $V'_{2} ((n + 1) T_{s}) = - K_{2} g V_{R 1} 2 D [n] T_{C L K} + V'_{2} (n T_{s})$
Durch das Einstellen der Verstärkung des Integrators 258 zu K4 = 1/Ts und das Verwenden des Impulsinvarianzprinzips, für g = (1+N/M) (262), verwirklicht der Modulator eine Rauschformung zweiter Ordnung.
Beim Vergleich eines DSM, der die Schaltung 270d von 2D verwendet, mit einem standardmäßigen DSM mit der gleichen Anzahl von äquivalenten Stufen im Quantisierer, erzielt ein DSM, der die Schaltung 270 verwendet, die gleiche Auflösung. Ein DSM, der die Schaltung 270 verwendet, benötigt jedoch nur einen Komparator anstatt vieler Komparatoren im Flash-Quantisierer und benötigt nur einen SB-DAC, der keine Kalibrations- oder datengewichtete Mittelungsschaltung benötigt, wie bei einem MB-DAC. Ein DSM, der die Schaltung 270 verwendet, kann daher die Vorteile einer verringerten IC-Fläche, einer geringeren Taktfrequenz und eines geringeren Leistungsverbrauchs des Umsetzers bieten. Zusätzlich dazu kann sich ein derartiger DSM für Niederspannungsanwendungen eignen.
Manche zusätzlichen Eigenschaften der Schaltung 270 können beinhalten, dass die Nullstellen des Sinc-Filters Hp(s) (Gleichung 2) verwendet werden können, um ein nicht erwünschtes Außerbandsignal, wie etwa eine Bildfrequenz in einem Empfänger mit niedriger Zwischenfrequenz (IF) abzuschwächen. Um die Auflösung zu erhöhen, kann die Architektur der vorliegenden Offenbarung entweder die Anzahl von Bits des Integrations-Quantisierers erhöhen oder die Ordnung des Schleifenfilters erweitern und daher eine aggressivere Rauschtransferfunktion (NTF) konzipieren. Innerhalb dieser Architektur kann auch ein Design eines Mehrstandard-ADC nur durch digitale Änderungen ohne irgendwelche Kosten einer erhöhten IC-Fläche ermöglicht werden. Beim Vergleichen eines DSM der vorliegenden Offenbarung mit einem herkömmlichen Einzelbit-Modulator mit einem äquivalenten Rauschabstand (SNR) ist der einzige zusätzliche Block der Hochgeschwindigkeitskomparator, wie etwa der Komparator 124, und ein Zähler (z. B. ein Decodierer) für den Ausgangsbitstrom Y_d(m). Die Operationsverstärker gemäß der vorliegenden Offenbarung können jedoch erheblich weniger Bandbreite benötigen, da die Aktivität des PWM-DAC-Signals im Vergleich zum herkömmlichen Einzelbit-Modulator geringer ist. Zusätzlich dazu kann der Effekt des Taktjitters verringert werden, da PWM-DACs zu diesem Effekt toleranter als Einzelbit-DACs mit einem herkömmlichen DSM sind.
Ein DSM gemäß den Techniken der vorliegenden Offenbarung kann auch insofern Vorteile besitzen, dass die Notwendigkeit für eines oder mehrere der folgenden Elemente eliminiert werden kann: digitale Logik für die Rückkopplungssignalerzeugung des Quantisierers mit Zweiflankenintegration, LSB-Korrekturlogik, da N und M unterschiedlich sein können, und Offsetkorrekturlogik, aufgrund von geringerem Lecken im Kondensator des Zweiflanken-Integrators. Andere Vorteile können eine robustere Leistungsfähigkeit gegenüber einem Taktjitter aufgrund des Einzelbit-PWM-Signals für den Rückkopplungs-DAC, wie etwa den DAC 26, beinhalten. Gleichermaßen kann ein DSM gemäß der vorliegenden Offenbarung weniger Verzerrung aufgrund von geringerem Lecken des Integrator-Kondensators vom geringeren Offset sowie eine stabile Rückkopplungsschleife des Integrations-Quantisierers, da es keine Verzögerung aufgrund digitaler Schaltkreise gibt, wie für einen MB-DAC im Rückkopplungspfad benötigt werden würde, aufweisen. Dies ermöglicht auch eine aggressivere NTF, was die Schaltung toleranter gegenüber einer Überschussschleifenverzögerung macht. Schließlich, da N und M unterschiedlich sein können, ohne irgendeinen Nachteil in der Fläche aufgrund komplexer digitaler Schaltkreise, ermöglicht dies daher einen leistungseffizienteren und flexibleren Integrations-Quantisierer.
2E bildet eine Simulation des Frequenzgangs der beispielhaften Schaltung von 2D ab. Die Schaltung 270 von 2D ist mit dem Teil von 2A mit dem Schleifenfilter erster Ordnung des Integrators 104 äquivalent. Beide Schaltungen können einen ähnlichen Frequenzgang aufweisen. 2E bildet einen 40-dB-/Dekaden-Frequenzgang ab, der eine Rauschformung zweiter Ordnung angibt. Daher beinhaltet die Schaltung von 2D ein inhärentes Ansprechverhalten erster Ordnung im Integrations-Quantisierer 250 und ein Hinzufügen des Integrators 258 liefert ein Rauschformungsansprechverhalten zweiter Ordnung. Mit anderen Worten liefert die Schaltung von 2D eine Rauschformung zweiter Ordnung mit der verringerten Komplexität und anderen oben beschriebenen Vorteilen.
3A ist ein Schaltbild und Blockdiagramm eines Integrations-Quantisierers gemäß einer oder mehreren Techniken der vorliegenden Offenbarung unter Zugabe einer Decodierereinheit. Der Integrations-Quantisierer 100 in 3A funktioniert auf die gleiche Weise wie der in den 2A und 2B abgebildete Integrations-Quantisierer 100. 3A beinhaltet die gleiche Timing-und-Steuereinheit 30 und die gleichen Taktsignale 32 und 36 wie oben beschrieben, sowie eine zusätzliche Decodierereinheit 310.
Der Decodierer 310 kann beispielsweise ein Aufwärts-/Abwärtszähler sein. Der Decodierer 310 summiert die Anzahl von Malen, die der Komparator die Polarität während Phase II geändert hat, indem er die Anzahl von Nullliniendurchgängen des Signals v(t) zählt, wie durch das Bitstromsignal Y_d(m) codiert. Auf diese Weise kann der Decodierer 310 eine digitale Zahl speichern, die proportional zur Eingangsspannung des ADC ist.
3B ist ein Chronograph, der den Betrieb einer Integrations-Quantisierer-Schaltung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht. Die für die 3A und 3B beschriebenen Funktionen des Integrations-Quantisierers sind zu den in den 1 - 2D abgebildeten Integrations-Quantisierern 10, 100 und 250 äquivalent. Im Beispiel von 3B besitzen Phase I und Phase II die gleiche Dauer, d. h. M = N. 3B wird hinsichtlich der Komponenten von 3A beschrieben.
Der im Beispiel von 3B abgebildete Betrieb des Integrations-Quantisierers unterscheidet sich von einem klassischen Integrations-Quantisierer, da er in einen Oszillationsmodus eintritt, nachdem die Quantisierung stattgefunden hat. Wie in 3A dargestellt und oben für 1 beschrieben, beträgt die Abtastperiode Ts = 1/fs. Die Schaltung empfängt ein Taktsignal, wie etwa das Taktsignal 36, mit einer Periode Ts = Tclk x (M+N), wobei M und N ganze Zahlen sind. Jede Abtastperiode Ts besitzt daher eine Dauer von M*Tclk + N*Tclk.
Ein Schalter, wie etwa der Schalter 20, ist mit dem analogen Eingangssignal x(t) für N Zyklen des Taktsignals 36 verbunden (Phase I). Der Schalter 20 ist mit dem Rückkopplungssignal V_DAC(t) vom DAC 26 (Phase II) für M Taktzyklen verbunden.
Während Phase I wird das bandbegrenzte Eingangssignal x(t) durch den Integrator 22 integriert, wodurch das Signal v(t) erzeugt wird. Anders als bei klassischen Zweiflanken-Umsetzern, wird der im Integrator gespeicherte Anfangswert nicht null sein, sondern gleich q1[n-1], die verbleibende Spannung nach dem vorangegangenen Umsetzungszyklus. Dies ist im Graphen (a) von 3B dargestellt. Das durch den Quantisierer erfasste diskrete Signal wird die Sequenz xs[n] sein, die aus einer Abtastung von x(t) resultiert, nachdem es in Phase I integriert wird. Diese Integration kann als ein Sinc-Eingangsfilter angesehen werden, das auch in Zweiflanken-ADCs vorhanden ist: $x_{s} [n] = \frac{2}{T_{s}} \cdot \int_{(n - 1) T_{s}}^{n T_{s} - T_{s} /2} x (τ) \cdot d τ$
Ein Sinc-Filter ist ein schnell einklingendes Filter und kann auch als ein sin(x)/x-Filter bezeichnet werden. Die im Graphen (a) dargestellte Ausgabe v(t) des Integrators 22 wird am Ende von Phase I Folgendes betragen: $v (n T_{s} - T_{s} /2) = v (n T_{x}) = q_{1} [n - 1] + x_{s} [n]$
Während Phase II wird der Schalter 20 die abgetastete Ausgabe des Komparators 124 in den Integrator rückkoppeln. Dies ist der Bitstrom Y_d(m), der durch einen Einzelbit-DAC mit Referenzen ±Vref gesendet wird und im Graphen (b) dargestellt ist. Es soll ds[n] das Vorzeichen von v(t) im Übergang zwischen Phase I und II sein. Die Integratorausgabe v(t) wird gemäß ds[n] = ±1 verringert oder erhöht, bis es die Nulllinie in einer Zeit ΔT[n] durchquert. Nachdem es die Nulllinie durchquert hat, wird Y_d(m) jeden Taktzyklus bis zum Ende von Phase II hin- und herschalten, mit einem Endwert von q1[n]. Es soll s[n] die Anzahl von Tclk-Taktzyklen sein, die benötigt werden, damit Y_d(m) zuerst die Nulllinie in Phase II durchquert, dann ist: $\begin{matrix} Δ T [n] = \frac{T_{s}}{2 V_{r e f}} \cdot d [n] \cdot (x_{s} [n] + q_{1} [n - 1]), & s [n] = f l o o r (\frac{Δ T [n]}{T_{c l k}}) + 1 \end{matrix}$
Die Ausgabe y1[n] des Integrations-Quantisierers folgt der Gleichung (8): $y_{1} [n] = \sum_{m = (2 n - 1) N}^{2 n N} y_{d} [m] = d_{s} [n] \cdot (s [n] - \frac{1}{2} (1 + {(- 1)}^{N - s [n]}))$
Der Decodierer 310 berechnet das Signal y1[n], indem er die Abtastungen von Y_d(m) in Phase II (7) aufsummiert. Der Endwert des Integrators bei t = nTs ist q1[n], der Fehlerrestbetrag für die nächste Abtastung: $q_{1} [n] = V_{r e f} N^{- 1} \cdot (d [n] \cdot s [n] - y_{1} [n]) + v (n T_{s} - (N - s [n]) \cdot T_{c l k})$
Durch ein Kombinieren von (7), (8) und (9) und Vornehmen der Z-Transformation kann geschlussfolgert werden, dass y1[n] xs[n] mit einem geformten Fehler q1[n] erster Ordnung codiert: $Y_{1} (z) = X_{s} (z) - (1 - z^{- 1}) \cdot Q_{1} (z)$
Die obigen 2D und 2E beschreiben auch dieses Verhalten.
3C ist ein Chronograph, der den Betrieb einer Integrations-Quantisierer-Schaltung veranschaulicht, bei dem Phase II länger als Phase I ist. Im Beispiel von 3C beinhaltet die Abtastperiode T_s das Phase-1-Schaltersteuersignal λ1 und das Phase-II-Schaltersteuersignal λ2, wobei N > M.
In bisherigen Beispielen von Quantisierern mit Zweiflankenintegration, war die zum Laden und zum Entladen des Kondensators verwendete Zeit gleich (N = M), wie etwa in der vorstehenden 3B. Der Integrations-Quantisierer 100 der vorliegenden Offenbarung weist insofern einen Vorteil auf, dass ein Auswählen, dass N größer als M ist, nicht mehr Komplexität zu einer digitalen Steuerung hinzufügt, wie für bestehende Quantisierer benötigt werden würde.
3C stellt ein Zeitdiagramm der Spannungsentwicklung v(t) am Ausgang des Zweiflanken-Integrators 22 gemäß den Techniken der vorliegenden Offenbarung dar. Das Beispiel von 3C bildet die Zeit zum Laden des Kondensators des Integrators 22 als verringert (Phase I/TI) und eine Zunahme in der zum Entladen (Phase II/TII) des Kondensators verwendeten Zeit ab. Da die Auflösung des Quantisierers proportional zu der zum Entladen des Kondensators verwendeten Zeit (TII) ist, kann dieser Ansatz die Auflösung erhöhen, aber die gleiche Abtastzeit (Ts = M*Tclk + N*Tclk) beibehalten. Dies ist eine effiziente Weise zum Erhöhen der Auflösung des Quantisierers, ohne die Taktfrequenz zu erhöhen. Siehe auch 5 für ein Beispiel eines Kondensators an einem Integrator.
Wenn die in 3A dargestellte Schaltersteuerung 34 das Phase-Eins-Schaltersteuersignal λ1 ist, dann gibt der Schalter 20 ein analoges Eingangssignal x(t) an den Integrator 22 aus. Der Integrations-Quantisierer 100 integriert als Reaktion darauf das analoge Eingangssignal x(t) für M Taktperioden. Wenn die Schaltersteuerung 34 das Phase-Zwei-Schaltersteuersignal λ2 ist, gibt der Schalter 20 das Rückkopplungssignal V_DAC(t) vom DAC 26 aus. Der Integrations-Quantisierer 100 integriert als Reaktion darauf das Rückkopplungssignal für N Taktperioden. Eine längere Phase II (TII) gibt dem Signal mehr Zeit, zu oszillieren, und ergibt daher mehr Bits in der decodierten Ausgabe. Während Phase I ändert sich die Ausgabe v(t) des Integrators 22 gemäß der Amplitude des analogen Eingangssignals Vamp zur Abtastzeit. Die Steigung von v(t) ist Vamp/(Rin *C), wobei Rin ein Eingangswiderstand (in 3A nicht dargestellt) ist und C die Kapazität des oben besprochenen Integrators 22 ist.
Zusätzlich dazu weisen Zweiflankenintegrations-Quantisierer eine inhärente Robustheit auf, die in diesem Ansatz beibehalten wird. In der beispielhaften Architektur von 3A ist die Auflösung proportional zur Zeit: N*Tclk. Der feste Strom des DAC ist: $I_{D A C} = \frac{V_{a m p (v o l l e r U m f a n g)}}{R_{i n}} \cdot \frac{T_{I}}{T_{I I}}$
Gleichung (11) zeigt, dass der in der Entladephase verwendete konstante Strom nicht vom Kondensatorwert abhängt. Darüber hinaus hängt er vom Verhältnis zwischen TI und TII und nicht vom absoluten Wert der Entladezeit TII ab. Diese Tatsache macht den Quantisierer sehr flexibel und robust. Der Ausdruck robust in der vorliegenden Offenbarung bedeutet, dass die Schaltung weniger von einer Komponentenvariabilität und Betriebsbedingungen, wie etwa Änderungen in der Temperatur, abhängt.
4 ist ein Timing-Diagramm, das einen beispielhaften Betrieb einer Integrations-Quantisierer-Schaltung, bei der Phase I kürzer als Phase II ist, gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht. Ähnlich zur obigen 3C ist Phase II im Beispiel von 4 länger als Phase I und daher ist N > M. Bei manchen Beispielen kann Phase II zweimal so lang wie Phase I sein.
Das Beispiel von 4 veranschaulicht eine Ausgabe v(t) (402) eines Integrators, wie etwa des Integrators 22 oder des in 5 dargestellten OA2. Der Graph 404 bildet das Lade- und Entlade-Phasensignal ab, das dem Schaltersteuersignal 34 gleichen kann.
Die beispielhafte Integratorausgabe v(t) (402) ist derart abgebildet, dass eine Integration für einen Abtastzyklus am Ende des vorherigen Abtastzyklus beginnt. Beispielsweise bildet 406A sowohl den Endpunkt q[n-1] des vorherigen Zyklus als auch den Startpunkt der ersten Abtastperiode ab. Gleichermaßen bildet 406B den Endpunkt q[n] der ersten Abtastperiode und den Anfang der zweiten Abtastperiode q[n+1] ab. Die dritte Abtastperiode startet bei q[n+1] (406B) und endet bei q[n+2] (406C). 4 bildet die verbleibenden Abtastperioden auf eine ähnliche Art und Weise ab.
Nachdem die Integratorausgabe v(t) die Nulllinie während Phase II durchquert, beginnt das Signal zu oszillieren, wie oben beschrieben. Im Beispiel von 4 ist 408A der Punkt, an dem v(t) die Nulllinie für die erste Abtastperiode durchquert. Nach diesem Punkt beginnt v(t), bis zum Ende von Phase II zu oszillieren. Gleichermaßen stellen die Punkte 408B und 408C den Nulllinienkreuzungspunkt und wo v(t) beginnt, während Phase II zu oszillieren, für die zweite und die dritte Abtastperiode dar. Wie oben beschrieben, ermöglicht die längere Phase II mehr Zeit, damit v(t) die Nulllinie durchquert, und mehr Taktperioden zum Oszillieren. Diese längere Phase II kann die Auflösung der Integrations-Quantisierer-Schaltung erhöhen.
5 ist ein Schaltbild, das eine mögliche beispielhafte Implementierung einer Integrations-Quantisierer-Schaltung zweiter Ordnung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung veranschaulicht. Die Schaltung von 5 ist der Integrations-Quantisierer-Schaltung 270 zweiter Ordnung von 2D und dem Teil zweiter Ordnung der in 2A abgebildeten Schaltung, wie oben beschrieben, äquivalent.
Die Schaltung von 5 beinhaltet Operationsverstärker OA1 und OA2, die als Integratoren konfiguriert sind, einen Schalter 20A, einen Komparator 24A, einen Inverter 110A, einen DAC1, einen DAC2 und eine Teilerschaltung 38A. Der Schalter 20A, der DAC1, der DAC2, der Komparator 24A, der Inverter 110A und die Teilerschaltung 38A führen alle die gleichen Funktionen wie ähnliche oben in den 1 - 2C beschriebene Schaltungselemente durch. Der DAC1 ist äquivalent zum DAC 26A und der DAC2 ist äquivalent zum DAC 26B. VR1 ist äquivalent zu Vref_1 und VR2 ist äquivalent zu Vref_2.
Der nichtinvertierende Eingang von OA2 ist über den Widerstand R2-1 mit dem Ausgang mit ausgewählter Spannung (Vsel) des Schalters 20A verbunden. Vsel hängt von der Position des Schalters 20A ab, wie oben beschrieben. Während Phase 1 ist Vsel das integrierte analoge Eingangssignal vom OA1. Während Phase 2 ist Vsel das Rückkopplungssignal vom DAC1. OA2 ist als ein differenzieller Integrations-Verstärker mit R2-2 verbunden, der den Schalter 20A mit dem nichtinvertierenden Eingang des OA1 verbindet. C2-2 verbindet den nichtinvertierenden Eingang des OA2 mit dem positiven Ausgang des OA2 sowie dem positiven Eingang des Komparators 24A. C2-1 verbindet den nichtinvertierenden Eingang des OA2 mit dem negativen Ausgang des OA2 sowie dem negativen Eingang des Komparators 24A.
Der Komparator 24A empfängt ein Taktsignal fclk und gibt Y_d(m) an den Inverter 110A aus. Der Inverter 110A gibt -Y_d(m) an die Eingänge des DAC1 und des DAC2 aus. Sowohl der positive als auch der negative Ausgang des DAC1 sind mit dem Schalter 20A verbunden.
Der negative Ausgang des DAC2 ist mit dem nichtinvertierenden Eingang des OA1 verbunden, während der positive Ausgang des DAC2 mit dem invertierenden Eingang des OA1 verbunden ist. Der OA1 empfängt ein analoges Eingangssignal Vin durch die Widerstände R1-1 und R1-2. Der Widerstand R1-1 ist mit dem nichtinvertierenden Eingang des OA1 verbunden, während der Widerstand R1-2 mit dem invertierenden Eingang des OA1 verbunden ist. Der Kondensator C1-1 verbindet den nichtinvertierenden Eingang des OA1 mit dem negativen Ausgang des OA1. Der Kondensator C1-2 verbindet den invertierenden Eingang des OA1 mit dem positiven Ausgang des OA1. Der OA1 gibt ein integriertes analoges Signal V2 an den Schalter 20A aus. Das analoge Signal V2 ist äquivalent zum oben für die 2A - 2B beschriebenen analogen Signal x(t).
Die durch 5 abgebildete beispielhafte Schaltungsstufenimplementierung des Integrations-Quantisierers kann die folgenden Vorteile beinhalten. Der Integrations-Quantisierer tritt selbst in einen Oszillationsmodus ein, wodurch eine Rauschformung ohne eine Notwendigkeit einer komplexen digitalen Logik bereitgestellt wird. Eine weniger komplexe digitale Logik kann weniger Fläche auf einer IC und einen geringeren Stromverbrauch ermöglichen. Der Oszillationsbetriebsmodus des Integrations-Quantisierers lockert das Problem bezüglich des Leckstroms in C2-2, da Integrations-Kondensatoren nicht den Quantisierungsfehler speichern müssen. Außerdem lockert der Oszillationsbetriebsmodus des Integrations-Quantisierers Komparatordesignspezifikationen aufgrund der mehreren Durchquerungen während Phase II, da der Offset des Komparators 24A einen geringeren Einfluss besitzt.
Zusätzliche Vorteile der Schaltung von 5 können beinhalten, dass die Implementierung des Integrations-Quantisierers zu einer Einzelbit-Struktur vereinfacht ist. Eine Einzelbit-Struktur besitzt möglicherweise keine Notwendigkeit für Berechnungslogik und kann eine geringere Schaltaktivität aufweisen, was zu einem geringeren Leistungsverbrauch führen kann. Der vereinfachte Integrations-Einzelbit-Quantisierer kann immer noch die äquivalente Leistungsfähigkeit eines komplexen Mehrbit-Quantisierers erzielen. Ein wie oben beschriebenes Taktungsschema zusammen mit unausgeglichenen Lade-/Entladephasen kann eine Zunahme in der Quantisierer-Auflösung ermöglichen, aber die gleiche Abtastzeit beibehalten. Das Taktungsschema kann daher die höhere Auflösung ohne eine Erhöhung der Geschwindigkeit und des Leistungsverbrauchs ermöglichen.
Bei anderen Beispielen könnten andere Ansätze als Integratoren gewählt werden, um eine hohe Auflösung in der Ausgabe zu erhalten. Eine Systemlinearität ist wünschenswert, wenn ein Integrator in dieser Art von Anwendung ausgewählt wird. Aktive RC-Integratoren können die gewünschte Linearität zusammen mit einem niedrigen Leistungsverbrauch bereitstellen. Andere Kriterien für eine Integratorauswahl können einen Kompromiss zwischen thermischem Rauschen und Strom durch den Integrator beinhalten. Die Auswahl von R1-1 und R2-2 kann vom maximalen Wert der erlaubten thermischen Rauschleistung abhängen, gemäß der folgenden Gleichung: $P_{T h N} = 4 \cdot K \cdot T \cdot R \cdot B W$
Andere Berücksichtigungen für die Werte von R und C können Anpassen der Schaltung an eine gewünschte Abtastfrequenz (fs) sowie ein Ermöglichen der Schaltung, in vollem Umfang zur Versorgungsspannung (VDD) zu arbeiten, beinhalten. Ein Arbeiten in vollem Umfang kann die maximale Auflösung ermöglichen, während eine Sättigung vermieden wird.
6 ist ein Flussdiagramm, das den Betrieb einer Integrations-Quantisierer-Schaltung gemäß einer oder mehreren Techniken der vorliegenden Offenbarung abbildet. Der in 6 abgebildete Betrieb des Integrations-Quantisierers wird in Bezug auf 1 beschrieben.
Eine Integrations-Quantisierer-Schaltung, wie etwa der Integrations-Quantisierer 10, kann ein analoges Signal x(t) an einem ersten Eingang empfangen (90). Das analoge Signal x(t) kann ein beliebiges zu digitalisierendes Signal sein, wie etwa die Ausgabe eines MEMS-Sensors, wie in 2C abgebildet. Das analoge Signal x(t) ist eine Eingabe in den Schalter 20.
An einem zweiten Eingang kann der Integrations-Quantisierer 10 eine Takteingabe mit einer Taktperiode Tclk, wie etwa das Taktsignal 36, empfangen (92). Im Beispiel von 1 empfängt der Integrations-Quantisierer 10 das Taktsignal 36 mit Periode Tclk und ein separates Schaltersteuersignal 34 mit Periode Ts. Bei anderen Beispielen, wie etwa den 2A - 2B, kann die Integrations-Quantisierer-Schaltung ein einziges Taktsignal mit Periode Tclk empfangen und eine Teilerschaltung, wie etwa die Teilerschaltung 38, beinhalten.
Entweder eine Komponente der Integrations-Quantisierer-Schaltung, wie etwa die Teilerschaltung 38, oder eine externe Komponente, wie etwa die Timing-und-Steuereinheit 30, kann eine Abtastperiode bestimmen (94). Die Abtastperiode Ts ist die Taktperiode Tclk multipliziert mit der Summe der Länge von Phase I und Phase II. Mit anderen Worten ist die Abtastperiode die Taktperiode multipliziert mit M + N, wobei M die Anzahl von Taktzyklen in Phase I ist und N die Anzahl von Taktzyklen in Phase II ist.
Als Reaktion auf ein Phase-I-Schaltersteuersignal kann der Integrations-Quantisierer 10 das analoge Signal x(t) für die Dauer der Phase I integrieren (96). Wie oben beschrieben, führt dies zu xs[n], was als der Mittelwert von x(t) während der Phase I der Abtastperiode n angesehen werden kann. Beispielsweise ist xs[1] der Mittelwert von x(t) für die Abtastperiode 1, während xs[2] der Mittelwert von x(t) für die Abtastperiode 2 ist. Wie oben für das Beispiel in 4 beschrieben, ist der Anfangswert für die Integration der Endwert für die vorherige Abtastperiode, anders als bei einem klassischen Quantisierer mit Zweiflankenintegration. Dies ist der Quantisierungsfehler nach jeder Abtastung, der als der Startpunkt zum Integrieren der nächsten Abtastung verwendet wird.
Als Reaktion auf das Empfangen eines Phase-II-Schaltersteuersignals kann der Integrations-Quantisierer 10 das Rückkopplungssignal V_DAC(t) während der Phase II integrieren (98). Das Rückkopplungssignal V_DAC(t) ist die Ausgabe des selbstoszillierenden DAC 26. Der Integrations-Quantisierer gemäß den Techniken der vorliegenden Offenbarung unterscheidet sich auch von einem klassischen Integrations-Quantisierer, indem er in einen Oszillationsmodus eintritt, nachdem eine Quantisierung stattgefunden hat, aufgrund des selbstoszillierenden Einzelbit-DAC im Rückkopplungspfad. Durch das Halten des Quantisierungsfehlers als ein Startpunkt für die nächste Abtastperiode und das Verwenden eines selbstoszillierenden DAC kann ein Integrations-Quantisierer gemäß den Techniken der vorliegenden Offenbarung die Leistungsfähigkeit eines Mehrbit-Quantisierers, wie etwa eines Flash-ADC, erreichen, aber mit einer vereinfachten Integrationskomplexität einer Einzelbit-Lösung. Beispielsweise in einem Delta-Sigma-Modulator (DSM) implementiert, können die vereinfachte Schaltung und die Notwendigkeit für eine Steuerschaltung mit niedriger Komplexität eine geringere Fläche auf einer integrierten Schaltung erfordern, die Kosten verringern und weniger Leistung verbrauchen.
Beispiel 1 Ein Verfahren, das Folgendes umfasst: Empfangen eines analogen Signals an einem ersten Eingang einer Integrations-Quantisierer-Schaltung; Empfangen eines Taktsignals an einem zweiten Eingang der Integrations-Quantisierer-Schaltung, wobei das Taktsignal eine Taktperiode definiert; Bestimmen einer Abtastperiode, wobei die Abtastperiode die Taktperiode multipliziert mit einer Summe N + M ist, wobei N und M ganze Zahlen sind; als Reaktion auf ein Empfangen eines Phase-Eins-Schaltersteuersignals, Integrieren, durch die Integrations-Quantisierer-Schaltung des analogen Signals über M Taktperioden; und als Reaktion auf ein Empfangen eines Phase-Zwei-Schaltersteuersignals, Integrieren, durch die Integrations-Quantisierer-Schaltung eines Rückkopplungssignals über N Taktperioden, wobei das Rückkopplungssignal eine Ausgabe eines selbstoszillierenden Digital-Analog-Umsetzers (DAC) umfasst.
Beispiel 2 Das Verfahren von Beispiel 1, wobei ein Integrationsendwert für einen ersten Abtastzyklus einer Vielzahl von Abtastzyklen ein Integrationsanfangswert für den nächsten Abtastzyklus der Vielzahl von Abtastzyklen ist.
Beispiel 3 Das Verfahren von einem beliebigen der Beispiele 1 - 2 oder Kombinationen davon, wobei eine Rückkopplungseingabe in den selbstoszillierenden DAC eine Ausgabe mit invertierter Polarität eines Komparators umfasst und wobei der Komparator ein getakteter regenerativer Einzelbit-Komparator ist, wobei das Verfahren ferner Folgendes umfasst: als Reaktion auf ein Empfangen eines Phase-Eins-Signals, Empfangen, durch den Komparator, des integrierten analogen Signals; und als Reaktion auf ein Empfangen eines Phase-Zwei-Signals, Empfangen, durch den Komparator, des integrierten Rückkopplungssignals.
Beispiel 4 Das Verfahren von einem beliebigen der Beispiele 1 - 3 oder Kombinationen davon, wobei der selbstoszillierende DAC ein Einzelbit-DAC ist und wobei das Rückkopplungssignal vom DAC eine Schleife eines Delta-Sigma-Modulators (DSM) schließt.
Beispiel 5 Das Verfahren von einem beliebigen der Beispiele 1 - 4 oder Kombinationen davon, wobei das analoge Signal ein erstes analoges Signal ist und der selbstoszillierende DAC ein erster selbstoszillierender DAC ist, wobei das Verfahren ferner Folgendes umfasst: Empfangen eines zweiten analogen Signals an einem dritten Eingang der Integrations-Quantisierer-Schaltung; Summieren des zweiten analogen Signals mit einer Ausgabe eines zweiten selbstoszillierenden DAC, wobei der zweite selbstoszillierende DAC die Ausgabe mit invertierter Polarität des Komparators empfängt und eine zweite Referenzspannung empfängt; und Integrieren der Summe der zweiten analogen Eingabe und der Ausgabe des zweiten selbstoszillierenden DAC, wobei das integrierte analoge Signal an den Komparator die integrierte Summe der zweiten analogen Eingabe und der Ausgabe des zweiten selbstoszillierenden DAC umfasst.
Beispiel 6 Das Verfahren von einem beliebigen der Beispiele 1 - 5 oder Kombinationen davon, wobei die erste Referenzspannung näherungsweise gleich der zweiten Referenzspannung ist, insbesondere im Bereich ± 10% oder ± 5% gleich ist.
Beispiel 7 Das Verfahren von einem beliebigen der Beispiele 1 - 6 oder Kombinationen davon, wobei N gleich M ist.
Beispiel 8 Das Verfahren von einem beliebigen der Beispiele 1 - 7 oder Kombinationen davon, wobei das analoge Signal eine Ausgabe eines kapazitiven Sensors ist.
Beispiel 9 Das Verfahren von einem beliebigen der Beispiele 1 - 8 oder Kombinationen davon, wobei eine Komponente des Integrations-Quantisierers die Abtastperiode bestimmt.
Beispiel 10 Eine Integrations-Quantisierer-Schaltung, die Folgendes umfasst: einen Integrator; eine getaktete Komparator-Schaltung, wobei die getaktete Komparator-Schaltung eingerichtet ist, eine Takteingabe und ein Integrator-Ausgangssignal des Integrators zu empfangen; einen Digital-Analog-Umsetzer (DAC), wobei der DAC eingerichtet ist, ein Bitstromsignal von der getakteten Komparator-Schaltung zu empfangen; und einen Schalter, wobei der Schalter eingerichtet ist, als Reaktion auf ein Phase-Eins-Schaltersteuersignal, der Schalter ein analoges Eingangssignal an den Integrator auszugeben; und, als Reaktion auf ein Phase-Zwei-Schaltersteuersignal, der Schalter ein Rückkopplungssignal vom DAC an den Integrator auszugeben.
Beispiel 11 Die Integrations-Quantisierer-Schaltung von Beispiel 10, wobei die getaktete Komparator-Schaltung ein getakteter regenerativer Einzelbit-Komparator ist.
Beispiel 12 Die Integrations-Quantisierer-Schaltung von einem beliebigen der Beispiele 10 - 11 oder Kombinationen davon, wobei der DAC ein selbstoszillierender DAC ist.
Beispiel 13 Die Integrations-Quantisierer-Schaltung von einem beliebigen der Beispiele 10 - 12 oder Kombinationen davon, wobei das Rückkopplungssignal vom DAC ein Signal mit negativer Polarität im Vergleich zum Bitstromsignal von der getakteten Komparator-Schaltung umfasst und das Rückkopplungssignal vom DAC eine Schleife eines Delta-Sigma-Modulators (DSM) schließt.
Beispiel 14 Die Integrations-Quantisierer-Schaltung von einem beliebigen der Beispiele 10 - 13 oder Kombinationen davon, wobei der Schalter eingerichtet ist, das Phase-Zwei-Schaltersteuersignal doppelt so lange zu empfangen, wie das Phase-Eins-Schaltersteuersignal.
Beispiel 15 Die Integrations-Quantisierer-Schaltung von einem beliebigen der Beispiele 10 - 14 oder Kombinationen davon, wobei der Integrator ein erster Integrator ist, das analoge Eingangssignal ein erstes analoges Eingangssignal ist und der DAC ein erster DAC ist, wobei die Schaltung ferner Folgendes umfasst: einen zweiten DAC, wobei der zweite DAC eingerichtet ist, das Bitstromsignal von der getakteten Komparator-Schaltung zu empfangen; einen zweiten Integrator, wobei der zweite Integrator eingerichtet ist: das erste analoge Eingangssignal an den Schalter auszugeben, und ein Eingangssignal, das die Summe eines zweiten analogen Eingangssignals und eines DAC-Ausgangssignals vom zweiten DAC umfasst, zu empfangen.
Beispiel 16 Die Integrations-Quantisierer-Schaltung von einem beliebigen der Beispiele 10 - 15 oder Kombinationen davon, wobei das analoge Eingangssignal ein erstes analoges Eingangssignal ist, die Schaltung ferner eine Schleifenfilter-Schaltung umfasst, wobei die Schleifenfilter-Schaltung eingerichtet ist, das erste analoge Eingangssignal an den Schalter auszugeben, und ein zweites analoges Eingangssignal und ein DAC-Ausgangssignal von dem DAC zu empfangen.
Beispiel 17 Ein System, das Folgendes umfasst: einen Prozessor, wobei der Prozessor eingerichtet ist, ein Timing-Signal auszugeben; einen Sensor, wobei der Sensor eingerichtet ist, ein analoges Signal auszugeben; und eine Integrations-Quantisierer-Schaltung, wobei die Integrations-Quantisierer-Schaltung eingerichtet ist, das analoge Signal vom Sensor an einem ersten Eingangselement und das Timing-Signal an einem zweiten Eingangselement zu empfangen, wobei die Integrations-Quantisierer-Schaltung Folgendes umfasst: einen Integrator, wobei der Integrator eingerichtet ist, ein Integrator-Ausgangssignal auszugeben; eine getaktete Komparator-Schaltung, wobei die getaktete Komparator-Schaltung eingerichtet ist, das Timing-Signal von dem zweiten Eingangselement und das Integrator-Ausgangssignal zu empfangen; einen Digital-Analog-Umsetzer (DAC), wobei der DAC eingerichtet ist, ein Bitstromsignal von der getakteten Komparator-Schaltung zu empfangen; und einen Schalter, wobei der Schalter eingerichtet ist, das analoge Signal von dem ersten Eingangselement an einem ersten Schaltereingangsanschluss ein Rückkopplungssignal von dem DAC an einem zweiten Schaltereingangsanschluss und einem dritten Schaltereingangsanschluss zu empfangen, der Schalter eingerichtet ist, ein Phase-Eins-Schaltersteuersignal und ein Phase-Zwei-Schaltersteuersignal zu empfangen, der Schalter eingerichtet ist, als Reaktion auf das Phase-Eins-Schaltersteuersignal das analoge Signal an den Integrator auszugeben und der Schalter eingerichtet ist, als Reaktion auf das Phase-Zwei-Schaltersteuersignal das Rückkopplungssignal von dem DAC an den Integrator auszugeben.
Beispiel 18 Das System von Beispiel 17, wobei der DAC ein selbstoszillierender Einzelbit-DAC ist und das Rückkopplungssignal vom DAC ein Signal mit negativer Polarität im Vergleich zum Bitstromsignal von der getakteten Komparator-Schaltung umfasst.
Beispiel 19 Das System von einem beliebigen der Beispiele 17 - 18 oder Kombinationen davon, wobei die Integrations-Quantisierer-Schaltung ein zeitkontinuierlicher (CT) Zweiflankenintegrations-Quantisierer ist, der eingerichtet ist, einen Quantisierungsfehler nach einer ersten Abtastung als einen Startpunkt zum Integrieren der nächsten Abtastung zu halten.
Beispiel 20 Das System von einem beliebigen der Beispiele 17 - 19 oder Kombinationen davon, das ferner einen Delta-Sigma-Modulator (DSM) umfasst, wobei das Rückkopplungssignal vom DAC eine Schleife des Delta-Sigma-Modulators schließt.
Es wurden verschiedene Beispiele der Offenbarung beschrieben. Diese und andere Beispiele befinden sich innerhalb des Schutzumfangs der folgenden Ansprüche.

Claims

Verfahren, das Folgendes umfasst: Empfangen eines analogen Signals an einem ersten Eingang einer Integrations-Quantisierer-Schaltung; Empfangen eines Taktsignals an einem zweiten Eingang der Integrations-Quantisierer-Schaltung, wobei das Taktsignal eine Taktperiode definiert; Bestimmen einer Abtastperiode, wobei die Abtastperiode die Taktperiode multipliziert mit einer Summe N + M ist, wobei N und M ganze Zahlen sind; als Reaktion auf ein Empfangen eines Phase-Eins-Schaltersteuersignals, Integrieren, durch die Integrations-Quantisierer-Schaltung, des analogen Signals über M Taktperioden; und als Reaktion auf ein Empfangen eines Phase-Zwei-Schaltersteuersignals, Integrieren, durch die Integrations-Quantisierer-Schaltung, eines Rückkopplungssignals über N Taktperioden, wobei das Rückkopplungssignal eine Ausgabe eines selbstoszillierenden Digital-Analog-Umsetzers umfasst.
Verfahren nach Anspruch 1, wobei ein Integrationsendwert für einen ersten Abtastzyklus einer Vielzahl von Abtastzyklen ein Integrationsanfangswert für den nächsten Abtastzyklus der Vielzahl von Abtastzyklen ist.
Verfahren nach Anspruch 1 oder 2, wobei eine Rückkopplungseingabe in den selbstoszillierenden Digital-Analog-Umsetzer eine Ausgabe mit invertierter Polarität eines Komparators umfasst und wobei der Komparator ein getakteter regenerativer Einzelbit-Komparator ist, wobei das Verfahren ferner Folgendes umfasst: als Reaktion auf ein Empfangen eines Phase-Eins-Signals, Empfangen, durch den Komparator, des integrierten analogen Signals; und als Reaktion auf ein Empfangen eines Phase-Zwei-Signals, Empfangen, durch den Komparator, des integrierten Rückkopplungssignals.
Verfahren nach Anspruch 3, wobei der selbstoszillierende Digital-Analog-Umsetzer ein Einzelbit-Digital-Analog-Umsetzer ist und wobei das Rückkopplungssignal vom Digital-Analog-Umsetzer eine Schleife eines Delta-Sigma-Modulators schließt.
Verfahren nach Anspruch 4, wobei das analoge Signal ein erstes analoges Signal ist und der selbstoszillierende Digital-Analog-Umsetzer ein erster selbstoszillierender Digital-Analog-Umsetzer ist, wobei das Verfahren ferner Folgendes umfasst: Empfangen eines zweiten analogen Signals an einem dritten Eingang der Integrations-Quantisierer-Schaltung; Summieren des zweiten analogen Signals mit einer Ausgabe eines zweiten selbstoszillierenden Digital-Analog-Umsetzer, wobei der zweite selbstoszillierende Digital-Analog-Umsetzer: die Ausgabe mit invertierter Polarität des Komparators empfängt und eine zweite Referenzspannung empfängt; und Integrieren der Summe der zweiten analogen Eingabe und der Ausgabe des zweiten selbstoszillierenden Digital-Analog-Umsetzers, wobei das integrierte analoge Signal an den Komparator die integrierte Summe der zweiten analogen Eingabe und der Ausgabe des zweiten selbstoszillierenden Digital-Analog-Umsetzers umfasst.
Verfahren nach Anspruch 5, wobei die erste Referenzspannung näherungsweise gleich der zweiten Referenzspannung ist, insbesondere im Bereich ± 10% oder ± 5% gleich ist.
Verfahren nach einem der Ansprüche 1-6, wobei N gleich M ist.
Verfahren nach einem der Ansprüche 1-7, wobei das analoge Signal eine Ausgabe eines kapazitiven Sensors ist.
Verfahren nach einem der Ansprüche 1-8, wobei eine Komponente des Integrations-Quantisierers die Abtastperiode bestimmt.
Integrations-Quantisierer-Schaltung, die Folgendes umfasst: einen Integrator; eine getaktete Komparator-Schaltung, wobei die getaktete Komparator-Schaltung eingerichtet ist, eine Takteingabe und ein Integrator-Ausgangssignal des Integrators zu empfangen; einen Digital-Analog-Umsetzer, wobei der Digital-Analog-Umsetzer eingerichtet ist, ein Bitstromsignal von der getakteten Komparator-Schaltung zu empfangen; und einen Schalter, wobei der Schalter eingerichtet ist: als Reaktion auf ein Phase-Eins-Schaltersteuersignal, der Schalter ein analoges Eingangssignal an den Integrator auszugeben; und als Reaktion auf ein Phase-Zwei-Schaltersteuersignal, der Schalter ein Rückkopplungssignal vom Digital-Analog-Umsetzer an den Integrator auszugeben.
Integrations-Quantisierer-Schaltung nach Anspruch 10, wobei die getaktete Komparator-Schaltung ein getakteter regenerativer Einzelbit-Komparator ist.
Integrations-Quantisierer-Schaltung nach Anspruch 10 oder 11, wobei der Digital-Analog-Umsetzer ein selbstoszillierender Digital-Analog-Umsetzer ist.
Integrations-Quantisierer-Schaltung nach einem der Ansprüche 10-12, wobei das Rückkopplungssignal vom Digital-Analog-Umsetzer ein Signal mit negativer Polarität im Vergleich zum Bitstromsignal von der getakteten Komparator-Schaltung umfasst und das Rückkopplungssignal vom Digital-Analog-Umsetzer eine Schleife eines Delta-Sigma-Modulators schließt.
Integrations-Quantisierer-Schaltung nach einem der Ansprüche 10-13, wobei der Schalter eingerichtet ist, das Phase-Zwei-Schaltersteuersignal doppelt so lange zu empfangen, wie das Phase-Eins-Schaltersteuersignal.
Integrations-Quantisierer-Schaltung nach einem der Ansprüche 10-14, wobei der Integrator ein erster Integrator ist, das analoge Eingangssignal ein erstes analoges Eingangssignal ist und der Digital-Analog-Umsetzer ein erster Digital-Analog-Umsetzer ist, wobei die Schaltung ferner Folgendes umfasst: einen zweiten Digital-Analog-Umsetzer, wobei der zweite Digital-Analog-Umsetzer eingerichtet ist, das Bitstromsignal von der getakteten Komparator-Schaltung zu empfangen; einen zweiten Integrator, wobei der zweite Integrator eingerichtet ist: das erste analoge Eingangssignal an den Schalter auszugeben, und ein Eingangssignal, das die Summe eines zweiten analogen Eingangssignals und eines Digital-Analog-Umsetzer-Ausgangssignals vom zweiten Digital-Analog-Umsetzer umfasst, zu empfangen.
Integrations-Quantisierer-Schaltung nach einem der Ansprüche 10-15, wobei das analoge Eingangssignal ein erstes analoges Eingangssignal ist, die Schaltung ferner eine Schleifenfilter-Schaltung umfasst, wobei die Schleifenfilter-Schaltung eingerichtet ist: das erste analoge Eingangssignal an den Schalter auszugeben, und ein zweites analoges Eingangssignal und ein Digital-Analog-Umsetzer-Ausgangssignal von dem Digital-Analog-Umsetzer zu empfangen.
System, das Folgendes umfasst: einen Prozessor, wobei der Prozessor eingerichtet ist, ein Timing-Signal auszugeben; einen Sensor, wobei der Sensor eingerichtet ist, ein analoges Signal auszugeben; und eine Integrations-Quantisierer-Schaltung, wobei die Integrations-Quantisierer-Schaltung eingerichtet ist, das analoge Signal vom Sensor an einem ersten Eingangselement und das Timing-Signal an einem zweiten Eingangselement zu empfangen, wobei die Integrations-Quantisierer-Schaltung Folgendes umfasst: einen Integrator, wobei der Integrator eingerichtet ist, ein Integrator-Ausgangssignal auszugeben; eine getaktete Komparator-Schaltung, wobei die getaktete Komparator-Schaltung eingerichtet ist, das Timing-Signal von dem zweiten Eingangselement und das Integrator-Ausgangssignal zu empfangen; einen Digital-Analog-Umsetzer, wobei der Digital-Analog-Umsetzer eingerichtet ist, ein Bitstromsignal von der getakteten Komparator-Schaltung zu empfangen; und einen Schalter, wobei: der Schalter eingerichtet ist, das analoge Signal von dem ersten Eingangselement an einem ersten Schaltereingangsanschluss ein Rückkopplungssignal von dem Digital-Analog-Umsetzer an einem zweiten Schaltereingangsanschluss und einem dritten Schaltereingangsanschluss zu empfangen, der Schalter eingerichtet ist, ein Phase-Eins-Schaltersteuersignal und ein Phase-Zwei-Schaltersteuersignal zu empfangen, der Schalter eingerichtet ist, als Reaktion auf das Phase-Eins-Schaltersteuersignal das analoge Signal an den Integrator auszugeben und der Schalter eingerichtet ist als Reaktion auf das Phase-Zwei-Schaltersteuersignal das Rückkopplungssignal von dem Digital-Analog-Umsetzer an den Integrator auszugeben.
System nach Anspruch 17, wobei der Digital-Analog-Umsetzer ein selbstoszillierender Einzelbit- Digital-Analog-Umsetzer ist und das Rückkopplungssignal vom Digital-Analog-Umsetzer ein Signal mit negativer Polarität im Vergleich zum Bitstromsignal von der getakteten Komparator-Schaltung umfasst.
System nach Anspruch 17 oder 18, wobei die Integrations-Quantisierer-Schaltung ein zeitkontinuierlicher Zweiflankenintegrations-Quantisierer ist, der eingerichtet ist, einen Quantisierungsfehler nach einer ersten Abtastung als einen Startpunkt zum Integrieren der nächsten Abtastung zu halten.
System nach einem der Ansprüche 17-19, das ferner einen Delta-Sigma-Modulator umfasst, wobei das Rückkopplungssignal vom Digital-Analog-Umsetzer eine Schleife des Delta-Sigma-Modulators schließt.