KR20100023834A - Ａｄｃ 해상도보다 적은 ｄａｃ 해상도를 갖는 시그마-델타 변조기 - Google Patents

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Abstract

시그마-델타 변조기는 감소된 길이의 출력 워드를 제공하고, 최소한의 부가적인 내부 처리를 요구하며, 호스트 시그마-델타 변조기의 차수보다 큰 유효 잡음 전달 함수에 의해 절단 에러를 성형하면서 양자화기보다 적은 해상도를 갖는 피드백 디지털-아날로그 변환기를 제공한다.
시그마-델타 변조기, 절단 에러, 유효 잡음 전달 함수, 양자화기, 디지털-아날로그 변환기

Description

ＡＤＣ 해상도보다 적은 ＤＡＣ 해상도를 갖는 시그마-델타 변조기{SIGMA-DELTA MODULATOR WITH DAC RESOLUTION LESS THAN ADC RESOLUTION}
발명의 배경
1. 발명의 분야
본 발명은 시그마-델타 변조기들에 관한 것이고, 특히 피드백 디지털-아날로그 변환기 (DAC: digital-to-analog converter) 의 해상도가 변조기 루프에서 사용되는 아날로그-디지털 변환기 (ADC: analog-to-digital converter) 의 해상도보다 적은 시그마-델타 변조기들에 관한 것이다.
2. 종래 기술
시그마-델타 아날로그-디지털 변조기들은 종종 양자화 잡음의 성형 (필터링) 을 제공하기 위해 시그마-델타 ADC 또는 시그마-델타 DAC 에 이용된다. 시그마-델타 변조기의 차수가 증가함에 따라, 양자화 잡음은 주파수 대역에서 변환되는 신호로부터 더 밀어진다. 따라서, 시그마-델타 ADC 및 DAC 뿐만 아니라 그들과 연관된 변조기들은 고 정밀 애플리케이션에 광범위하게 이용되었다.
주요 설계 문제는 단일 비트 또는 멀티 비트 양자화기와, 멀티 비트 양자화기의 경우, 사용될 비트 수 사이의 선택이다. 단일 비트의 경우, 양자화기는 바이너리이고, 자신의 2 개의 출력 레벨들 사이의 보간 (interpolation) 은 선형 응답을 제공한다. 따라서, 단일 비트 구조들은 정밀한 아날로그 회로 요소들을 요구함 없이 고 해상도를 제공하기 때문에 종종 이용된다.
그러나, 시그마-델타 변조기의 해상도가 오버샘플링 비율과 변조기의 차수에 의존하므로, 상대적으로 큰 신호 대역폭을 갖는 고 신호-대-잡음 비율 (SNR: signal-to-noise ratio) 을 획득하는 것은 보다 높은 차수의 변조기들의 안정성이 잡음 전달 함수 (NTF: noise transfer function) 에서의 이득 인자를 요하고, 고 SNR, 예를 들어, 90dB 넘어 캐스케이딩된 구조들에 대한 기본 회로 블록의 설계 시 매칭이 중요하기 때문에 문제이다.
단일 비트 변조기는 또한 다수의 설계 요건을 갖는다. 신호 및 양자화 잡음 모두가 적분기들의 출력 스윙 (swing) 에 기여하기 때문에, 큰 양자화 단계는 연산 증폭기들의 출력 전압의 큰 스윙을 야기한다. 이것은 전원 전압에 비례하여 작은 기준 전압을 이용할 것을 요구한다.
멀티 비트 양자화기는 SNR 을 증가 (즉, 각각의 부가적인 비트에 대해 약 6dB 의 SNR 의 개선) 시킨다. 또한, 멀티 비트 변조기를 이용하는 것은 기준 전압의 제약이나 슬루 레이트 (slew rate) 사양을 요구하는 것과 같은 단일 비트 구현에 대한 한정을 감소시키나, 고유 선형성 (intrinsic linearity) 의 중요한 특성을 제공하지 않는다. 잡음 성형 요소들의 선형성이 DAC 의 선형성에 의존하기 때문에, 잘 매칭된 구성요소들을 이용하여 요구된 선형성을 갖는 DAC 를 제공하는 것이 필요하다. 일반적으로, 이러한 집적된 구성요소들의 매칭은 고 해상도 (예를 들어, 10-12 비트 초과) 에 적합하지 않다. 또한, 멀티 비트 구조의 경우, 다운스트림 디지털 필터의 입력은 첫 번째 데시메이션 (decimation) 전에 복잡 한 처리를 요하는 고속, 멀티 비트 신호이다. 또한, 멀티 비트 DAC 는 고 해상도의 양자화된 신호 y 1 및 저 해상도의 (절단된) 신호 y 2 에 필요한 충분한 선형성을 가지고 초고밀도 집적 회로 (VLSI: very large scale integration) 환경에서 제조되는 것이 매우 어렵다.
도 1 를 참조하면, 시그마-델타 변조기의 내부 DAC 에서의 레벨 또는 비트 수를 감소시키는 것은 양자화된 신호 y 1 및 절단된 신호 y 2 의 포스트-처리의 형태로 구현되었다. 선형 모델에 의해 표현되는 이러한 구현에서, 고전적 2 차 시그마-델타 변조기 (10) 는 가산 회로들 (12a, 12b), 적분기 (14a, 14b), (양자화 에러 ε Q 를 갖는) 고 해상도 (즉, 멀티 비트) 양자화기 (16), (절단 에러 ε T 를 갖는) 절단 회로 (18) 및 피드백 DAC (20) 를 포함한다. 포스트-프로세서 (22) 는 양자화된 신호 y 1 및 절단된 신호 y 2 를 처리한다.
양자된 신호 y 1 의 절단은 절단 에러 ε T 를 가산하고, 보다 낮은 해상도의 출력 신호 y 2 를 제공한다. 이들 신호들 y 1, y 2 는 다음과 같이 표현될 수 있다:
Figure 112009073299485-PCT00001
절단된 신호 y 2 는 가산 회로들 (12a, 12b) 에 다시 공급된다. 따라서, 이 신호는 다음과 같이 표현될 수 있다 (여기서 STF 는 신호 전달 함수이고, NTF 는 잡음 전달 함수이다.):
Figure 112009073299485-PCT00002
양자화기 (16) 에 대한 아날로그 입력 신호 p 는 다음과 같이 표현될 수 있다:
Figure 112009073299485-PCT00003
식 (3) 에 식 (4) 를 대입하면, 절단된 신호 y 2 는 다음과 같이 표현될 수 있다:
Figure 112009073299485-PCT00004
이것을 재정리하면 다음과 같은 식을 생성한다:
Figure 112009073299485-PCT00005
따라서, 신호 처리가 보다 큰 절단 에러 ε T 대신 양자화 에러 ε Q 의 성형을 획득하도록 요구되는 것이 이해될 수 있다. 그러나, 이러한 기술과 연관된 문제는 요구된 포스트 처리 (22) 가 양자화된 신호 y 1 및 절단된 신호 y 2 모두를 처리하는 데 필요하기 때문에 현저하게 보다 큰 비트 수를 이용하여 행해져야 한다는 것이다.
절단 에러를 성형하는 디지털 시그마-델타 변조기를 통해 디지털 피드백 신호가 절단되는 다른 구현들이 제안되었다. 그러나, 결과적인 에러는 변조기의 입력에서 주입되기 때문에, 자신의 성형은 아날로그 변조기의 차수보다 높은 차수 이어야 한다. 또한, 변조기의 출력에서의 비트 수 (참조로서 본 명세서에 포함되는 개시물, 예를 들어, 미국 특허 제 6,980,144 호를 참조) 는 양자화기의 해상도에 대응하고, 데시메이션에 이용되는 디지털 필터의 첫 번째 스테이지는 긴 입력 워드로 연산하기 때문에 복잡하다. 절단에 이용되는 시그마 델타 변조기의 차수는 대응하는 에러가 양자화기의 입력에서 주입되기 때문에 변조기의 차수보다 높아야 한다. 그러므로, 2 차 변조기의 경우, 절단은 제로 지연을 갖도록 부가적인 요청을 갖는 적어도 3 차 방식 (third order scheme) 에 의해 행해져야 한다. 이러한 문제는 아날로그 영역에서 절단 에러의 효과의 취소에 의해 한정된다 (예를 들어, 미국 특허 제 6,967,608 호, 참조로서 본 명세서에 포함되는 개시물을 참조). (예를 들어, 미국 특허 제 6,980,144 호 및 미국 특허 제 6,967,608 호에 개시되는 바와 같은) 이들 기술들을 조합하는 것은 적절한 성형과 취소 메커니즘에서 이용되는 아날로그 및 디지털 변환 함수들 사이의 미스매치를 밝히는 것을 보장하기 위하여 여전히 적어도 차수 2 이어야 하더라도, 절단 발생기에서의 보다 낮은 차수의 사용을 가능하게 한다.
발명의 개요
본 발명에 따르면, 시그마-델타 변조기는 감소된 길이의 출력 워드를 제공하고, 최소한의 부가적인 내부 처리를 요구하며, 호스트 시그마-델타 변조기의 차수보다 큰 유효 잡음 전달 함수에 의해 절단 에러를 성형하면서 양자화기보다 적은 해상도를 갖는 피드백 디지털-아날로그 변환기를 제공한다.
본 발명의 일 실시형태에 따르면, 시그마-델타 변조기는:
아날로그 입력 신호를 전달하는 입력 전극;
하나 이상의 디지털 출력 신호들을 전달하는 하나 이상의 출력 전극들;
하나 이상의 가산 회로들로서, 첫 번째 가산 회로는 상기 입력 전극에 커플링되어 상기 아날로그 입력 신호 및 하나 이상의 아날로그 피드백 신호들 중 하나의 아날로그 피드백 신호를 수신하고 하나 이상의 합산 신호 (summation signal) 들 중 첫 번째 합산 신호를 제공하고, 상기 하나 이상의 가산 회로들 중 각각의 나머지 가산 회로는 하나 이상의 적분 신호들 중 각각의 업스트림 적분 신호와 상기 하나 이상의 아날로그 피드백 신호들 중 각각의 부가적인 아날로그 피드백 신호를 수신하고 상기 하나 이상의 합산 신호들 중 각각의 부가적인 합산 신호를 제공하는 것인, 상기 하나 이상의 가산 회로들;
하나 이상의 적분 회로들로서, 첫 번째 적분 회로는 상기 첫 번째 가산 회로에 커플링되어 상기 하나 이상의 합산 신호들 중 상기 첫 번째 합산 신호를 수신하고 상기 하나 이상의 적분 신호들 중 첫 번째 적분 신호를 제공하고, 마지막 적분 회로는 상기 하나 이상의 가산 회로들 중 마지막 가산 회로에 커플링되어 상기 하나 이상의 합산 신호들 중 마지막 합산 신호를 수신하고 상기 하나 이상의 적분 신호들 중 마지막 적분 신호를 제공하는, 상기 하나 이상의 적분 회로들;
상기 마지막 적분 회로에 커플링되고 N 비트 디지털 신호를 제공함으로써 상기 하나 이상의 적분 신호들 중 상기 마지막 적분 신호에 응답하는 아날로그-디지털 변환기 (ADC: analog-to-digital converter) 회로부 (circuitry);
상기 ADC 회로부와 상기 하나 이상의 출력 전극들 사이에 커플링되고 M 비트 디지털 신호를 포함한 상기 하나 이상의 디지털 출력 신호들을 제공함으로써 상기 N (N>M) 비트 디지털 신호에 응답하는 절단 회로부; 및
상기 하나 이상의 출력 전극들과 상기 하나 이상의 가산 회로들 각각 사이에 커플링되어 상기 하나 이상의 디지털 출력 신호들 중 적어도 하나를 수신하고 상기 하나 이상의 아날로그 피드백 신호들을 제공하는 디지털-아날로그 변환기 (DAC: digital-to-analog converter) 회로부를 포함한다.
본 발명의 또다른 실시형태에 따르면, 시그마-델타 변조기는:
하나 이상의 가산 수단들로서, 첫 번째 가산 수단은 아날로그 입력 신호와 하나 이상의 아날로그 피드백 신호들 중 하나의 아날로그 피드백 신호를 가산하여 하나 이상의 합산 신호 (summation signal) 들 중 첫 번째 합산 신호를 제공하기 위한 것이고, 마지막 가산 수단은 상기 하나 이상의 합산 신호들 중 마지막 합산 신호를 제공하기 위한 것이며, 상기 하나 이상의 가산 수단들 중 각각의 나머지 가산 수단은 하나 이상의 적분 신호들 중 각각의 업스트림 적분 신호와 상기 하나 이상의 아날로그 피드백 신호들 중 또다른 아날로그 피드백 신호를 가산하여 상기 하나 이상의 합산 신호들 중 각각의 부가적인 합산 신호를 제공하기 위한 것인, 상기 하나 이상의 가산 수단들;
하나 이상의 적분 수단들로서, 첫 번째 적분 수단은 상기 하나 이상의 합산 신호들 중 상기 첫 번째 합산 신호를 적분하여 상기 하나 이상의 적분 신호들 중 첫 번째 적분 신호를 제공하기 위한 것이고, 마지막 적분 수단은 상기 하나 이상의 합산 신호들 중 마지막 합산 신호를 적분하여 상기 하나 이상의 적분 신호들 중 마 지막 적분 신호를 제공하기 위한 것인, 상기 하나 이상의 적분 수단들;
상기 하나 이상의 적분 신호들 중 상기 마지막 적분 신호를 N 비트 디지털 신호로 변환하기 위한 아날로그-디지털 변환기 (ADC: analog-to-digital converter) 수단;
N 비트 디지털 신호를 절단하여 M (N >M) 비트 디지털 신호를 포함한 하나 이상의 디지털 출력 신호들을 제공하기 위한 절단 수단; 및
상기 하나 이상의 디지털 출력 신호들 중 적어도 하나를 상기 하나 이상의 아날로그 피드백 신호들로 변환하기 위한 디지털-아날로그 변환기 (DAC: digital-to-analog converter) 수단을 포함한다.
도면의 간단한 설명
도 1 은 종래의 DAC 해상도 감소 기술을 이용한 2 차 시그마-델타 변조기의 기능 블록도이다.
도 2 는 종래의 2 차 시그마-델타 변조기의 기능 블록도이다.
도 3A 는 본 발명의 일 실시형태에 따른 DAC 해상도 감소 기술을 이용한 기능 블록도이다.
도 3B 는 본 발명의 또다른 실시형태에 따른 DAC 해상도 감소 기술을 이용한 기능 블록도이다.
도 4 는 도 3A 의 절단 회로용 절단 필터의 하나의 예시적인 실시형태의 기능 블록도이다.
도 5A 는 도 3A 의 절단 회로의 하나의 예시적인 실시형태의 기능 블록도이 다.
도 5B 는 도 5A 의 비트 분할기 (bit splitter) 회로의 하나의 예시적인 실시형태의 기능 블록도이다.
상세한 설명
다음의 상세한 설명은 첨부된 도면을 참조하여 본 발명의 예시적인 실시형태들에 대한 것이다. 이러한 설명은 서술적으로 의도되고, 본 발명의 범위에 대해서 한정적이지 않도록 의도된다. 이러한 실시형태들은 당업자로 하여금 본 발명을 실시하게 하도록 충분히 상세히 기술되고, 다른 실시형태들이 본 발명의 사상 및 범위로부터 벗어남 없이 일부 변형과 함께 실시될 수도 있음이 이해될 것이다.
본 개시물의 전반에 걸쳐, 문맥과 반대로 명백히 언급되지 않는 한, 기술되는 바와 같은 개별 회로 소자들이 단수 또는 복수일 수도 있음이 이해될 것이다. 예를 들어, "회로 (circuit)" 및 "회로부 (circuitry)" 란 용어들은 능동 및/또는 수동 중 하나이고, 기술된 기능을 제공하도록 접속되거나 또는 다르게 (예를 들어, 하나 이상의 집적 회로 칩들로서) 함께 커플링되는 단일 구성요소 또는 복수의 구성요소들 중 어느 하나를 포함할 수도 있다. 또한, "신호" 란 용어는 하나 이상의 전류, 하나 이상의 전압 또는 데이터 신호를 지칭할 수도 있다. 도면 내에서, 동일 또는 관련 요소들은 동일 또는 관련 문자식, 숫자식 또는 문자 숫자식 지정자 (designator) 들을 가질 것이다. 또한, 본 발명이 (바람직하게 하나 이상의 집적 회로 칩들의 형태로) 이산 전자 회로를 이용한 구현들의 맥락에서 언 급되었지만, 이러한 회로부의 임의의 부분의 기능들은 대안적으로 처리될 신호 주파들 또는 데이터 레이트들에 따라서 하나 이상의 적절하게 프로그램된 프로세스들을 이용하여 구현될 수도 있다.
도 2 를 참조하면, 종래의 2 차 시그마-델타 변조기 (20) 에서는, 자신의 연산을 기술하는 일반적인 식들이 다음과 같다:
Figure 112009073299485-PCT00006
N 비트 양자화기 (16) 의 경우, 자신의 출력 신호 y 의 워드 길이는 N 비트이고, N 비트 양자화에 의해 야기된 양자화 에러 ε Q 를 가산한다. 출력 신호 y 가 N 비트에서 M 비트로 감소되는 경우, 이것은 변조기 (20) 가 M 비트 양자화기를 이용한 경우와 같이 N 비트에서 M 비트로 해상도를 감소시키는 절단 연산에 의해 절단 잡음 ε T 의 형태로 부가적인 잡음의 주입에 상응한다.
도 3A 를 참조하면, 본 발명에 따르면, 필터링 함수 H T 에 따라 절단 에러 ε T 를 처리함으로써 보다 높은 N 비트 양자화의 이익을 유지하도록 의도되고, 그 때문에 종래의 절단 에러 ε T 보다 처리된 절단 에러 ε T*H T 를 도입한다. 절단된 출력 신호 y' 은 M 비트의 보다 짧은 워드 길이를 갖고, 이러한 변조기 (30a) 의 연산은 다음과 같이 표현될 수 있다:
Figure 112009073299485-PCT00007
(예를 들어, 원하는 바와 같이 지연들을 갖거나 갖지 않는) 다수의 적분기의 유형들이 본 발명에 따라 이용될 수 있기 때문에 z 의 개별 함수들로서 필터 변환 함수들 (H1, H2) 은 여기서 구체적으로 특정되지 않는다. 그럼에도 불구하고, 당업자에게는 식 (10) 이 식 (9) 로부터 유도된다는 것이 쉽게 이해될 것이다.
이들 식으로부터, 절단 에러 ε T 가 양자화 에러 ε Q 와 동일한 변환 함수에 의해 성형되나 필터링 함수 H1 에 의해 필터링되는 것으로 이해될 것이다. 적당한 고역 통과 구성요소로 절단 에러 ε T 를 필터링하는 것은 식 (10) 에 의해 도시된 바와 같이 변조기가 이미 변조기의 차수와 동일한 성형을 제공하기 때문에 충분하다. 여분의 성형의 차수는 사용되는 특정 절단 레벨에 의존한다.
도 3A 의 변조기 (30a) 가 첫 번째 가산기 (12a) 와 마지막 가산기 (12b), 및 첫 번째 적분기 (14a) 와 마지막 적분기 (14b) 를 구비한 2 차인 것으로서 도시되나, 당업자에게는 1 차 변조기도 본 발명에 따라 구현될 수 있음이 쉽게 이해될 것이다. 이러한 시그마-델타 변조기는 하나의 가산기 (결국 첫 번째 가산기와 마지막 가산기 모두) 와 하나의 적분기 (결국 첫 번째 적분기와 마지막 적분기 모두) 를 포함할 것이다.
도 3A 의 변조기 (30a) 에서, 절단된 출력 신호 y' 의 모든 M 비트들은 가산기들 (12a, 12b) 의 각각에 대해 동일한 피드백 신호로서 변환되고 제공되는 것으 로서 도시된다. 그러나, 도 3B 를 참조하면, 당업자에게는 부가적인 출력 절단 회로 (118b) 가 가산기들 중 개별 가산기에서 가산하기 위해 대응하는 피드백 DAC 에 의해 변환되는 상이한 양자화 비트 수로 다수 절단된 출력 신호들을 제공하도록 이용될 수 있음이 쉽게 이해될 것이다. 예를 들어, 도 3B 의 2 차 변조기 (30b) 에서는 첫 번째 출력 절단 회로 (118a) 가 M1 양자화 비트들을 갖는 절단된 출력 신호 y'1 을 제공하나, 두 번째 출력 절단 회로 (118b) 가 M2 양자화 비트들을 갖는 두 번째 절단된 출력 신호 y'2 를 제공하며, 각각의 출력 신호는 각각 가산기들 (12a 및 12b) 에서 가산하기 위해 자신의 대응하는 피드백 DAC (20a, 20b) 에 의해 변환된다. 결국, 첫 번째 출력 절단 회로 (118a) 에서 주입된 절단 에러 ε T1*H T1 은 변조기의 차수와 동일한 차수로 성형되나, 두 번째 출력 절단 회로 (118b) 에서 주입된 절단 에러 ε T2*H T2 는 보다 낮은 차수에 의해 성형된다.
도 4 를 참조하면, 절단 에러 ε T 는 디지털 영역에서의 신호이기 때문에, 필터링 함수 H A (44) 로 필터링하고, 필터링된 결과 (45) 를 양자화된 신호 y 와 가산하고, 그 결과 (43a) 를 절단 에러 ε T 와 더 가산하여 절단된 출력 신호 y' 를 생성함으로써 처리될 수 있다.
이것은 출력 신호 y' 이 다음과 같이 표현될 수 있는 검사에 의해 이해될 수 있다:
Figure 112009073299485-PCT00008
절단 에러 필터링 함수 H A 에 대해 이것을 풀면 다음을 생성한다:
Figure 112009073299485-PCT00009
예시적인 방식으로, 여분의 2 차 성형을 제공하는 것이 요구되는 경우, 절단 에러 필터링 함수 H T 는 다음과 같이 표현될 수 있다:
Figure 112009073299485-PCT00010
결국, 내부 필터링 함수 H A 는:
Figure 112009073299485-PCT00011
일 것이다.
본 실시예로부터 인식되어야 하는 바와 같이, 필터링의 다른 구현들은 z=1 의 z-평면에서 부가적인 제로들의 도입을 포함하여 절단 에러 ε T 를 처리하기 위해 이용될 수 있다. 부가적으로, 제로들은 시그마-델타 변조기에서 이용되는 연산 증폭기의 동적 범위를 최적화하기 위해 z-평면의 다른 점들에서 도입될 수 있다. 예를 들어, z=1 에서의 제로 및 나이퀴스트 주파수 (Nyquist frequency) 보다 적은 (예를 들어, 나이퀴스트 주파수의 2/3) 주파수에서 2 개의 복소 공액 제로들을 가지는 것이 바람직할 수도 있다. 결국, 절단 에러 필터 함수 H T 는 다음과 같이 표현될 수 있다:
Figure 112009073299485-PCT00012
따라서, 피드백 필터링 함수 H A 는 단순 지연 -z-3 이 된다.
도 5A 를 참조하면, 절단 스테이지의 하나의 예시적인 실시형태 (118a) 는 도시되는 바와 같이 실질적으로 상호접속되는, (공지 기술에 따라 구현될 수 있는) 비트 분할기 회로 (52), 내부 필터링 함수 (44) 및 합산 회로부 (42) 를 포함한다. 양자화기 (16) 로부터 양자화된 신호 y 는 수신되고, 필터링된 절단 에러 ε T 와 가산되며, 비트 분할기 회로 (52) 에 의해 분할된다. (N-M) 비트 절단 에러 ε T 는 N 비트 양자화기 신호와 가산하기 위해 필터 회로 (44) (예를 들어, 상술한 바와 같이 단순 지연 -z-3) 에 의해 필터링된다.
도 5B 를 참조하면, 도 5A 의 비트 분할기 회로 (52) 의 하나의 예시적인 실시형태는 도시되는 바와 같이 실질적으로 상호접속되는 절단 회로 (52a) 와 가산기 (52b) 를 포함한다. M 비트 절단된 출력 신호 y' 은 N 비트 입력 신호 (43) 와 차동적으로 가산되어 절단 에러 ε T 를 생성한다.
앞선 논의에 기초하여, 본 발명에 따른 DAC 해상도 감소 기술에 의해 다수의 상당한 이익이 제공되는 것으로 인식될 것이다. 하나의 이익은 출력 신호 y' 의 워드 길이의 감소이며, 이것은 (감소된 피드백 워드 길이에 의해) 내부 피드백 DAC 를 단순화시키고, 뿐만 아니라 다운스트림을 더 처리한다 (데시메이션 필터의 첫 번째 스테이지를 단순화시킨다). 두 번째 이익은 절단 에러 필터링 함수 H A 의 형태로 최소한의 부가적인 처리이다. 세 번째 이익은 호스트 시그마-델타 변조기의 차수에 대한 절단 필터링 함수 H A 의 차수에 의해 증가된 차수를 갖는 잡음 전달 함수에 의한 절단 에러 ε T 의 성형이며, 그 때문에 제거되지 않는다면 에러에 대한 취소의 필요를 최소화한다. (예를 들어, 2 차 시그마-델타 변조기와 k 차 절단 에러 필터링 함수 H A 를 이용하여, 절단 에러 ε T 는 2+k 차수를 갖는 잡음 전달 함수에 의해 성형된다.) 이 마지막 이익은 동일하게 절단된 출력 신호 y' 이 도 3A 의 회로부 내로 다시 공급될 때 완전히 실현되나, 다르게 절단된 출력 신호들 y'1 , y'2 가 도 3 의 회로부 내로 다시 공급될 때, 두 번째 절단된 출력 신호 y'2 는 보다 낮은 차수의 성형을 경험하게 될 것이다.
보다 구체적으로, 본 발명에 따르면, 또한 변조기의 차수보다 높은 차수일 것인 디지털 절단을 요구하는 (예를 들어, 2 차 변조기가 적어도 3 차의 디지털 절단을 요구할 것인) 종래 기술 (예를 들어, 미국 특허 제 6,980,144 호 참조) 과 다르게, 최소한의 변조기는 1 차이면 된다. 사실, 본 발명에 따르면, 제로 (즉, z=0) 이외의 다른 주파수에서 부가적인 제로들은 예를 들어, 신호 대역 밖의 잡음을 더 감소시키기 위하여 원하는 바와 같이 도입될 수 있다.
또한, 3 차 이상의 변조기 설계는 종종 회로 안정성의 문제를 일으키고, 일반적으로 보다 낮은 차수의 디지털 절단과 매칭된다 (예를 들어, 미국 특허 제 6,967,608 호 참조). 예를 들어, 2 차 변조기와 2 차 절단의 경우, 양자화 에러 및 절단 에러는 동일한 함수를 가지고 성형되고 유사한 가중치들을 갖는 출력으로 나타난다. 양자화보다 높은 절단 에러의 경우, SNR 은 절단 에러에 의해 지 배되어, 출력이 보다 낮은 비트 수를 가지는 것으로 나타날 수 있는 결과가 된다.
종래 기술들은 첫 번째 아날로그 적분기 후에 절단 에러의 효과를 추정함으로써 2 보다 높은 차수와 제로 지연을 갖는 디지털 변조기들을 이용하는 것을 회피하고, 두 번째 적분기의 입력에 첫 번째 아날로그 적분기를 통과한 절단 에러를 취소하기 위한 DAC 에 의해 변환된 디지털 신호를 주입하기 위해 노력하였다. 이러한 기술은 첫 번째 아날로그 적분기의 변환 함수의 추정이 정확한 경우 성공적일 수 있다. 이러한 설계는 다수의 절단된 비트들을 가지고 상당히 안정적일 수 있으나, 보다 적게 절단된 비트들을 갖는 경우 불안정하게 되는 경향이 있다. 또한, 다양한 캐패시터들 중에서의 미스매치와, 첫 번째 적분기의 변환 함수가 이상적인 z-1/(1-z-1) 또는 1/(1-z-1) 과 상이하게 만드는 연산 증폭기의 유한 이득 또는 슬루 레이트에 의해 제한이 존재하며, 이러한 차이는 취소의 효과를 감소시키는 경향이 있다. 이와 달리, 위에서 언급된 바와 같이, 본 발명에 따른 변조기는 여전히 절단 에러 필터로부터의 이익을 얻으면서, 즉 k 차 절단 에러 필터와 함께 2 차 변조기에 대해 k+2 차 디지털 성형이 되면서 보다 낮은 차수의 (예를 들어, 2 차) 변조기가 이용될 수 있기 때문에 안정성 문제에 의해 영향을 받지 않는다.
당업자에게는 본 발명의 연산의 구조 및 방법에서 다양한 다른 변형들 및 수정들이 본 발명의 범위 및 사상을 벗어남 없이 명백할 것이다. 본 발명이 구체적으로 바람직한 실시형태들과 관련하여 기술되었지만, 청구되는 바와 같은 본 발명은 이러한 구체적 실시형태들에 불필요하게 한정되지 말아야 할 것임이 이해될 것이다. 다음의 청구범위는 본 발명의 범위를 정의하고, 이들 청구범위 및 그들의 균등물의 범위 내의 구조들 및 방법들이 그것에 의해 미치는 것으로 의도된다.

Claims (7)

  1. 시그마-델타 변조기를 포함한 장치로서,
    아날로그 입력 신호를 전달하는 입력 전극;
    하나 이상의 디지털 출력 신호들을 전달하는 하나 이상의 출력 전극들;
    하나 이상의 가산 회로들로서, 첫 번째 가산 회로는 상기 입력 전극에 커플링되어 상기 아날로그 입력 신호 및 하나 이상의 아날로그 피드백 신호들 중 하나의 아날로그 피드백 신호를 수신하고 하나 이상의 합산 신호 (summation signal) 들 중 첫 번째 합산 신호를 제공하고, 상기 하나 이상의 가산 회로들 중 각각의 나머지 가산 회로는 하나 이상의 적분 신호들 중 각각의 업스트림 적분 신호와 상기 하나 이상의 아날로그 피드백 신호들 중 각각의 부가적인 아날로그 피드백 신호를 수신하고 상기 하나 이상의 합산 신호들 중 각각의 부가적인 합산 신호를 제공하는, 상기 하나 이상의 가산 회로들;
    하나 이상의 적분 회로들로서, 첫 번째 적분 회로는 상기 첫 번째 가산 회로에 커플링되어 상기 하나 이상의 합산 신호들 중 상기 첫 번째 합산 신호를 수신하고 상기 하나 이상의 적분 신호들 중 첫 번째 적분 신호를 제공하고, 마지막 적분 회로는 상기 하나 이상의 가산 회로들 중 마지막 가산 회로에 커플링되어 상기 하나 이상의 합산 신호들 중 마지막 합산 신호를 수신하고 상기 하나 이상의 적분 신호들 중 마지막 적분 신호를 제공하는, 상기 하나 이상의 적분 회로들;
    상기 마지막 적분 회로에 커플링되고 N 비트 디지털 신호를 제공함으로써 상 기 하나 이상의 적분 신호들 중 상기 마지막 적분 신호에 응답하는 아날로그-디지털 변환기 (ADC: analog-to-digital converter) 회로부 (circuitry);
    상기 ADC 회로부와 상기 하나 이상의 출력 전극들 사이에 커플링되고 M 비트 디지털 신호를 포함한 상기 하나 이상의 디지털 출력 신호들을 제공함으로써 상기 N (N>M) 비트 디지털 신호에 응답하는 절단 회로부; 및
    상기 하나 이상의 출력 전극들과 상기 하나 이상의 가산 회로들 각각 사이에 커플링되어 상기 하나 이상의 디지털 출력 신호들 중 적어도 하나를 수신하고 상기 하나 이상의 아날로그 피드백 신호들을 제공하는 디지털-아날로그 변환기 (DAC: digital-to-analog converter) 회로부를 포함하는, 시그마-델타 변조기를 포함한 장치.
  2. 제 1 항에 있어서,
    상기 시그마-델타 변조기는 F 차 시그마-델타 변조기를 포함하고,
    상기 절단 회로부는 E (F>E) 차 필터 회로부를 포함하는, 시그마-델타 변조기를 포함한 장치.
  3. 제 1 항에 있어서,
    상기 하나 이상의 가산 회로들은 복수의 F-가산 회로 (F adder circuit) 들을 포함하고,
    상기 하나 이상의 적분 회로들은 복수의 F-적분 회로 (F integrator circuit) 들을 포함하고,
    상기 절단 회로부들은 E (F>E) 차 필터 회로부를 포함하는, 시그마-델타 변조기를 포함한 장치.
  4. 제 1 항에 있어서,
    상기 절단 회로부는,
    또다른 N 비트 디지털 신호를 제공함으로써 상기 N 비트 디지털 신호와 필터링된 신호에 응답하는 가산 회로부;
    적어도 상기 M 비트 디지털 신호와 절단 에러 신호를 제공함으로써 상기 또다른 N 비트 디지털 신호에 응답하는 비트 분할 (splitting) 회로부; 및
    상기 비트 분할 회로부에 커플링되고 상기 필터링된 신호를 제공함으로써 상기 절단 에러 신호에 응답하는 필터 회로부를 포함하는, 시그마-델타 변조기를 포함한 장치.
  5. 제 4 항에 있어서,
    상기 시그마-델타 변조기는 F 차 시그마-델타 변조기를 포함하고,
    상기 필터 회로부는 E (F>E) 차 필터 회로를 포함하는, 시그마-델타 변조기를 포함한 장치.
  6. 제 4 항에 있어서,
    상기 하나 이상의 가산 회로들은 복수의 F-가산 회로들을 포함하고,
    상기 하나 이상의 적분 회로들은 복수의 F-적분 회로들을 포함하고,
    상기 필터 회로부는 E (F>E) 차 필터 회로를 포함하는, 시그마-델타 변조기를 포함한 장치.
  7. 시그마-델타 변조기를 포함한 장치로서,
    하나 이상의 가산 수단들로서, 첫 번째 가산 수단은 아날로그 입력 신호와 하나 이상의 아날로그 피드백 신호들 중 하나의 아날로그 피드백 신호를 가산하여 하나 이상의 합산 신호 (summation signal) 들 중 첫 번째 합산 신호를 제공하기 위한 것이고, 마지막 가산 수단은 상기 하나 이상의 합산 신호들 중 마지막 합산 신호를 제공하기 위한 것이며, 상기 하나 이상의 가산 수단들 중 각각의 나머지 가산 수단은 하나 이상의 적분 신호들 중 각각의 업스트림 적분 신호와 상기 하나 이상의 아날로그 피드백 신호들 중 또다른 아날로그 피드백 신호를 가산하여 상기 하나 이상의 합산 신호들 중 각각의 부가적인 합산 신호를 제공하기 위한 것인, 상기 하나 이상의 가산 수단들;
    하나 이상의 적분 수단들로서, 첫 번째 적분 수단은 상기 하나 이상의 합산 신호들 중 상기 첫 번째 합산 신호를 적분하여 상기 하나 이상의 적분 신호들 중 첫 번째 적분 신호를 제공하기 위한 것이고, 마지막 적분 수단은 상기 하나 이상의 합산 신호들 중 마지막 합산 신호를 적분하여 상기 하나 이상의 적분 신호들 중 마지막 적분 신호를 제공하기 위한 것인, 상기 하나 이상의 적분 수단들;
    상기 하나 이상의 적분 신호들 중 상기 마지막 적분 신호를 N 비트 디지털 신호로 변환하기 위한 아날로그-디지털 변환기 (ADC: analog-to-digital converter) 수단;
    N 비트 디지털 신호를 절단하여 M (N >M) 비트 디지털 신호를 포함한 하나 이상의 디지털 출력 신호들을 제공하기 위한 절단 수단; 및
    상기 하나 이상의 디지털 출력 신호들 중 적어도 하나를 상기 하나 이상의 아날로그 피드백 신호들로 변환하기 위한 디지털-아날로그 변환기 (DAC: digital-to-analog converter) 수단을 포함하는, 시그마-델타 변조기를 포함한 장치.
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