DE202015009602U1

DE202015009602U1 - LC-Gitter-Verzögerungsleitung für schnelle ADW-Anwendungen

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Publication number: DE202015009602U1
Application number: DE202015009602.6U
Authority: DE
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2014-02-28
Filing date: 2015-02-26
Publication date: 2018-07-17
Anticipated expiration: 2025-02-27
Also published as: US20150249445A1; US9312840B2; EP2913929A2; CN104883187A; CN104883187B; EP2913929A3; KR101647252B1; KR20150102709A

Abstract

Zeitkontinuierliche (CT - Continuous Time)-Verzögerungsleitung zum Verzögern eines differenziellen analogen Eingangspaars in einer ein Restsignal erzeugenden Schaltung, wobei die CT-Verzögerungsleitung Folgendes aufweist:eine oder mehrere Resonanzgitterstrukturen (LC) zum Generieren eines verzögerten differenziellen analogen Eingangssignalpaars, wobei jede LC-Gitterstruktur zwei induktive Komponenten und zwei kapazitive Komponenten aufweist, wobei entweder (1) die beiden induktiven Komponenten kreuzgekoppelt sind oder (2) die beiden kapazitiven Komponenten kreuzgekoppelt sind; undwobei das Restsignal aus dem verzögerten differenziellen analogen Eingangssignalpaar und einer gefilterten Version des differenziellen analogen Eingangspaars erzeugt wird.

Description

TECHNISCHES GEBIET DER OFFENBARUNG
Die vorliegende Offenbarung betrifft allgemein Analog-Digital-Wandler und insbesondere in Hochgeschwindigkeits-Analog-Digital-Wandlern verwendete Verzögerungsleitungen.
ALLGEMEINER STAND DER TECHNIK
In vielen Elektronikanwendungen wird ein analoges Eingangssignal in ein digitales Ausgangssignal umgewandelt (z.B. zur weiteren digitalen Signalverarbeitung). Beispielsweise ist in Präzisionsmesssystemen eine Elektronik mit einem oder mehreren Sensoren versehen, um Messungen vorzunehmen, und diese Sensoren können ein analoges Signal generieren. Das analoge Signal würde dann als Eingabe an den Analog-Digital-Wandler (ADW) geliefert werden, um ein digitales Ausgangssignal zur weiteren Verarbeitung zu generieren. In anderen Fällen generiert eine Antenne ein analoges Signal auf Basis der Informationen/Signale tragenden elektromagnetischen Wellen in der Luft. Das durch die Antenne generierte analoge Signal wird dann als Eingabe zu einem ADW bereitgestellt, um ein digitales Ausgangssignal zur weiteren Verarbeitung zu generieren.
ADWs sind an vielen Stellen anzufinden, wie etwa Breitbandkommunikationssystemen, Audiosystemen, Empfängersystemen usw. ADWs können analoge elektrische Signale, die ein Phänomen aus der echten Welt darstellen, zum Beispiel Licht, Schall, Temperatur oder Druck, für Datenverarbeitungszwecke übersetzen. Das Auslegen eines ADW ist keine triviale Aufgabe, weil jede Anwendung unterschiedliche Bedürfnisse hinsichtlich Performance, Leistung, Kosten und Größe besitzen kann. ADWs werden in einem breiten Bereich von Anwendungen verwendet, einschließlich Kommunikation, Energie, Gesundheitsvorsorge, Instrumentierung und Messung, Motor- und Leistungssteuerung, industrielle Automatisierung und Luft- und Raumfahrt/Verteidigung. Da die ADWs benötigenden Anwendungen zunehmen, nimmt auch die Notwendigkeit für eine präzise und zuverlässige Umwandlungsleistung zu.
ÜBERBLICK
Die vorliegende Offenbarung beschreibt Techniken und Methodiken des Verwendens einer passiven zeitkontinuierlichen (CT - Continuous Time) Verzögerungsleitung für schnelle CT-Analog-Digital-Wandler(ADW)-Anwendungen. In einer zeitkontinuierlichen Resterzeugungsstufe, die diese CT-ADWs gemeinsam haben, ist eine ordnungsgemäße Verzögerung zwischen dem analogen Eingang und dem DAW-Ausgang entscheidend. Insbesondere unter Verwendung eines auf einem Induktor-Kondensator(LC)-Gitter basierenden Verzögerungselements, um einen Hochleistungs-CT-Pipeline-ADW und einen CT-delta-sigma(ΔΣ)-ADW zu aktivieren. Die Verwendung eines LC-Gitter-basierten Verzögerungselements liefert eine breitbandige Gruppenverzögerung für zeitkontinuierliche Signale mit einer gut gesteuerten Impedanz. Dies wird eine essenzielle Schaltungskomponente sein, um einen Hochleistungs-CT-ADWs insbesondere in Architekturen zu konstruieren, wo die Generierung eines rauscharmen und verzerrungsarmen Rests zwischen dem CT-Signal und seiner digitalisierten Version benötigt wird. Ein LC-Gitter-basiertes Verzögerungselement ermöglicht eine rauschfreie, verzerrungsfreie breitbandige Verzögerung, die für einen schnellen zeitkontinuierlichen Pipeline-ADW und Delta-Sigma-ADW erforderlich ist.
Figurenliste

1 ist ein vereinfachtes Schemadiagramm, das eine Systemarchitektur eines zeitkontinuierlichen Pipeline-Analog-Digital-Wandlers darstellt, der mehrere Verzögerungsleitungen aufweist, gemäß einigen Ausführungsformen der Offenbarung.
2 ist eine graphische Darstellung von beispielhaften Wellenformen innerhalb eines zeitkontinuierlichen Pipeline-Analog-Digital-Wandlers wie etwa dem in 1 gezeigten;
3 ist ein vereinfachtes Schemadiagramm, das eine Resterzeugungsstufe oder -schaltung gemäß einigen Ausführungsformen der Offenbarung darstellt;
4 ist eine graphische Darstellung von beispielhaften Wellenformen von Signalen, die mit der Resterzeugungsstufe assoziiert sind, gemäß einigen Ausführungsformen der Offenbarung;
5 zeigt zwei vereinfachte Schemadiagramme, die eine Resonanzgitterschaltung darstellen, gemäß einigen Ausführungsformen der Offenbarung;
6 zeigt eine Resterzeugungsstufe mit kaskadierten Resonanzgitterschaltungen gemäß einigen Ausführungsformen der Offenbarung;
7A zeigt ein vereinfachtes Schemadiagramm von kaskadierten Resonanzgitterschaltungen gemäß einigen Ausführungsformen der Offenbarung;
7B zeigt den Effekt der Verzögerung über der Frequenz, die durch die kaskadierten Resonanzgitterschaltungen bereitgestellt wird, gemäß einigen Ausführungsformen der Offenbarung;
8 zeigt eine Resonanzgitterschaltung/-struktur gemäß einigen Ausführungsformen der Offenbarung;
9A zeigt Schemadiagramme, die eine Direktionalität von Magnetflussfeldern veranschaulichen, gemäß einigen Ausführungsformen der Offenbarung;
9B zeigt eine Draufsicht auf ein Layout eines zeitkontinuierlichen Pipeline-Analog-Digital-Wandlers in einer integrierten Schaltung gemäß einigen Ausführungsformen der Offenbarung;
10 zeigt eine Draufsicht auf 8 planare Induktoren in zwei kontinuierlichen Pipeline-Analog-Digital-Wandler-Stufen, die ein Magnetflussmuster darstellen, gemäß einigen Ausführungsformen der Offenbarung;
11A-B zeigen mögliche Magnetflussmuster für 4 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung;
12A-B zeigen mögliche Magnetflussmuster für 8 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung;
13A-B zeigen mögliche Magnetflussmuster für 12 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung;
14A-B zeigen mögliche Magnetflussmuster für 16 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung;
15 zeigt eine graphische Darstellung eines simulierten Magnetkoppelfaktors zwischen benachbarten Stufen in einem Analog-Digital-Wandler für planare Induktoren mit vier verschiedenen Magnetflussmustern gemäß einigen Ausführungsformen der Offenbarung;
16 zeigt eine graphische Darstellung eines simulierten Ausgangsspektrums eines zeitkontinuierlichen Pipeline-Analog-Digital-Wandlers für planare Induktoren mit 2 verschiedenen Magnetflussmustern gemäß einigen Ausführungsformen der Offenbarung;
17 zeigt ein vereinfachtes Schemadiagramm eines zeitkontinuierlichen mehrstufigen rauschformenden 0-4-Delta-Sigma-Analog-Digital-Wandlers mit einer zeitkontinuierlichen Verzögerungsleitung gemäß einigen Ausführungsformen der Offenbarung;
18 zeigt ein vereinfachtes Schemadiagramm eines mehrstufigen rauschformenden 2-2-ZOOM-Delta-Sigma-Analog-Digital-Wandlers mit einer zeitkontinuierlichen Verzögerungsleitung gemäß einigen Ausführungsformen der Offenbarung; und
19 zeigt ein vereinfachtes Schemadiagramm einer Wanderwellenschaltung mit mehreren zeitkontinuierlichen Verzögerungsleitungen gemäß einigen Ausführungsformen der Offenbarung.

BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN DER OFFENBARUNG
Analog-Digital-Wandler (ADWs) sind Bauelemente, die eine kontinuierliche physikalische Größe in eine digitale Zahl umwandeln, die die Amplitude der Größe darstellt. Die Umwandlung beinhaltet eine Quantisierung des analogen Eingangssignals, weshalb sie eine kleine Fehlermenge einführen würde. Typischerweise erfolgt die Quantisierung durch periodisches Abtasten des analogen Eingangssignals. Das Ergebnis ist eine Sequenz von digitalen Werten (d.h. ein digitales Signal), das ein zeitkontinuierliches und amplitudenkontinuierliches analoges Eingangssignal in ein zeitdiskretes und amplitudendiskretes digitales Signal umgewandelt hat.
Ein ADW wird üblicherweise durch die folgenden Anwendungsanforderungen definiert: Die Bandbreite (der Bereich von Frequenzen von analogen Signalen, den er ordnungsgemäß in ein digitales Signal umwandeln kann), seine Auflösung (die Anzahl diskreter Pegel des größten analogen Signals kann in das digitale Signal unterteilt und darin dargestellt werden), und sein Signal-Rausch-Verhältnis (wie genau der ADW ein Signal relativ zu dem Rauschen messen kann, das der ADW einführt). Analog-Digital-Wandler (ADWs) besitzen viele unterschiedliche Designs, die auf Basis der Anwendungsanforderungen gewählt werden können.
Viele moderne ADW-Designs, wie etwa Pipeline-ADWs und mehrstufige rauschformende ADWs, weisen mehrere Stufen zum Digitalisieren des Signals und von Fehlern des Systems auf, um Designanforderungen bezüglich Bandbreite, Auflösung und den Signal-Rausch-Verhältnissen zu erfüllen. Eine oder mehrere dieser Stufen verwenden typischerweise das originale analoge Eingangssignal als ein Referenzsignal, um ein Restsignal zu erzeugen (d.h. ein Fehler zwischen einer gefilterten Version oder einer rekonstruierten Version des analogen Eingangssignals), um die durch den ADW eingeführte Rauschmenge zu reduzieren und/oder die Auflösung der Ausgabe zu erhöhen. Der Prozess zum Erzeugen des Rests erfordert üblicherweise, dass das originale analoge Eingangssignal der Phase der gefilterten Version des originalen analogen Eingangssignals entspricht, doch führt die Filterung des originalen Eingangssignals eine Verzögerung ein. Somit ist typischerweise eine Verzögerungsleitung vorgesehen, um das originale analoge Eingangssignal zu verzögern, damit es zu der Phase der gefilterten Version passt, um ein gewünschtes Restsignal zu erzeugen. Die vorliegende Offenbarung beschreibt eine verbesserte Verzögerungsleitung, die beim Bereitstellen eines verzögerten analogen Eingangssignals verwendet wird, z.B. zum Erzeugen des Restsignals (es werden auch andere Anwendungen in Betracht gezogen), unter Verwendung einer zeitkontinuierlichen (CT - Continuous Time) Schaltungsanordnung.
Beispielhafte Anwendungen: Zeitkontinuierliche Pipeline-Analog-Digital-Wandler
Eine beispielhafte Schaltung unter Verwendung von Verzögerungsleitungen zum Verzögern eines analogen Eingangssignals ist ein Pipeline-Analog-Digital-Wandler (ADW). Typischerweise stellt ein Pipeline-Analog-Digital-Wandler Verzögerungsleitungen unter Verwendung von Switched-Capacitor-Schaltungen (Schaltungen mit geschalteten Kondensatoren) bereit. Switched-Capacitor-Schaltungen stellen einen Abtast- und - Halte-Typ von Verzögerungsleitung bereit zum Verzögern des analogen Eingangssignals in eine Resterzeugungsstufe eines ADW. In der vorliegenden Offenbarung verwendet der Pipeline-ADW mit einer oder mehreren Verzögerungsleitungen keine Switched-Capacitor-Schaltung, um die Verzögerungsleitungen bereitzustellen. Vielmehr wird eine zeitkontinuierliche CT-Schaltungsanordnung verwendet. Das Ergebnis ist ein (totaler) zeitkontinuierlicher (CT) Pipeline-Analog-Digital-Wandler (ADW), der die (ganze) CT-Schaltungsanordnung verwendet, um einen Pipeline-ADW zu realisieren.
1 ist ein vereinfachtes Schemadiagramm, das eine Systemarchitektur eines zeitkontinuierlichen (CT) Pipeline-ADW darstellt, der mehrere Verzögerungsleitungen aufweist, gemäß einigen Ausführungsformen der Offenbarung. Insbesondere zeigt 1 die ersten drei Stufen eines CT-Pipeline-ADW. Das analoge Eingangssignal u1 wird durch einen schnellen/groben ADW digitalisiert (als ADW1 gezeigt, könnte aber auch unter Verwendung eines Flash-ADW realisiert werden), und die digitale Ausgabe des schnellen/groben ADW v1 wird zum Ansteuern eines Strom-Digital-Analog-Wandlers (DAW) (als DAW1 gezeigt) verwendet. Das Eingangsspannungssignal u1 wird auch in einen Signalstrom mit einer gewissen Verzögerung durch den Widerstand und die Verzögerungsleitungskomponente umgewandelt. Die Differenz zwischen dem verzögerten Signalstrom und dem Strommodus-DAW-Ausgangsstrom wird durch den Transimpedanzverstärker (als „TIA“ gezeigt) verstärkt, der einen Verstärker A1 und ein Nebenschluss-Nebenschluss-Rückkopplungsnetzwerk enthält. Die Ausgabe u2 des Verstärkers wird das analoge Eingangsspannungssignal in die zweite Stufe usw. Im Unteren Teil von 1 ist die Rekonstruktion eines digitalen Signals dargestellt. Die digitalen Ausgaben jeder Stufe werden durch die ADWs generiert und sie werden mit einer Filterantwort 1/STF (STF: die Signaltransferfunktion jeder individuellen CT-Pipeline-Stufe) rückwärts zusammenaddiert. Das schematische Schaltungsdiagramm in 1 ist massebezogen gezeichnet, doch sind praktische Implementierungen üblicherweise differenziell.
Ein Grund, um Switched-Capacitor-Schaltungen in einer zeitdiskreten (DT) Verzögerungsleitung (in traditionellen Pipeline-ADWs verwendet) mit einer CT-Schaltungsanordnung zu ersetzen, um eine CT-Verzögerungsleitung bereitzustellen, ist der Stromverbrauch. Der CT-Pipeline-ADW mit CT-Verzögerungsleitungen wird im Allgemeinen einen um ein Mehrfaches niedrigeren Stromverbrauch als die traditionelle Pipeline-ADWs besitzen, während die gleiche Performance bereitgestellt wird. Bei DT-Verzögerungsleitungen ist der Verstärkerausgangsstrom zum Laden der Kondensatoren in Switched-Capacitor-Schaltungen am Anfang recht hoch, wenn die Kondensatoren laden, während der Verstärkerausgangsstrom für die CT-Schaltungsanordnung im Allgemeinen konstant und um ein Mehrfaches kleiner ist als der maximale Verstärkerausgangsstrom für Switched-Capacitor-Schaltungen (während die Performance als eine Konstante zwischen den beiden gehalten wird). Infolgedessen müssen die Leistungsverstärker in dem Pipeline-ADW mit DT-Verzögerungsleitungen leistungshungriger sein (somit mehr Leistung verbrauchen) als der Leistungsverstärker in den Pipeline-ADW mit CT-Verzögerungsleitungen (während die gleiche Signal-Rausch-Verhältnisperformance aufrechterhalten wird).
Bedeutung einer robusten Verzögerungsleitung
Verzögerungsleitungen wie etwa in 1 gezeigte Verzögerungsleitungen spielen eine wesentliche Rolle in einem CT-Pipeline-ADW. Bei Implementierung mit einer realen Schaltungsanordnung werden das ADW-Modul und das DAW-Modul in 1 eine gewisse inhärente Verzögerung aufweisen. Bei einer typischen Implementierung mit integrierter Schaltung (IC) werden der ADW und der DAW durch ein Taktsignal CK getaktet. Dieses CK bestimmt die Abtastrate des Gesamt-CT-Pipeline-ADW. Die Verzögerung durch den ADW und den DAW könnte etwa oder gleich 1 bis 2 (in den meisten Fällen 1,5) CK-Perioden betragen. Die Verzögerung würde normalerweise von der Schaltungsanordnung und der Anwendung abhängen. Falls nicht entsprechend in dem analogen Signalpfad durch den Widerstand (zwischen dem Eingang und dem DAW-Ausgang) kompensiert, wird es eine Phasendifferenz zwischen dem analogen Eingangssignalstrom und dem Strommodus-DAW-Ausgangsstrom geben. Diese Phasendifferenz wird ein größeres Reststromsignal bewirken, das durch den Verstärker und die folgenden CT-Pipeline-Stufen verarbeitet werden muss. Infolgedessen muss der Verstärker mehr Leistung verbrauchen, um größere Ströme mit einer gewissen Verzerrungsperformance zu liefern, und auch die Zwischen-Stufen-Verstärkung zwischen Pipeline-Stufen muss reduziert werden. Die kleinere Zwischen-Stufen-Verstärkung wird die Wärmeleistungseffizienz des Pipeline-ADW-Frontend reduzieren und sowohl die Leistung als auch die Komplexität für eine gegebene Auflösungsperformance anheben. Diese Verschlechterung wird mit zunehmender Eingangssignalfrequenz schlimmer.
2 ist eine graphische Darstellung von beispielhaften Wellenformen innerhalb eines zeitkontinuierlichen (CT) Pipeline-Analog-Digital-Wandlers (ADW) wie etwa des in 1 gezeigten. Insbesondere zeigt 2 einige typische simulierte CT-Pipeline-ADW-Wellenformen. CK in dem oberen Teildiagramm ist die Taktsignalwellenform. In dem mittleren Teildiagramm ist V(ip,in) die analoge Eingangssignalspannung. Das verzögerte Analogeingangsspannungssignal (bezeichnet als 2*<STAGE1>V(IP_d,IN_d)) und die Ausgangsspannung (bezeichnet als -1*<STAGE1.dac1>v(DACV) und hierin allgemein als die gefilterte Version des analogen Eingangssignals oder eine rekonstruierte Version des analogen Eingangssignals bezeichnet) sind jeweils in 2 aufgetragen.
Das verzögerte analoge Signal und das DAW-Ausgangssignal (das gefilterte analoge Eingangssignal) sind von ihren entsprechenden Stromsignalen zu Spannungssignalen skaliert worden, um die Bedeutung der Verzögerung besser darzustellen. In der Simulation weist der ADW eine Verzögerung um einen Taktzyklus auf, während der DAW ein Äquivalent einer Verzögerung um 0,5 Taktzyklen aufweist. So kann beobachtet werden, dass die DAW-Ausgabewellenform um etwa 1,5 Taktzyklen bezüglich des originalen analogen Eingangssignals v(ip, in) verzögert wird. Mit einer ordnungsgemäßen Verzögerung durch die Verzögerungsleitung richtet sich das verzögerte analoge Signal auf das DAW-Ausgangssignal aus und das Restsignal kann somit minimiert werden.
Bei dem unteren Teildiagramm von 2 sind das verzögerte analoge Eingangssignal (bezeichnet als 2*<STAGE2>V(IP_d,IN_d), das auch der Ausgang der ersten Stufe ist, mit einem kontinuierlichen und stetigen Aussehen) und das DAW-Ausgangssignal (bezeichnet als -1*<STAGE1.dac1>v(DACV) mit einem Treppenstufenaussehen) der zweiten Pipeline-Stufe aufgetragen. Mit einer ordnungsgemäßen Verzögerungsleitung zum Ausrichten des verzögerten analogen Eingangssignals auf das gefilterte analoge Eingangssignal sind diese beiden Signale ausgerichtet und das DAW-Ausgangssignal verfolgt das analoge Eingangssignal, wie erwartet.
Beispielhafte Anwendung: eine Resterzeugungsstufe oder -schaltung
3 ist ein vereinfachtes Schemadiagramm, das eine Resterzeugungsstufe oder -schaltung gemäß einigen Ausführungsformen der Offenbarung darstellt. Insbesondere stellt 3 eine beispielhafte Idee des Verwendens einer Verzögerungsleitung in einer Resterzeugungsschaltung dar. Die Restschaltung konzipiert einen Teil eines DAW, der dazu ausgebildet ist, ein Restsignal zu erzeugen. FLASH ist ein Flash-ADW, der das analoge Eingangssignal U digitalisiert und einen digitalen Code V ausgibt. Der DAW erzeugt einen analogen Strom (I_dac) gemäß dem digitalen Signal V (d.h. einer gefilterten Version des analogen Eingangssignals U). Die Verzögerungsleitung DELAY verzögert das analoge Eingangssignal U und erzeugt eine verzögerte Version U_d. Dann wird das verzögerte analoge Signal U_d in einen Strom I_u umgewandelt. Der Stromrest I_res = I_u - I_dac wird an dem Summierungsknoten S generiert. Dieser Rest ist proportional zu dem während des Quantisierungsprozesses innerhalb des FLASH erzeugten Quantisierungsfehlers. Der Summierungsknoten S in 3 ist die durch den Verstärker AMP generierte virtuelle Masse mit einem Nebenschluss-Nebenschluss-Negativrückkopplungsnetzwerk. Die Zeitverzögerung durch das DELAY-Element (z.B. eine CT-Verzögerungsleitung der vorliegenden Offenbarung) sollte der Verzögerung durch den FLASH- und DAW-Schaltungsblock entsprechen, was gleich dem 1,5-fachen der Systemtaktperiode (T_CK) sein kann.
4 ist ein Diagramm von beispielhaften Wellenformen von mit der Resterzeugungsstufe assoziierten Signalen gemäß einigen Ausführungsformen der Offenbarung. Insbesondere veranschaulicht 4 die möglichen Signalwellenformen für die in 3 gezeigten beispielhaften Schaltungsblöcke. Ohne den DELAY-Block, der die notwendige Verzögerung hinzufügt, wird die Phasendifferenz zwischen dem analogen Eingangssignal U und dem DAW-Ausgang I_dac unkompensiert bleiben und den Rest vergrößern.
Verstehen der verbesserten zeitkontinuierlichen Verzögerungsleitung
5 zeigt zwei vereinfachte Schemadiagramme, die eine Resonanzgitterschaltung (LC)/-struktur gemäß einigen Ausführungsformen der Offenbarung darstellt. Insbesondere veranschaulicht 5 ein Schemadiagramm einer LC-Gitterstruktur/-schaltung zum Bereitstellen eines Verzögerungselements als einen Teil einer CT-Verzögerungsleitung, z.B. in einer Resterzeugungsschaltung, wie in 4 zu sehen, oder in einem CT-Pipeline-ADW, wie in 1 zu sehen (man beachte, dass diese beispielhaften Anwendungen veranschaulichend und nicht beschränkend sein sollen).
Die LC-Gitterstruktur zum Generieren eines verzögerten differenziellen analogen Eingangssignalpaars (OUT+ und OUT-) besteht aus zwei induktiven Komponenten L1 und L2 (zwei Induktoren) und zwei kapazitiven Komponenten C1 und C2 (zwei Kondensatoren), wobei entweder (1) die beiden induktiven Komponenten kreuzgekoppelt sind oder (2) die beiden kapazitiven Komponenten kreuzgekoppelt sind. IN+ und IN- stehen für die analogen Eingangsports zum Empfangen eines differenziellen analogen Eingangspaars, während OUT+ und OUT- für die Ausgangsports zum Ausgeben des verzögerten differenziellen analogen Eingangspaars stehen. R_L ist der Lastwiderstand. Das Eingangssignal geht bei niedrigen Frequenzen durch die Induktoren und bei hohen Frequenzen durch die Kondensatoren. Somit entsteht eine Phasenverschiebung von 180 Grad von niedrigen zu hohen Frequenzen und dies ergibt eine stabile Gruppenverzögerung über breite Frequenzen hinweg.
Die differenzielle Signaltransferfunktion von dem Eingang zu dem Ausgang kann beschrieben werden als: $\frac{V_{o u t_d i f f}}{V_{i n_d i f f}} - \frac{1 - s^{2} L C}{1 + \frac{s L}{R_{l}} + s^{2} L C}$
Die Leitungsimpedanz Z_DL der Gitterverzögerungsleitung kann definiert werden als: $Z_{D L} = \sqrt{\frac{L}{C}}$
Und die Leitungsresonanzfrequenz f₀ als: $f_{0} = \frac{1}{2 π \sqrt{L C}}$
Die Signaltransferfunktion ist bei DC gleich 1 und bei hohen Frequenzen -1, was die Phasenverschiebung um 180 Grad und die assoziierte Gruppenverzögerung bestätigt. Bei der Resonanzfrequenz f₀ wird die Signaltransferfunktion: $\frac{V_{o u t_d i f f}}{V_{i n_d i f f}} = \frac{2 j R_{L}}{Z_{D L}}$
Bei f₀ liegt eine Phasenverschiebung um 90 Grad vor und die Größenreaktion hängt von dem Verhältnis zwischen Z_DL und R_L ab. Wenn Z_DL zu 2 R_L gemacht wird, kann gezeigt werden, dass die Größe der Signaltransferfunktion bei einer beliebigen Frequenz immer gleich 1 ist. Die differenzielle Eingangsimpedanz Z_{in_diff} bei Blick in die Verzögerungsleitungs-Eingangsports IN+ und IN- kann geschrieben werden als: $Z_{i n_d i f f} = \frac{1 + \frac{s L}{R_{L}} + s^{2} L C}{1 + 4 s C R_{L} + s^{2} L C} 2 R_{L}$
Wieder ist bei f₀ die differenzielle Eingangsimpedanz gleich Z_DL ²/(4R_L). Und wenn Z_DL gleich 2RL gemacht wird, dann würde die differenzielle Eingangsimpedanz bei Blick in die LC-Gitterstruktur bei einer beliebigen Frequenz immer gleich 2R_L sein. Mit anderen Worten ist die LC-Gitterstruktur in diesem Fall von dem Eingang bis zu der Last transparent.
Als ein Verzögerungselement oder eine Verzögerungsleitung, z.B. in der Resterzeugungsschaltung wie in 3 gezeigt, ist es wünschenswert, Z_DL gleich 2R_L zu machen. Dies ergibt eine konstante differenzielle Eingangsimpedanz in die Gitterverzögerungsleitung, was die Leistungsanpassung vereinfachen und das Ansteuern des LC-Gitters leichter machen würde. Es ergibt auch eine Transferfunktion mit einer Größe von 1, was es der in 3 gezeigten Schaltung ermöglicht, einen feinen Rest zwischen dem analogen Eingangssignal und seiner digitalisierten Version über einen großen Bereich von Frequenzen hinweg zu erzeugen.
Bei tatsächlichen Schaltungsimplementierungen kann Z_DL durch Ändern des Kondensators C verstellt werden. Dies kann dadurch erreicht werden, dass entweder ein analoger Varaktor verwendet und seine Abstimmspannung verstellt oder digital gesteuerte Kondensatorbänke/-arrays verwendet werden.
Kaskadierende LC-Gitterstrukturen in einer Verzögerungsleitung
6 zeigt eine Resterzeugungsstufe mit kaskadierten Resonanzgitterschaltungen (LC) gemäß einigen Ausführungsformen der Offenbarung. Insbesondere veranschaulicht 6 eine einzelne zeitkontinuierliche (CT) Pipeline-ADW-Stufe mit mehreren LC-Gitterverzögerungsmodulen/-strukturen in größerem Detail. Hier wird eine differenzielle Schaltungstopologie gezeigt. IN, IP sind Eingangsports und OP und ON sind Ausgangsports. Zwei kaskadierte Stufen von LC-Gitterverzögerungsmodulen werden beispielsweise verwendet, um eine ausreichende breitbandige Verzögerung zu erzielen. „ADW“ in der FIGUR ist der schnellere ADW, der das analoge Eingangssignal direkt digitalisiert, und „IDAW“ ist der Strom-DAW, der digitalisierte Ströme zu den Summierungsknoten des Verstärkers zurückspeist. Sowohl ADW als auch IDAW werden durch ein Taktsignal getaktet, zum Beispiel differenzielle Taktsignale CK und CK_B. DO ist der durch diese CT-Pipeline-Stufe generierte digitale Ausgang.
Die Anzahl der Gitterverzögerungsstufen/-strukturen ist nicht auf zwei beschränkt, wie in 6 gezeigt. Es kann sich um eine einzelne Stufe handeln, falls die erforderliche Verzögerung klein ist, oder mehr als zwei Stufen, falls die erforderliche Verzögerung groß ist. Wenn mehrere LC-Gitterstufen verwendet werden, müssen ihre Resonanzfrequenzen $(1 / \sqrt{L C})$
nicht notwendigerweise die gleichen sein. Die durch ein LC-Gitter erzielte Gruppenverzögerung hat ihre Spitze bei ihrer Resonanzfrequenz. Somit können die Resonanzfrequenzen von verschiedenen LC-Gitterstufen/-strukturen bei benachbarten Frequenzen platziert werden, um eine breitbandigere Gruppenverzögerung zu erzielen.
7A zeigt ein vereinfachtes Schemadiagramm von kaskadierten Resonanzgitterschaltungen gemäß einigen Ausführungsformen der Offenbarung. Das Schemadiagramm zeigt ein Beispiel, wo eine Verzögerungsleitung zwei LC-Gitterstrukturen aufweist (LC-Gitterverzögerung 1 und LC-Gitterverzögerung 2), die in mehreren Stufen kaskadiert sind, wobei jede Stufe eine andere Resonanzfrequenz besitzt, um eine breitbandige Verzögerung über der Frequenz bereitzustellen.
7B zeigt den Effekt der Verzögerung über der Frequenz, durch die kaskadierten Resonanzgitterschaltungen bereitgestellt, gemäß einigen Ausführungsformen der Offenbarung. Eine LC-Gitterstruktur würde eine Verzögerung mit einer Spitze bei ihrer Resonanzfrequenz aufweisen (f₀₁, wie für Delay1(f) für die LC-Gitterverzögerung 1 gesehen, und f₀₂, wie für Delay2(f) für die LC-Gitterverzögerung 2 gesehen), ähnlich der Impedanz eines abgestimmten LC-Tanks. Deshalb kann durch Kaskadieren von zwei LC-Verzögerungsstufen mit unterschiedlichen Resonanzfrequenzen eine breite Verzögerung über einen breiteren Frequenzbereich (Delay1(f)*Delay2(f)) erzeugt werden, was für schnelle ADWs mit größeren Bandbreitenanforderungen nützlich ist. Diese Art des Kaskadierens ist nicht auf zwei Stufen beschränkt und kann auf allgemein viele Stufen (3, 4, 5, 6 usw.) angewendet werden. Jede LC-Gitterstruktur in einer Verzögerungsleitung mit kaskadierten LC-Gitterstrukturen wird aus 2 Induktoren für differenzielle Signalisierung bestehen. Für zwei kaskadierte LC-Gitterstrukturen werden 4 Induktoren oder induktive Komponenten verwendet.
Beispiel: Bestimmen von Werten für L und C
8 zeigt eine beispielhafte Resonanzgitterschaltung/-struktur (LC) gemäß einigen Ausführungsformen der Offenbarung. Die LC-Gitterstruktur besitzt zwei induktive Komponenten und zwei kapazitive Komponenten, wobei entweder (1) die beiden induktiven Komponenten kreuzgekoppelt sind oder (2) die beiden kapazitiven Komponenten kreuzgekoppelt sind. In diesem Beispiel sind zur Veranschaulichung die kapazitiven Komponenten kreuzgekoppelt. Das Anwenden des Konzepts von LC-Gitterstrukturen, um eine Verzögerungsleitung in einem ADW bereitzustellen, ist nicht trivial. Folgendes umreißt die Gleichungen, die zum Bestimmen der Induktanzwerte L und Kapazitätswerte C für die induktiven Komponenten bzw. kapazitiven Komponenten verwendet werden können, um eine bestimmte Verzögerung bereitzustellen, um ein verzögertes differenzielles analoges Eingangspaar an eine gefilterte Version des differenziellen analogen Eingangspaars anzupassen.
Die Spannungs-Strom-Transferfunktion G(s) dieser in 8 gezeigten Gitterstruktur kann dargestellt werden als: $G (s) = \frac{i_{o u t}}{ν_{i n}} = \frac{(1 - \sqrt{L C_{S}}) (1 + \sqrt{L C_{S}})}{(1 + \frac{L}{R} s) (\frac{1}{R} + C s)}$
Obiges kann vereinfacht werden zu: $G (s) = \frac{1 - \frac{s}{ω_{0}}}{1 + \frac{s}{ω_{0}}} \times \frac{1}{2 R}$
wobei $Z_{o} = \sqrt{\frac{L}{C'}} ω_{0} = \frac{1}{\sqrt{L C'}} R = Z_{o}$
Die Amplitude, Phase und Verzögerung von G(s) sind wie folgt: $A m p l i t u d e : | G (s) | = \frac{1}{2 R} d i e ü b e r d e r F r e q u e n z k o n s t a n t i s t$
$P h a s e : ∠ G (s) = - 2 {tan}^{- 1} \frac{ω}{ω_{0}}$
$V e r z ö g e r u n g : - \frac{d ∠ G (s)}{d ω} = \frac{2 ω_{0}}{ω^{2} + ω_{0}^{2}}$
Designparameter für die zeitkontinuierliche Verzögerungsleitung mit einer oder mehreren (kaskadierten) LC-Gitterstrukturen weist die charakteristische Impedanz Z₀, die Anzahl von kaskadierten Gitterstufen N in der Verzögerungsleitung (N=1, falls nur eine Gitterstruktur verwendet wird, N=2, falls zwei Gitterstrukturen hintereinander kaskadiert sind, usw.) und die Taktfrequenz des f_ck des ADW (d.h. entsprechend der Verzögerung, die benötigt wird, um die Phase des verzögerten Signals und des durch den in 3 dargestellten DAW und ADW verarbeiteten gefilterten Signals anzupassen) auf. Falls die Verzögerung auf das 1,5-fache der Taktperiode des ADW angepasst wird (T_ck): $L = \frac{3 Z_{o}}{4 N f_{C K}} und C = \frac{3}{4 N Z_{o} f_{C K}}$
Hardwaredesign: Reduzieren der Kopplung zwischen Verzögerungsleitungen
Die Induktoren in der LC-Gitter-Verzögerungsleitung für den CT-Pipeline-ADW können entweder als massebezogene planare Induktoren oder differenzielle planare Induktoren mit einer engen Kopplung realisiert werden. Das planare Layout, was eine rundende Drahtstruktur auf der Verdrahtung der integrierten Schaltungen bedeutet, wird allgemein benötigt, um einen für diese Anwendungen benötigten erforderlichen Induktanzwert zu realisieren. Differenzielle Induktoren bieten aufgrund gegenseitiger Kopplung und eines höheren Hochfrequenzgütefaktors eine größere Niederfrequenzinduktanz. Differenzielle planare Induktoren sind jedoch für ein Gleichtakt-Interferenzmagnetfeld empfindlicher, da es ein gemeinsames Magnetfeld in differenzielle Ströme umwandelt.
9A zeigt Schemadiagramme, die die Direktionalität von Magnetflussmustern gemäß einigen Ausführungsformen der Offenbarung darstellen. Links zeigen zwei massebezogene planare Induktoren, die elektrische Stromsignale mit gleicher Richtung generieren, dass bei Beeinflussung durch ein Gleichtakt-Magnetfeld die durch das Gleichtakt-Magnetfeld induzierten Ströme durch differenzielle Signalisierung zurückgewiesen würden. Rechts zeigen zwei durch differenzielle elektrische Signale erregte massebezogene planare Induktoren, die generierten Magnetfelder verlaufen in entgegengesetzten Richtungen.
Im Vergleich dazu ist ein Paar von massebezogenen Induktoren, die Magnetfelder mit entgegengesetzten Flussrichtungen generieren, weniger empfindlich gegenüber Gleichtakt-Feldinterferenz. Das gleiche massebezogene Paar von Induktoren generiert auch bei Erregung durch differenzielle Signale ein geringeres Nettomagnetfeld auf der Umgebung. Dies ist auf die Aufhebung der generierten Felder mit entgegengesetzten Flussrichtungen zurückzuführen. In der ersten Ordnung wird das gemeinsame Magnetfeld in ein Paar von Gleichtaktströmen umgewandelt, die durch die differenzielle Signalisierung zurückgewiesen werden.
Ein CT-Pipeline-ADW oder ein beliebiger mehrstufiger ADW würde typischerweise mehrere ADW-Stufen aufweisen. Falls eine Verzögerungsleitung in einer oder mehreren dieser ADW-Stufen verwendet wird, kann der ganze ADW potentiell viele Verzögerungsleitungen aufweisen, wobei jede Verzögerungsleitung eine oder mehrere (kaskadierte) LC-Gitterstrukturen enthält, die als planare Induktoren in dem integrierten Schaltungsdesign implementiert sind. Die magnetische Kopplung zwischen diesen planaren Induktoren dieser Verzögerungsleitungen könnte bewirken, dass das Signal von einer Verzögerungsleitung zu einer anderen leckt, wodurch die Systemperformance verschlechtert wird. Infolgedessen ist das Optimieren der Platzierung des planaren Induktors, um die Gesamtmagnetkopplung zu minimieren, für einen Hochleistungs-CT-Pipeline-ADW wesentlich (oder eine beliebige (mehrstufige)-Schaltung, die die LC-Gitterstrukturen als Verzögerungsleitungen verwendet).
9B zeigt eine Draufsicht auf das Layout eines zeitkontinuierlichen Pipeline-Analog-Digital-Wandlers in einer integrierten Schaltung gemäß einigen Ausführungsformen der Offenbarung. Insbesondere veranschaulicht 9B ein Beispiel eines CT-Pipeline-ADW-Layout mit mindestens zwei Pipeline-Stufen (wobei nur zwei Stufen gezeigt werden, CT-Pipe-Stufe x und CT-Pipe-Stufe x+1 der Einfachheit halber). Jede Pipeline-Stufe enthält zwei kaskadierte differenzielle LC-Gitterstrukturen. Jede LC-Gitterstruktur enthält zwei massebezogene planare Induktoren (somit besitzt jede Pipeline-Stufe in diesem Beispiel vier massebezogene planare Induktoren). Beispielsweise gehören die Induktoren L1p und L1n zu der LC-Gitterverzögerungsstruktur, L2p, L2n gehören zu der zweiten LC-Gitterverzögerungsstruktur usw. Mit anderen Worten weist die erste CT-Verzögerungsleitung der CT-Pipe-Stufe x zwei kaskadierte Gitterstrukturen mit zwei induktiven Komponenten L1p, L1n in einer ersten Gitterstruktur und zwei induktive Komponenten L2p und L2n in einer zweiten Gitterstruktur auf. Die zweite CT-Verzögerungsleitung der CT-Pipe-Stufe x+1 weist zwei kaskadierte Gitterstrukturen mit zwei induktiven Komponenten L3p, L3n in einer ersten Gitterstruktur und zwei induktive Komponenten L4p und L4n in einer zweiten Gitterstruktur auf.
Es ist ersichtlich, dass L1p, L1n, L2p und L2n räumlich als vier planare Induktoren gemäß dem folgenden Gittermuster angeordnet sind (ein ähnliches Gitter gilt auch für L3p, L3n, L4p und L4N):

L1p L2p

L1n L2n

wobei L1p und L2p in Reihe geschaltet sind, L1n und L2n in Reihe geschaltet sind, L3p und L4p in Reihe geschaltet sind, L3n und L4n in Reihe geschaltet sind. Die beiden der CT-Verzögerungsleitungen besitzen jeweils einen differenziellen Eingangsport IN+, IN- und einen differenziellen Ausgangsport OUT+, OUT-, IN+ ist mit einem Anschluss von L1p verbunden; OUT+ ist mit einem Anschluss von L2p verbunden; IN- ist mit einem Anschluss von L1n verbunden; und OUT- ist mit einem Anschluss von L2n verbunden.
Die erste Pipeline-Stufe CT-Pipe-Stufe x enthält auch ADW1, DAW1 und AMP1. Die zweite Pipeline-Stufe CT-Pipe-Stufe x+1 enthält auch ADW2, DAW2 und AMP2. Wenngleich dieses Beispiel eine potentielle Kopplung zwischen Verzögerungsleitungen in zwei Pipeline-Stufen eines CT-Pipeline-ADW zeigt, existiert die Kopplung auch in anderen ADWs oder Schaltungen, wo mehrere Verzögerungsleitungen mit den LC-Gitterstrukturen verwendet werden.
Die magnetische Kopplung zwischen L1p, L1n, L2p, L2n und L3p, L3n, L4p, L4n sollte minimiert werden. Es sei angemerkt, dass eine Kopplung innerhalb einer einzelnen CT-Pipe-Stufe üblicherweise einen gewissen linearen Effekt auf die LC-Gitterantwort bewirkt und sie infolgedessen keine signifikante Quelle von nichtlinearen Fehlern ist. Eine Designfreiheit bei diesen planaren Induktoren sind ihre Magnetflussrichtungen, die durch die Stromflüsse durch die Induktoren für ein an die LC-Gitterstruktur angelegtes differenzielles Signal induziert werden. Im Allgemeinen kann der Magnetfluss eines planaren Induktors nach oben oder nach unten weisen. Nach oben zu weisen bedeutet, dass der Fluss von dem Substrat nach oben zu der Oberfläche des Siliziumchips verläuft, und er ist als O bezeichnet. Das Weisen nach unten bedeutet, dass der Fluss von der Oberfläche des Chips zu dem Substrat verläuft, und es ist als X bezeichnet.
Um die magnetische Kopplung zwischen den induktiven Komponenten von zwei Verzögerungsleitungen in benachbarten Stufen zu reduzieren, wird ein spezielles Magnetflussmuster in dem Design dieser planaren Induktoren implementiert. Insbesondere besitzt ein Magnetflussmuster der induktiven Komponenten der mehreren CT-Verzögerungsleitungen ein Schachbrettmuster, wenn ein differenzielles Wechselstrom(AC)-Signal an einen Eingang jeder CT-Verzögerungsleitung angelegt wird, um die Kopplung zwischen den induktiven Komponenten zwischen den mehreren CT-Verzögerungsleitungen zu reduzieren, wobei das Schachbrettmuster eine bestimmte Flussdirektionalität von benachbarten induktiven Komponenten zwischen (1) X = einer induktiven Komponenten mit einem Fluss, der von dem Substrat nach oben zu der Oberfläche des integrierten Schaltungschips verläuft, und (2) O = einer induktiven Komponenten mit einem Fluss, der von der Oberfläche des integrierten Schaltungschips zu dem Substrat des integrierten Schaltungschips verläuft, abwechselt. Das Schachbrettmuster bezieht sich auf die X-O-Anordnung in dem Magnetflussmuster, wobei X und O für Induktoren innerhalb einer bestimmten Stufe (d.h. Verzögerungsleitung) und für Induktoren in einer benachbarten Stufe (d.h. einer benachbarten Verzögerungsleitung) abwechseln.
10 zeigt eine Draufsicht auf 8 planare Induktoren von in 2 kontinuierlichen Pipeline-Analog-Digital-Wandlerstufen, die ein Magnetflussmuster darstellt, gemäß einigen Ausführungsformen der Offenbarung. Dieses Beispiel veranschaulicht ein bevorzugtes Magnetflussmuster zum Reduzieren der Kopplung zwischen Verzögerungsleitungen. Insbesondere veranschaulicht 9B eine der möglichen Platzierung, wobei L1P, L1N, L2P, L2N als „X, O, O, X“ platziert sind. L3P bis L4N sind ähnlich platziert. Das Muster wird als ein Schachbrettmuster bezeichnet, weil die Direktionalität der planaren Induktoren zwischen X und O abwechselt.
Die Richtung des durch ein differenzielles Signal verursachten Stroms ist ein positiver Stromfluss von IN+ zu OUT+ für den oberen Induktor und OUT- zu IN- für den unteren Induktor in 3 oder die umgekehrte Richtung für beide Induktoren. Andererseits bewirkt ein an die LC-Gitterstruktur angelegtes Gleichtaktsignal den positiven Stromfluss von IN+ zu OUT+ für den oberen Induktor und IN- zu OUT- für den unteren Induktor. Deshalb wird der durch das Gleichtaktsignal verursachte Magnetfluss von dem durch das differenzielle Signal verursachten Fluss verschieden sein.
Durch einige Untersuchungen und Simulationen kann gezeigt werden, dass (z.B. für einen CT-Pipeline-ADW, der zwei kaskadierte LC-Gitterstrukturen in jeder Pipeline-Stufe enthält) die optimale Platzierung der planaren Induktoren zum Minimieren der magnetischen Kopplung das in 9B gezeigte XOOX-Muster ist, falls sich 4 Induktoren in jeder Verzögerungsleitung befinden. Es sei auch angemerkt, dass das XOOX-Muster aufgrund der differenziellen Schaltungsnatur äquivalent zu dem OXXO-Muster ist.
11A-B zeigen mögliche Magnetflussmuster für 4 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel liegen zwei Verzögerungsleitungen in zwei benachbarten Stufen vor (eine Verzögerungsleitung in Stufe x und eine Verzögerungsleitung in Stufe x+1), wobei jede Stufe 2 Induktoren besitzt (eine LC-Gitterstruktur). Das Schachbrettmuster ist vorgesehen, um die Kopplung zwischen den 2 Induktoren in der Stufe x und den 2 Induktoren in der Stufe x+1 zu reduzieren. Das in 11A gezeigte Muster ist äquivalent dem in 11B gezeigten Muster.
12A-B zeigen mögliche Magnetflussmuster für 8 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel liegen zwei Verzögerungsleitungen in zwei benachbarten Stufen vor (eine Verzögerungsleitung in Stufe x und eine Verzögerungsleitung in Stufe x+1), wobei jede Stufe 4 Induktoren besitzt (2 kaskadierte LC-Gitterstrukturen). Das Schachbrettmuster ist vorgesehen, um die Kopplung zwischen den 4 Induktoren in der Stufe x und den 4 Induktoren in der Stufe x+1 zu reduzieren. Das in 12A gezeigte Muster ist äquivalent dem in 12B gezeigten Muster.
13A-B zeigen mögliche Magnetflussmuster für 12 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel liegen zwei Verzögerungsleitungen in zwei benachbarten Stufen vor (eine Verzögerungsleitung in Stufe x und eine Verzögerungsleitung in Stufe x+1), wobei jede Stufe 6 Induktoren besitzt (3 kaskadierte LC-Gitterstrukturen). Das Schachbrettmuster ist vorgesehen, um die Kopplung zwischen den 6 Induktoren in der Stufe x und den 6 Induktoren in der Stufe x+1 zu reduzieren. Das in 13A gezeigte Muster ist äquivalent dem in 13B gezeigten Muster.
14A-B zeigen mögliche Magnetflussmuster für 16 planare Induktoren in Verzögerungsleitungen von benachbarten Stufen in einem Analog-Digital-Wandler gemäß einigen Ausführungsformen der Offenbarung. In diesem Beispiel liegen zwei Verzögerungsleitungen in zwei benachbarten Stufen vor (eine Verzögerungsleitung in Stufe x und eine Verzögerungsleitung in Stufe x+1), wobei jede Stufe 8 Induktoren besitzt (4 kaskadierte LC-Gitterstrukturen). Das Schachbrettmuster ist vorgesehen, um die Kopplung zwischen den 8 Induktoren in der Stufe x und den 8 Induktoren in der Stufe x+1 zu reduzieren. Das in 14A gezeigte Muster ist äquivalent dem in 14B gezeigten Muster.
15 zeigt ein Diagramm eines simulierten Magnetkopplungsfaktors zwischen benachbarten Stufen in einem Analog-Digital-Wandler für planare Induktoren mit 4 verschiedenen Magnetflussmustern Kx1 (XOOX), Kx2 (XXXX), Kx3 (XXOO) und Kx4 (XOXO) gemäß einigen Ausführungsformen der Offenbarung. Insbesondere zeigt 15 simulierte Magnetkopplungsfaktoren zwischen zwei benachbarten CT-Pipelinestufen mit verschiedenen Induktorplatzierungsmustern. Jede CT-Pipeline-ADW-Stufe enthält zwei kaskadierte LC-Gitterstrukturen. Das XOOX-Muster (Kx1) ergibt die niedrigste Kopplung bis zu 2 GHz.
16 zeigt ein Diagramm eines simulierten Ausgangsspektrums eines zeitkontinuierlichen Pipeline-Analog-Digital-Wandlers für planare Induktoren mit zwei verschiedenen Magnetflussmustern gemäß einigen Ausführungsformen der Offenbarung. Insbesondere zeigt 16 simulierte finale CT-Pipeline-ADW-Ausgangsspektren mit zwei verschiedenen LC-Gitter-Induktorplatzierungen (Magnetflussmuster XOOX und XXXX). Wiederum enthält jede CT-Pipeline-ADW-Stufe zwei kaskadierte LC-Gitterstrukturen (mit 4 Induktoren). Der auf dem XOOX-Muster basierende CT-Pipeline-ADW liefert einen um 15 dB niedrigeren Rauschboden im Vergleich zu dem auf einem XXXX-Muster basierenden.
Alternative zeitkontinuierliche Verzögerungsleitung
Allgemein gesprochen wird eine Verzögerungsleitung in einer Resterzeugungsschaltung (oder einer anderen Schaltung, die eine zeitkontinuierliche Verzögerungsleitung erfordert) verwendet, um ein differenzielles analoges Eingangspaar zu verzögern, um ein verzögertes differenzielles analoges Eingangspaar bereitzustellen. Die Resterzeugungsschaltung kann einen Analog-Digital-Wandler (ADW) zum Umwandeln des differenziellen analogen Eingangspaars in ein differenzielles digitales Ausgangspaar und einen Digital-Analog-Wandler (DAW) zum Umwandeln des differenziellen digitalen Ausgangspaars in ein gefiltertes differenzielles analoges Eingangspaar umzuwandeln. Das Restsignal wird dann aus dem verzögerten differenziellen analogen Eingangssignalpaar und einer gefilterten Version des differenziellen analogen Eingangspaars erzeugt.
Eine mit zeitkontinuierlichen Komponenten implementierte beispielhafte Verzögerungsleitung enthält die hierin offenbarte LC-Gitterstruktur (z.B. wie in 8 gesehen oder in kaskadierter Form, wie in 6 gesehen). Ein weiteres Beispiel einer Verzögerungsleitung kann eine Übertragungsleitung beinhalten. Die Übertragungsleitung umfasst eine oder mehrere der folgenden: Mikrostreifenübertragungsleitung, koplanare Wellenleiterübertragungsleitung und vollständig abgeschirmte koaxialartige Übertragungsleitung. Das Verwenden einer auf einer Übertragungsleitung basierenden Verzögerungsleitung ist für Anwendungen bei Mikrowellenfrequenzen attraktiv, wo die erforderliche Verzögerung viel kleiner ist. Beispielsweise wird ein mit 40 GHz getakteter ADW eine Taktperiode von 25 ps aufweisen. Somit betragen 1,5 Taktperioden nur 37,5 ps. Dies kann durch eine Übertragungsleitung mit einer Länge unter 2 mm implementiert werden. Ein mit 4 GHz getakteter ADW wird jedoch die 10-fache Länge erfordern, was für eine Implementierung als integrierte Schaltung zu voluminös ist.
Beispielhafte Anwendung: Zeitkontinuierlicher mehrstufiger rauschformender Delta-Sigma-ADW
Die (breitbandige) LC-Gitter-Verzögerungsleitung kann auch in CT-MASH-ADWs verwendet werden. Ein CT-MASH-ADW erfordert typischerweise eine Resterzeugungsschaltung, die eine analoge Wellenform (ein verzögertes analoges Eingangssignal) von ihrer grob digitalisierten Wellenform (der gefilterten Version des analogen Eingangssignals) subtrahiert. Diese grobe Digitalisierung kann durch verschiedene Typen von ADWs durchgeführt werden. Die analoge Verzögerung ist wesentlich, um die Phasendifferenz zwischen dem analogen Pfad und dem digitalen Pfad so auszugleichen, dass der Rest innerhalb der vollen Skala des Backend-ADW in einem MASH gut abgegrenzt ist.
17 zeigt ein vereinfachtes Schemadiagramm eines zeitkontinuierlichen mehrstufigen rauschformenden (MASH) 0-4-Delta-Sigma(DS)-Analog-Digital-Wandlers (ADW) mit einer zeitkontinuierlichen (CT) Verzögerungsleitung gemäß einigen Ausführungsformen der Offenbarung. Insbesondere veranschaulicht 17 eine 0-4-MASH-CT-ADW (mit einem FLASH-ADW in der ersten Stufe und einem DS-Modulator 4. Ordnung in der zweiten Stufe). Eine analoge Verzögerungsleitung wird zwischen ihrem analogen Eingang U und einem DAW0-Ausgang hinzugefügt. Mit der richtigen Verzögerung kann der DAW0-Ausgangsstrom über R1U von dem verzögerten analogen Eingangssignalstrom subtrahiert werden. Der Rest der durch den FLASH0-ADW bereitgestellten groben Quantisierung wird an das DS-Backend 4. Ordnung geliefert und wird digitalisiert.
In diesem Beispiel ist die CT-Verzögerungsleitung zwischen einen Eingang mit dem differenziellen analogen Eingang und einem Summierungsknoten S2 mit der gefilterten Version des differenziellen analogen Eingangspaars geschaltet. Das differenzielle analoge Eingangspaar wird durch einen FLASH-Analog-Digital-Wandler (ADW) digitalisiert. Ein digitales differenzielles Ausgangspaar des FLASH-ADW wird an einem Digital-Analog-Wandler DAW geliefert, um die gefilterte Version des differenziellen analogen Eingangspaars zu erzeugen.
Beispielhafte Anwendung: Mehrstufiger rauschformender ZOOM-Delta-Sigma-ADW
18 zeigt ein vereinfachtes Schemadiagramm eines mehrstufigen rauschformenden 2-2-ZOOM-Delta-Sigma-Analog-Digital-Wandlers mit einer zeitkontinuierlichen Verzögerungsleitung gemäß einigen Ausführungsformen der Offenbarung. Der 2-2-ZOOM-MASH-ADW ist eine spezielle Implementierung eines MASH-ADW. Insbesondere ist ein Voll-Delta-Sigma(DS)-Modulator am Frontend des MASH-ADW vorgesehen, und ein weiterer Voll-DS-Modulator ist am Backend des MASH-ADW vorgesehen. Der Frontend-DS-Modulator digitalisiert ein analoges Eingangssignal, und der Backend-DS-Modulator digitalisiert einen Fehler zwischen dem Ausgang des Frontend-ΔΣ-Modulators und dem (originalen) analogen Eingangssignal. In dieser Ausbildung, wo der Backend-Modulator den Fehler des (Voll-)Frontend-Modulators digitalisiert, sind einige Designbeschränkungen des Frontend gelockert. Zu diesen Designeinschränkungen zählen thermisches Rauschen, Komplexität des Unterdrückungsfilters für digitales Rauschen (das Quantisierungsrauschen des Frontend wird bereits durch die Rauschtransferfunktion des Frontend geformt) und/oder die Nichtlinearität. Eine analoge Verzögerungsleitung wird zwischen dem analogen Eingang U und dem DAW4-Ausgang hinzugefügt. Der DAW4-Ausgang stellt einen digitalisierten Ausgang des DS-Frontend zweiter Ordnung dar. Somit ist die durch die Verzögerungsleitung bereitgestellte Verzögerung die Gesamtverzögerung durch den Frontend-DS-ADW. Mit einer ordnungsgemäßen Verzögerung kann der Rest des ganzen Frontend erzeugt und durch den DS-Backend zweiter Ordnung digitalisiert werden.
In diesem Beispiel ist die CT-Verzögerungsleitung zwischen einen Eingang U mit dem differenziellen analogen Eingang und einem Summierungsknoten S3 mit der gefilterten Version des differenziellen analogen Eingangspaars geschaltet. Das differenzielle analoge Eingangspaar wird durch einen Delta-Sigma-Modulator/Analog-Digital-Wandler (ADW) digitalisiert. Ein digitales differenzielles Ausgangspaar des Delta-Sigma-ADW ist zu einem Digital-Analog-Wandler DAW vorgesehen, um die gefilterte Version des differenziellen analogen Eingangspaars zu erzeugen.
Beispielhafte Anwendung: Wanderwellenschaltung
19 zeigt ein vereinfachtes Schemadiagramm einer Wanderwellenschaltung mit mehreren zeitkontinuierlichen Verzögerungsleitungen gemäß einigen Ausführungsformen der Offenbarung. Insbesondere veranschaulicht 19 die Verwendung einer oder mehrerer LC-Gitterstrukturen, wie hierin offenbart, in einer analogen Wanderwellenschaltung. Das an dem Input-Port links unten eingekoppelte Eingangssignal breitet sich durch einige wenige als „Verzögerungsleitung xa“ bezeichnete Verzögerungsstufen aus. Nach jeder Eingangsverzögerungsstufe steuert das verzögerte Eingangssignal ein als „Analoge Schaltungsstufe x“ bezeichnetes analoges Schaltungsmodul an. Die Ausgabe des analogen Schaltungsmoduls wird dann in eine Ausgangsverzögerungsleitung eingekoppelt, die aus Verzögerungsleitungssegmenten besteht, die als „Verzögerungsleitung xb“ bezeichnet sind. Diese Technik wird als Wanderwellenschaltungen bezeichnet und eignet sich für Mikrowellenfrequenzschaltungen wie etwa Wanderwellenverstärker für Signalfrequenzen über 40 GHz.
Weitere Ausführungsformen der vorliegenden Offenbarung
In den Erörterungen der obigen Ausführungsformen können die Kondensatoren, Takte, DFFs, Teiler, Induktoren, Widerstände, Verstärker, Schalter, digitaler Kern, Transistoren und/oder andere Komponenten ohne Weiteres ersetzt, substituiert oder anderweitig modifiziert werden, um bestimmte Schaltungsanordnungserfordernisse zu berücksichtigen. Zudem sei angemerkt, dass die Verwendung von komplementären Elektronikbauelementen, Hardware, Software usw. eine gleichermaßen umsetzbare Option zum Implementieren der Lehren der obigen Offenbarung anbietet.
Bei einem Ausführungsbeispiel kann eine beliebige Anzahl elektrischer Schaltungen der Figuren auf einer Platine eines assoziierten Elektronikbauelements implementiert werden. Die Platine kann eine allgemeine Schaltungsplatine sein, die verschiedene Komponenten des internen Elektroniksystems des Elektronikbauelements halten kann und weiterhin Verbinder für andere Peripheriegeräte bereitstellen kann. Insbesondere kann die Platine die elektrischen Verbindungen bereitstellen, über die die anderen Komponenten des Systems elektrisch kommunizieren können. Beliebige geeignete Prozessoren (einschließlich digitaler Signalprozessoren, Mikroprozessoren, unterstützender Chipsätze usw.), computerlesbare nichtflüchtige Speicherelemente usw. können auf Basis bestimmter Konfigurationserfordernisse, Verarbeitungsbedürfnisse, Computerdesigns usw. geeignet an die Platine gekoppelt sein. Andere Komponenten wie etwa externe Ablage, zusätzliche Sensoren, Controller für Audio-/Video-Display und periphere Einrichtungen können als Steckkarten und über Kabel an der Platine angebracht oder in die Platine selbst integriert sein.
Bei einem weiteren Ausführungsbeispiel können die elektrischen Schaltungen der FIGUREN als unabhängige Module implementiert werden (z.B. eine Einrichtung mit assoziierten Komponenten und Schaltungsanordnung, die ausgebildet sind zum Durchführen einer spezifischen Anwendung oder Funktion) oder können als Steckmodule in eine applikationsspezifische Hardware von Elektronikeinrichtungen implementiert werden. Man beachte, dass bestimmte Ausführungsformen der vorliegenden Offenbarung ohne Weiteres in einem System-on-Chip(SOC)-Packet entweder ganz oder teilweise enthalten sein können. Ein SOC stellt einen IC dar, der Komponenten eines Computers oder eines anderen Elektroniksystems in einen einzelnen Chip integriert. Er kann digitale, analoge, Mischsignal- und oftmals Hochfrequenzfunktionen enthalten: sie alle können auf einem einzelnen Chipsubstrat vorgesehen werden. Andere Ausführungsformen können ein Multichipmodul (MCM) enthalten, wobei sich mehrere separate ICs innerhalb eines einzelnen Elektronikpackage befinden und ausgebildet sind zum engen Interagieren miteinander durch das Elektronikpackage. In verschiedenen Ausführungsformen können die Verstärkungsfunktionalitäten in einem oder mehreren Siliziumkernen in applikationsspezifischen integrierten Schaltungen (ASICs), feldprogrammierbaren Gatearrays (FPGAs) und anderen Halbleiterchips implementiert werden.
Es ist auch unerlässlich anzumerken, dass alle Spezifikationen, Abmessungen und Beziehungen, die hierin umrissen sind (z.B. die Anzahl an Prozessoren, Logikoperationen usw.), lediglich zu Zwecken des Beispiels und der Lehre vorgelegt worden sind. Solche Informationen können erheblich variiert werden, ohne von dem Gedanken der vorliegenden Offenbarung oder dem Schutzbereich der beigefügten Ansprüche abzuweichen. Die Spezifikationen gelten nur für ein nicht beschränkendes Beispiel und sollten dementsprechend als solches ausgelegt werden. In der obigen Beschreibung sind Ausführungsbeispiele unter Bezugnahme auf bestimmte Prozessor- und/oder Komponentenanordnungen beschrieben worden. Verschiedene Modifikationen und Änderungen können an solchen Ausführungsformen vorgenommen werden, ohne von dem Schutzbereich der beigefügten Ansprüche abzuweichen. Die Beschreibung und Zeichnungen sind entsprechend in einem veranschaulichenden denn in einem restriktiven Sinne anzusehen.
In gewissen Kontexten können die hierin erörterten Merkmale auf medizinische Systeme, wissenschaftliche Instrumentierung, drahtlose und verdrahtete Kommunikationen, Radar, industrielle Prozesssteuerung, Audio- und Videogeräte, Stromerfassung, Instrumentierung (die hochpräzise sein kann) und andere Systeme anwendbar sein, die Analog-Digital-Wandler oder Systeme mit Verzögerungsleitungen nutzen. Zudem können gewisse oben erörterte Ausführungsformen in Technologien für medizinische Bildgebung, Patientenüberwachung, medizinische Instrumentierung und medizinische Versorgung zuhause bereitgestellt werden. Dies könnte Lungenmonitore, Beschleunigungsmesser, Herzratenmonitore Schrittmacher usw. beinhalten. Andere Anwendungen können automotive Technologien für Sicherheitssysteme involvieren (z.B. Stabilitätskontrollsysteme, Fahrerassistenzsysteme, Bremssysteme, Infotainment- und Innenanwendungen beliebiger Art). Zudem können Antriebsstrangsysteme (beispielsweise in Hybrid- und Elektrofahrzeugen) Hochpräzisionsdatenumwandlungsprodukte in der Batterieüberwachung, in Steuersystemen, Meldesteuerungen, Wartungsaktivitäten usw. verwenden.
Bei noch weiteren beispielhaften Szenarien können die Lehren der vorliegenden Offenbarung in den industriellen Märkten anwendbar sein, die Prozesssteuersysteme enthalten, die dazu beitragen, die Produktivität, Energieeffizienz und Zuverlässigkeit anzutreiben. In Verbraucheranwendungen können die Lehren der oben erörterten Signalverarbeitungsschaltungen für die Bildverarbeitung, Autofokus und Bildstabilisierung (z.B. für digitale Stehbildkameras, Camcorder usw.) angewendet werden. Zu anderen Verbraucheranwendungen können Audio- und Videoprozessoren für Home-Theater-Systeme, DVD-Recorder und hochauflösende Fernsehgeräte zählen. Noch weitere Verbraucheranwendungen können fortgeschrittene Touchscreen-Controller beinhalten (z.B. für einen beliebigen Typ von tragbarer Medieneinrichtung). Somit könnten solchen Technologien ohne Weiteres Teil von Smartphones, Tablets, Sicherheitssystemen, PCs, Gaming-Technologien, Virtual Reality, Simulationstraining usw. sein.
Man beachte, dass mit den hierin bereitgestellten zahlreichen Beispielen eine Interaktion bezüglich zwei, drei, vier oder mehr elektrischen Komponenten beschrieben werden kann. Dies ist jedoch nur zu Zwecken der Klarheit und des Beispiels geschehen. Es versteht sich, dass das System auf beliebige geeignete Weise konsolidiert werden kann. Zusammen mit ähnliche Designalternativen können beliebige der dargestellten Komponenten, Module und Elemente der Figuren in verschiedenen möglichen Ausbildungen kombiniert werden, die alle klar innerhalb des breiten Schutzbereichs dieser Patentschrift liegen. In gewissen Fällen kann es leichter sein, eine oder mehrere der Funktionalitäten eines gegebenen Satzes von Flüssen nur durch Bezugnahme auf eine bestimmte Anzahl von elektrischen Komponenten zu beschreiben. Es versteht sich, dass die elektrischen Schaltungen der FIGUREN und ihre Lehren ohne Weiteres skaliert werden können und eine große Anzahl von Komponenten berücksichtigen können sowie kompliziertere/ausgeklügeltere Anordnungen und Ausbildungen. Dementsprechend sollten die bereitgestellten Beispiele den Schutzbereich nicht beschränken oder die umfassenden Lehren der elektrischen Schaltungen, die potentiell auf eine Unzahl von anderen Architekturen angewendet, blockieren.
Man beachte, dass in dieser Patentschrift Bezüge auf verschiedene Merkmale (z.B. Elemente, Strukturen, Module, Komponenten, Schritte, Operationen, Charakteristika usw.), die in „einer Ausführungsform“, einem „Ausführungsbeispiel“, „einer anderen Ausführungsform“, „einigen Ausführungsformen“, „verschiedenen Ausführungsformen“, „anderen Ausführungsformen“; „alternativer Ausführungsform“ und dergleichen enthalten sind, bedeuten sollen, dass alle derartigen Merkmale in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung enthalten sind, aber in den gleichen Ausführungsformen kombiniert oder möglicherweise nicht notwendigerweise kombiniert werden können.
Zahlreiche andere Änderungen, Substitutionen, Variationen, Abänderungen und Modifikationen können zu einem Fachmann ermittelt werden, und es ist beabsichtigt, dass die vorliegende Offenbarung alle derartigen Änderungen, Substitutionen, Variationen, Abänderungen und Modifikationen umfasst, die in den Schutzbereich der beigefügten Ansprüche fallen. Zur Unterstützung des United States Patent and Trademark Office (USPTO) und außerdem etwaige Leser eines beliebigen, auf dieser Anmeldung erteilten Patents beim Auslegen der hieran angehängten Ansprüche möchte die Anmelderin anmerken, dass die Anmelderin: (a) nicht beabsichtigt, dass die beigefügten Ansprüche Absatz sechs (6) von 35 U.S.C. Abschnitt 112 aufruft, wie er zum Zeitpunkt der Einreichung hiervon existiert, sofern nicht die Wörter „Mittel für“ oder „Schritt für“ spezifisch in den bestimmten Ansprüchen verwendet werden; und (b) durch keinerlei Feststellung in der Patentschrift beabsichtigt, diese Offenbarung auf irgendeine Weise zu beschränken, die sich nicht anderweitig in den beigefügten Ansprüchen widerspiegelt.
WEITERE ANMERKUNGEN, BEISPIELE UND IMPLEMENTIERUNGEN
Man beachte, dass alle optionalen Merkmale der oben beschriebenen Vorrichtung auch bezüglich des hierin beschriebenen Verfahrens oder Prozesses implementiert werden können und Details in den Beispielen überall in einer oder mehreren Ausführungsformen verwendet werden können.
In einem ersten Beispiel wird ein System bereitgestellt (das eine beliebige geeignete Schaltungsanordnung, Teiler, Kondensatoren, Widerstände, Induktoren, ADWs, DFFs, Logikgatter, Software, Hardware, Verknüpfungen usw. enthalten kann), das Teil eines beliebigen Typs von Computer sein kann, der weiterhin eine an mehrere Elektronikkomponenten gekoppelte Leiterplatte enthalten kann. Das System kann Mittel enthalten zum Takten von Daten von dem digitalen Kern auf eine erste Datenausgabe eines Makro unter Verwenden eines ersten Takts, wobei der erste Takt ein Makro-Takt ist; Mittel zum Takten der Daten von dem ersten Datenausgang des Makro in die physische Schnittstelle unter Verwendung eines zweiten Takts, wobei der zweite Takt ein Takt einer physischen Schnittstelle ist; Mittel zum Takten eines ersten Rücksetzsignals von dem digitalen Kern auf einen Rücksetzausgang des Makro unter Verwendung des Makro-Takts, wobei die erste Rücksetzsignalausgabe als ein zweites Rücksetzsignal verwendet wird; Mittel zum Abtasten des zweiten Rücksetzsignals unter Verwendung eines dritten Takts, der eine Taktrate über der Rate des zweiten Takts bereitstellt, zum Generieren eines abgetasteten Rücksetzsignals; und Mittel zum Zurücksetzen des zweiten Takts auf einen vorbestimmten Zustand in der physischen Schnittstelle als Reaktion auf einen Übergang des abgetasteten Rücksetzsignals.
Die ‚Mittel für‘ in diesen Fällen (oben) können (unter anderem) das Verwenden einer beliebigen hierin erörterten geeigneten Komponente beinhalten zusammen mit einer beliebigen geeigneten Software, Schaltungsanordnung, Zentrale, Computercode, Logik, Algorithmen, Hardware, Controller, Schnittstelle, Verknüpfung, Bus, Kommunikationspfad usw. In einem zweiten Beispiel enthält das System einen Speicher, der weiterhin maschinenlesbare Anweisungen aufweist, die bei Ausführung bewirken, dass das System beliebige der oben erörterten Aktivitäten durchführt.

Claims

Zeitkontinuierliche (CT - Continuous Time)-Verzögerungsleitung zum Verzögern eines differenziellen analogen Eingangspaars in einer ein Restsignal erzeugenden Schaltung, wobei die CT-Verzögerungsleitung Folgendes aufweist: eine oder mehrere Resonanzgitterstrukturen (LC) zum Generieren eines verzögerten differenziellen analogen Eingangssignalpaars, wobei jede LC-Gitterstruktur zwei induktive Komponenten und zwei kapazitive Komponenten aufweist, wobei entweder (1) die beiden induktiven Komponenten kreuzgekoppelt sind oder (2) die beiden kapazitiven Komponenten kreuzgekoppelt sind; und wobei das Restsignal aus dem verzögerten differenziellen analogen Eingangssignalpaar und einer gefilterten Version des differenziellen analogen Eingangspaars erzeugt wird.
CT-Verzögerungsleitung nach Anspruch 1, wobei: die eine oder mehreren LC-Gitterstrukturen mehrere in mehreren Stufen kaskadierte LC-Gitterstrukturen aufweisen, wobei jede Stufe eine andere Resonanzfrequenz besitzt, um eine breitbandige Verzögerung über der Frequenz bereitzustellen.
CT-Verzögerungsleitung nach Anspruch 1 oder 2, wobei: die CT-Verzögerungsleitung zwischen einen Eingang mit dem differenziellen analogen Eingangspaar und einem Summierungsknoten mit der gefilterten Version des differenziellen analogen Eingangspaars geschaltet ist; das differenzielle analoge Eingangspaar durch einen Flash-Analog-Digital-Wandler (ADW) oder einen Delta-Sigma-ADW digitalisiert wird; und ein digitales differenzielles Ausgangspaar des Flash-ADW oder des Delta-Sigma-ADW an einen Digital-Analog-Wandler DAW geliefert wird, um die gefilterte Version des differenziellen analogen Eingangspaars zu erzeugen.
CT-Verzögerungsleitung nach Anspruch 3, wobei: die induktiven Komponenten eine Induktanz L besitzen, die kapazitiven Komponenten eine Kapazität C besitzen und der ADW eine Taktfrequenz von f_CK besitzt; L und C gemäß dem Folgenden bestimmt werden, falls die Verzögerung auf das 1,5-fache der Taktperiode des ADW angepasst ist: $L = \frac{3 Z_{o}}{4 N f_{C K}} und C = \frac{3}{4 N Z_{o} f_{C K}}$
wobei N die Anzahl kaskadierter Gitterstrukturen in der CT-Verzögerungsleitung ist.
Mehrere zeitkontinuierliche (CT) Verzögerungsleitungen, in einem integrierten Schaltungschip implementiert, wobei jede der CT-Verzögerungsleitungen Folgendes aufweist: eine oder mehrere Resonanzgitterstrukturen (LC) zum Verzögern eines differenziellen analogen Eingangs, wobei jede der LC-Gitterstrukturen zwei induktive Komponenten und zwei kapazitive Komponenten aufweist; wobei ein Magnetflussmuster der induktiven Komponenten der mehreren CT-Verzögerungsleitungen ein Schachbrettmuster besitzt, wenn ein differenzielles Wechselstrom(AC)-Signal an einen Eingang jeder CT-Verzögerungsleitung angelegt wird, um die Kopplung zwischen den induktiven Komponenten zwischen den mehreren CT-Verzögerungsleitungen zu reduzieren, wobei das Schachbrettmuster eine bestimmte Flussdirektionalität von benachbarten induktiven Komponenten zwischen (1) X = einer induktiven Komponenten mit einem Fluss, der von dem Substrat nach oben zu der Oberfläche des integrierten Schaltungschips verläuft, und (2) O = einer induktiven Komponenten mit einem Fluss, der von der Oberfläche des integrierten Schaltungschips zu dem Substrat des integrierten Schaltungschips verläuft, abwechselt.
Mehrere CT-Verzögerungsleitungen nach Anspruch 5, wobei: zwei der CT-Verzögerungsleitungen jeweils zwei kaskadierte Gitterstrukturen mit zwei induktiven Komponenten L1p, L1n in einer ersten Gitterstruktur und zwei induktive Komponenten L2p und L2n in einer zweiten Gitterstruktur umfassen; wobei L1p, L1n, L2p und L2n räumlich als vier planare Induktoren gemäß dem folgenden Gittermuster angeordnet sind: L1p L2p L1n L2n
Mehrere CT-Verzögerungsleitungen nach Anspruch 6, wobei L1p und L2p in Reihe geschaltet sind und L1n und L2n in Reihe geschaltet sind; und/oder wobei: die beiden der CT-Verzögerungsleitungen jeweils einen differenziellen Eingangsport IN+, IN- und einen differenziellen Ausgangsport OUT+, OUT- besitzen, IN+ mit einem Anschluss von L1p verbunden ist; OUT+ mit einem Anschluss von L2p verbunden ist; IN- mit einem Anschluss von L1n verbunden ist; und OUT- mit einem Anschluss von L2n verbunden ist; und/oder wobei das Magnetflussmuster einem der Folgenden folgt: L1p = X L2p = 0 L1n = O L2n = X

oder L1p = O L2p = X L1n = X L2n = O
Mehrere CT-Verzögerungsleitungen nach einem der Ansprüche 5 bis 7, wobei die induktiven Komponenten der LC-Gitterstrukturen kreuzgekoppelt sind und/oder die kapazitiven Komponenten der LC-Gitterstrukturen kreuzgekoppelt sind.
Mehrere CT-Verzögerungsleitungen nach einem der Ansprüche 5 bis 8, wobei: die Verzögerungsleitungen zum Verzögern eines differenziellen analogen Eingangspaars in einer Schaltung, die ein Restsignal erzeugt, ausgebildet sind, wobei die eine oder mehreren LC-Gitterstrukturen zum Generieren eines verzögerten differenziellen analogen Eingangssignalpaars ausgebildet sind; und das Restsignal aus dem verzögerten differenziellen analogen Eingangssignalpaar und einer gefilterten Version des differenziellen analogen Eingangssignalpaars erzeugt wird.
Mehrere CT-Verzögerungsleitungen nach Anspruch 9, wobei: die eine oder mehreren LC-Gitterstrukturen mehrere in mehreren Stufen kaskadierte LC-Gitterstrukturen aufweisen, wobei jede Stufe eine andere Resonanzfrequenz besitzt, um eine breitbandige Verzögerung über der Frequenz bereitzustellen.
Mehrere CT-Verzögerungsleitungen nach Anspruch 9 oder 10, wobei: die CT-Verzögerungsleitung zwischen einen Eingang mit dem differenziellen analogen Eingangspaar und einem Summierungsknoten mit der gefilterten Version des differenziellen analogen Eingangspaars geschaltet ist; das differenzielle analoge Eingangspaar durch einen Flash-Analog-Digital-Wandler (ADW) digitalisiert wird; und ein digitales differenzielles Ausgangspaar des Flash-ADW an einen Digital-Analog-Wandler DAW geliefert wird, um die gefilterte Version des differenziellen analogen Eingangspaars zu erzeugen.
Mehrere CT-Verzögerungsleitungen nach Anspruch 9 oder 10, wobei: die CT-Verzögerungsleitung zwischen einen Eingang mit dem differenziellen analogen Eingangspaar und einem Summierungsknoten mit der gefilterten Version des differenziellen analogen Eingangspaars geschaltet ist; das differenzielle analoge Eingangspaar durch einen Sigma-Delta-Analog-Digital-Wandler (ADW) digitalisiert wird; und ein digitales differenzielles Ausgangspaar des Sigma-Delta-ADW an einen Digital-Analog-Wandler DAW geliefert wird, um die gefilterte Version des differenziellen analogen Eingangspaars zu erzeugen.
Mehrere CT-Verzögerungsleitungen nach einem der Ansprüche 9 bis 12, wobei für mindestens eine der CT-Verzögerungsleitungen: die induktiven Komponenten eine Induktanz L besitzen, die kapazitiven Komponenten eine Kapazität C besitzen und ein Analog-Digital-Wandler (ADW), der das differenzielle analoge Eingangspaar mit einer Taktfrequenz von f_CK filtert; L und C gemäß dem Folgenden bestimmt wird, falls die Verzögerung auf das 1,5-fache der Taktperiode des ADW angepasst ist, der das differenzielle analoge Eingangspaar filtert: $L = \frac{3 Z_{o}}{4 N f_{C K}} und C = \frac{3}{4 N Z_{o} f_{C K}}$
wobei N die Anzahl kaskadierter Gitterstrukturen in der CT-Verzögerungsleitung ist.
Schaltung zum Bereitstellen eines Restsignals, wobei die Schaltung Folgendes aufweist: eine zeitkontinuierliche (CT) Verzögerungsleitung zum Verzögern eines differenziellen analogen Eingangspaars, um ein verzögertes differenzielles analoges Eingangspaar bereitzustellen, wobei die CT-Verzögerungsleitung eine oder mehrere der Folgenden aufweist: eine Resonanzgitterstruktur (LC) und eine Übertragungsleitung; einen Analog-Digital-Wandler (ADW) zum Umwandeln des differenziellen analogen Eingangspaars in ein differenzielles digitales Ausgangspaar; und einen Digital-Analog-Wandler (DAW) zum Umwandeln des differenziellen digitalen Ausgangspaars in ein gefiltertes differenzielles analoges Eingangspaar; wobei das Restsignal aus dem verzögerten differenziellen analogen Eingangssignalpaar und einer gefilterten Version des differenziellen analogen Eingangspaars erzeugt wird.
Resterzeugungsschaltung nach Anspruch 14, wobei eine oder mehrere der folgenden Bedingungen gelten: a) die LC-Gitterstruktur weist zwei induktive Komponenten und zwei kapazitive Komponenten auf und entweder die induktiven Komponenten sind kreuzgekoppelt oder die kapazitiven Komponenten sind kreuzgekoppelt; b) die Übertragungsleitung weist eine oder mehrere der Folgenden auf: Mikrostreifen-Übertragungsleitung, koplanare Wellenleiterübertragungsleitung und vollständig abgeschirmte koaxialartige Übertragungsleitung.