TWI645679B - 用於多階噪訊移頻數位類比轉換器之適應性數位量化噪訊抵銷濾波器 - Google Patents

用於多階噪訊移頻數位類比轉換器之適應性數位量化噪訊抵銷濾波器 Download PDF

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Abstract

對連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)而言，量化噪訊抵銷作用通常需要準確估算轉移函數，例如，前端調變器之一噪訊轉移函數以及後端調變器之一訊號轉移函數。為提供量化噪訊抵銷作用，數位量化噪訊抵銷濾波器可適應性地追蹤由於積分器增益誤差、快閃式數位類比轉換器時點誤差，以及級間增益及時點誤差而產生的轉移函數變數。追蹤轉移函數之進行，係經由經注入最大長度線性回饋移頻暫存器(LFSR)序列急調變器輸出之間之直接交互關聯後，再藉由力用可程式化有限脈衝響應(PFIR)濾波器準確調校轉移函數將此等非理想效果校正。

Description

用於多階噪訊移頻數位類比轉換器之適應性數位量化噪訊抵銷濾波器
本發明係關於類比數位轉換器(ADC)；更詳而言之，特指用於多階噪訊移頻delta-sigma數位類比轉換器之適應性數位量化噪訊抵銷濾波器
於許多電子應用中，一類比輸入訊號係轉換為一數位輸出訊號(如用於進一步數位訊號處理)。舉例而言，於精密測量系統(precision measurement systems)中，電子設備係設置一或多個感測器進行測量，而該些感測器係可產生一類比訊號，該類比訊號經提供作為一類比數位轉換器(ADC)之輸入以產生用於更進一步處理之一數位輸出訊號。於另一實例中，一天線基於空氣中攜帶資訊/訊號之電磁波產生一類比訊號，經由天線所產生之類比訊號將作為一輸入訊號，經提供至類比數位轉換器以產生用於進一步處理之一數位輸出訊號。
類比數位轉換器存在於許多地方，例如寬頻傳輸系統(broadband communication systems)、音頻系統(audio systems)、接收器系 統(receiver systems)等。類比數位轉換器可轉換表示真實世界現象之類比電子訊號如光、聲音、溫度或壓力等，以用於資料處理。類比數位轉換器常被使用於廣泛用途中，包含通訊、能源、健康照護、儀器與測量、馬達與電源控制、工業自動化與航太/國防用途，各用途對於速度、效能、功率、成本與尺寸上可能有不同的需求，因此類比數位轉換器之設計係一項非常重要的工作。隨著需要類比數位轉換器之用途增加，對於準確且可信賴之轉換效能的需求亦相應成長。
在一實施例中揭示一種追蹤一多階類比數位轉換器(ADC)中數位量化噪訊抵銷之一轉移函數之方法，該方法包含：於該多階ADC之一前端之一量化器注入一顫動訊號，其中該顫動訊號係為一最大長度線性回饋移頻暫存器序列；測定該多階ADC之一數位輸出訊號之一交互關聯函數以及該顫動訊號，以測定該多階ADC之一轉移函數；以及根據該交互關聯函數更新用於數位量化噪訊抵銷之一可程式化濾波器之係數。
在另一實施例中揭示一種系統，用於追蹤在一多階類比數位轉換器(ADC)中之一數位量化噪訊抵銷之一轉移函數，該系統包含：一顫動元件，以產生一最大長度線性回饋移頻暫存器(LFSR)序列，該顫動元件係耦合於該多階ADC之一前端之一量化器；一交互關聯硬體元件，其接收該多階ADC之一數位訊號以及該最大長度LFSR序列，並產生一交互關聯函數之係數；以及一數位量化噪訊抵銷濾波器，其係可根據該交互關聯函數之係數進行程式化。
在又另一實施例中揭示一種裝置，其包含：經串連之複數連續時間類比數位轉換器(ADC)；產生類似於一脈衝響應之一序列並將該序列注入該等複數ADC中之一第一ADC之一量化器之手段；計算該序列以及該等複數ADC其中一ADC之一經提供數位輸出間之一交互關聯之係數之手段；以及根據該交互關聯函數之係數進行程式化之數位量化噪訊抵銷作業之手段。
102‧‧‧迴路濾波器
104‧‧‧量化器
106‧‧‧數位類比轉換器
1 202‧‧‧運算放大器
2 204‧‧‧運算放大器
3 206‧‧‧運算放大器
208‧‧‧快閃式量化器
2A 210‧‧‧數位類比轉換器
212‧‧‧延遲元件
1 214‧‧‧數位類比轉換器
1 302‧‧‧類比數位轉換器
2 304‧‧‧類比數位轉換器
306‧‧‧數位訊號轉移函數
308‧‧‧數位噪訊轉移函數
310‧‧‧總合節點
u402‧‧‧顫動訊號
q404‧‧‧顫動訊號
d406‧‧‧顫動訊號
v 408‧‧‧調變器輸出
502‧‧‧PN件
1 510‧‧‧迴路濾波器
2 520‧‧‧迴路濾波器
530‧‧‧交互關聯件
540‧‧‧交互關聯件
602‧‧‧累進器
704‧‧‧關聯器、乘算器
2 802‧‧‧降頻
2 804‧‧‧降頻
810‧‧‧訊號鏈
812‧‧‧元件
2 814‧‧‧降頻
2 816‧‧‧降頻
820‧‧‧訊號鏈
822‧‧‧降頻2
824‧‧‧降頻2
826‧‧‧元件
902‧‧‧元件
904‧‧‧元件
906‧‧‧可程式化有限脈衝響應訊號轉移函數
912‧‧‧元件
914‧‧‧元件
916‧‧‧可程式化有限脈衝響應噪訊轉移函數
930‧‧‧數位處理
1002‧‧‧步驟
1004‧‧‧步驟
1006‧‧‧步驟
1008‧‧‧步驟
1010‧‧‧步驟
1012‧‧‧步驟
1014‧‧‧步驟
1016‧‧‧步驟
1018‧‧‧步驟
1102‧‧‧步驟
1104‧‧‧步驟
1106‧‧‧步驟
圖1係為一delta-sigma類比數位轉換器(DS ADC)之系統範例圖。
圖2係為本發明所揭露一1-2連續時間多階噪訊移頻delta-sigma類比數位轉換器(CT MASH ADC)實施例之系統範例圖。
圖3係為本發明所揭露一二階段多階噪訊移頻數位類比轉換器實施例之一範例(更高層級視圖)，其具有數位量化噪訊抵銷作用。
圖4係為本發明所揭露一單一迴路調變器實施例之一模組，其具有經注入於該量化器之一顫動訊號。
圖5係為本發明所揭露一二階段多階噪訊移頻數位類比轉換器實施例之一範例，其具有交互關聯硬體元件。
圖6係為本發明所揭露交互關聯硬體元件實施例之一範例。
圖7係為本發明所揭露於該交互關聯硬體元件內之時間共享作用。
圖8係為本發明所揭露降頻至一較低時域之示意圖。
圖9係為本發明所揭露用於具有降頻作業之多階噪訊移頻數位類比轉 換器之數位量化噪訊抵銷訊號通道。
圖10係為本發明所揭露透過交互關聯追蹤訊號轉移函數以決定數位濾波器係數之一方法流程圖。
圖11係為本發明所揭露追蹤一連續時間多階噪訊移頻delta-sigma類比數位轉換器(CT MASH ADC)之轉移函數之一方法流程圖。
對連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)而言，量化噪訊抵銷作用通常需要準確估算轉移函數，例如，前端調變器之一噪訊轉移函數以及後端調變器之一訊號轉移函數。為提供量化噪訊抵銷作用，數位量化噪訊抵銷濾波器可適應性地追蹤由於積分器增益誤差、快閃式數位類比轉換器時點誤差，以及級間增益及時點誤差而產生的轉移函數變數。追蹤轉移函數之進行，係經由經注入最大長度線性回饋移頻暫存器(LFSR)序列急調變器輸出之間之直接交互關聯後，再藉由力用可程式化有限脈衝響應(PFIR)濾波器準確調校轉移函數將此等非理想效果校正。
設計類比數位轉換器(ADC)
類比數位轉換器係為電子裝置，其可將一類比訊號所攜帶之一連續物理量轉換成一代表數量振幅(amplitude)之一數位碼(或轉換成攜帶該數位碼之一數位訊號)。因該轉換涉及該類比輸入訊號之量化(quantization)，故其將產生少量誤差。通常透過類比輸入訊號之週期性採樣來進行量化。該結果為一數位值序列(如，一數位訊號)，其係將一連 續時間與連續振幅類比輸入訊號轉換成一離散時間與離散振幅數位訊號。一類比數位轉換器可藉由以下應用需求定義：其頻寬(bandwidth)(其可適當轉換成一數位訊號之類比訊號之頻率範圍)與其解析度(resolution)(最大類比訊號可被劃分並表示於數位訊號中之離散層級數量)。一類比數位轉換器亦可具有多種用於量化類比數位轉換器動態表現之規格，包含訊噪失真比(signal-to-noise-and-distortion ratio，SINAD)、有效位元數(effective number of bits，ENOB)、訊噪比(signal to noise ratio，SNR)、總諧波失真(total harmonic distortion，THD)、總諧波失真加噪訊(total harmonic distortion plus noise，THD+N)與無雜波動態範圍(spurious free dynamic range)。類比數位轉換器具有多種不同設計，其可基於用途需求與性能規格進行選擇。
基於delta-sigma(DS)調變之類比數位轉換器(於此表示為DS ADCs)已廣泛使用於數位音頻與高精密儀器系統中。圖1係一delta sigma類比數位轉換器(DS ADC)之系統圖範例，於此有時係指一delta sigma調變器(modulator)。該DS類比數位轉換器包含迴路濾波器(loop filter)102、量化器(quantizer)104與回饋型數位類比轉換器(feedback digital-to-analog converter，DAC)106(例如一數位類比轉換器於DS類比數位轉換器之回饋路徑中)。
一DS類比數位轉換器通常具有低成本高解析度將一類比輸入訊號轉換成一數位訊號之優點。通常一DS類比數位轉換器係利用一DS調變器對類比訊號u進行編碼。量化器104可用於此目的，採用例如一低解析度類比數位轉換器，作為一1位元類比數位轉換器、快閃式類比數位轉換器、快閃式量化器等。於可適用時，該DS類比數位轉換器可將一數位濾 波器(未顯示於圖中)應用至DS調變器之輸出(例如量化器104)以形成一高解析度數位輸出。具有一或多個積分器(integrators)之迴路濾波器102，係可經包含於其中以提供誤差回饋至DS類比數位轉換器，並協助來自量化器104之噪訊從基帶移頻至高頻率。該誤差之產生通常係由於採用了原始類比輸入訊號u與一使用回饋型數位類比轉換器106產生原始類比輸入訊號之重建版本(數位化訊號v係經轉換回一類比訊號)之間的差異。一DS類比數位轉換器之一關鍵特徵，係為其將量化噪訊q(來自量化器104)推至更高頻率之能力，於此亦稱為噪訊移頻(noise shaping)。而噪訊移頻之數量係取決於迴路濾波器102之階數。由於其相當常見，現已提出DS類比數位轉換器以及採用DS類比數位轉換器之架構的許多變化。
回饋型數位類比轉換器106一般係與一類比數位轉換器(ADC)設置於一回饋配置中，意即，類比數位轉換器之輸出係經提供於回饋型數位類比轉換器106之輸入端，且回饋型數位類比轉換器106之輸出亦經回饋至類比數位轉換器之輸入通道。一般而言，該回饋型數位類比轉換器106係為一多位元數位類比轉換器，其係搭配由該回饋型數位類比轉換器之輸入位元所控制之複數單元元件一同實施。各該等單元元件，例如電流導引單元，自輸送至該回饋型數位類比轉換器106之輸入數位碼v產生該回饋型數位類比轉換器之一部份類比輸出訊號。於某些情況下，該等單元元件係指如構成該回饋型數位類比轉換器106之數位類比轉換器元件。於某些情況下，該等數位類比轉換器元件係指如單元元件者，因為電流導引電路係可理想地將相同數量之電流引導至該輸出端(例如該等數位類比轉換器元件之權重相同或具有相同權值)。
多階噪訊移頻類比數位轉換器(MASH ADC)
DS類比數位轉換器上之多種變化已被提出以於各種系統達成合適之各種優點。於某些用途中，DS類比數位轉換器係經調適以滿足功率考量，而其他某些DS類比數位轉換器中有係經調適以減低複雜度。於某些情況下，DS類比數位轉換器係藉由提供增加對於錯誤與/或噪訊之控制，經調適以滿足精密度之考量。舉例而言，於強調噪訊移頻之用途中，係可使用一更高階數DS調變器，例如魚迴路濾波器中使用更多積分器與回饋通道以將更多量化噪訊移頻至高頻率。DS類比數位轉換器(如圖1所示)將量化噪訊之移頻結合超取樣(oversampling)以權衡(trade off)解析度與訊號頻寬。高階噪訊形成與多位元實施允許更多積極取捨，但會有類比數位轉換器不穩定之風險。
現今已有具有多重DS類比數位轉換器之多階噪訊移頻類比數位轉換器。一般而言，多階噪訊移頻類比數位轉換器具有多中階段，例如，複數DS類比數位轉換器。於一範例中，一多階噪訊移頻類比數位轉換器係可具有兩階段，例如一前端與一後端。各階段接受一相應類比輸入並輸出一相應數位輸出。於某些情況下，該等階段係接受相同類比輸出。於某些情況下，該等階段接收不同類比輸入。舉例而言，某些多階噪訊移頻類比數位轉換器具有一前端與一後段，而提供至每一調變器之輸入係為不同。某些多階噪訊移頻類比數位轉換器所具有階段之實施方式係為不同。多階噪訊移頻類比數位轉換器透過依賴於個別穩定DS調變器之串聯(cascading)來解決不穩定性之問題。然而，多階噪訊移頻類比數位轉換器係依賴於量化噪訊之抵銷，其需要類比與數位轉移函數間之精確匹配。
一般而言，多階噪訊移頻類比數位轉換器可包含複數階段(串聯DS調變器)，用以將系統之訊號及誤差數位化，以以滿足關於頻寬、解析度以及訊噪比之設計要求。多階噪訊移頻類比數位轉換器其中一個優點係為，該設計可串聯穩定低階迴路，同時達成(可能不穩定之)高階迴路之良好效能。於一範例中，該第一階段利用一第一類比數位轉換器，自該類比輸入訊號產生一數位輸出訊號。係可自第一數位類比轉換器之類比輸出中減去於該第一階段中提供至量化器之輸入(或相當地，第一迴路濾波器/積分器之輸出)以取得該第一階段量化噪訊。該第一階段量化噪訊係由第二階段數位化。所得之結果係為該第一階段產生一代表其量化噪訊之類比訊號，且該第二階段使用一第二類比數位轉換器量化該第一階段之量化噪訊。該多階段方法係可減少量化噪訊，並使多階噪訊移頻類比數位轉換器達到更高效能。假如使用更多階段，可將該第二數位類比轉換器之類比輸出減去該第二階段中經提供至量化器之輸入(或相當地，第二迴路濾波器或積分器之輸出)，以取得第二階段量化噪訊，其可再由一第三階段進行量化。提供至量化器之輸入或迴路濾波器/積分器之輸出係可於減算前受一延遲元件所延遲。該延遲元件係可具有可能匹配之跨導(transconductance)以及用於從該延遲元件輸入端之該類比訊號產生該數位類比轉換器之類比輸出之一訊號通道的群延遲(group delay)。為產生多階噪訊移頻類比數位轉換器之最終輸出，各該等輸出係可經過結合。有效地，該結果係為該第一階段之量化噪訊受第二階段所抑制，且來自該第二階段之量化噪訊受第三階段所抑制(當使用三個串聯一階迴路時，可取得如單一三級迴路時索取得相同之噪訊抑制)。
如圖2所示，係為本發明一1-2連續時間多階噪訊移頻delta sigma類比數位轉換器(CT MASH ADC)實施例之系統範例圖。於此範例中，連續時間多階噪訊移頻delta sigma類比數位轉換器具有二階段：一第一階delta sigma調變器，其作為第一階段(或前端，以MOD1表示)，以及一第二階delta sigma調變器，其作為第二階段(或後端，以MOD2表示)。第一階段(或前端)產生一第一數位輸出V1，第二階段(或後端)產生一第二數位輸出V2。該delta sigma調變器之階數係由該階段中之積分器(回饋迴路數量)所決定。該第一階段(前端)僅具有一積分器(例如，具有產生輸出訊號X1之運算放大器1 202之積分器)，故其係為一第一階調變器。該第二階段(後端)具有二積分器(例如，具有產生輸出訊號X2之運算放大器2 204，以及具有產生輸出訊號X3之運算放大器3 206之積分器)，故其係為一第二階調變器。雖然本範例係為一1-2連續時間多階噪訊移頻delta sigma類比數位轉換器，但本發明揭露內容係適用於各種轉換器，包括其他連續時間多階噪訊移頻delta sigma類比數位轉換器架構、離散時間(DT)多階噪訊移頻delta sigma類比數位轉換器架構、混合型連續時間-離散時間(CT-DT)多階噪訊移頻delta sigma類比數位轉換器架構，以及連續時間、離散時間或混合型連續時間-離散時間管線式調變器(pipeline modulator)等。
又如圖2所示，由該第一階前端內之快閃式量化器(FLASH1)208所提供之粗量化殘留，係經輸送至第二階後端，並受該第二階後端所數位化。該第一階前端內之積分器之輸出(或提供至快閃式量化器FLASH1 208之輸入)X1係經FLASH1 208數位化，以產生數位輸出V1。數位輸出V1係經提供為數位類比轉換器2A(DAC2A)210之輸入， 以產生一類比輸出訊號。X1(或於延遲元件212之輸出之一延遲版本之X1)以及DAC2A 210類比輸出間之差異，係可取得該粗量化之殘留。延遲元件212係可具有可能匹配之跨導(transconductance)以及用於產生該DAC2A 210類比輸出之一訊號通道之群延遲，例如，通過FLASH1 208以及DAC2A 210之通道。前端V1之輸出以及後端V2之輸出係於數位域中經過適當結合，作為1-2連續時間多階噪訊移頻delta sigma類比數位轉換器之最終數位字。
量化噪訊抵銷作用
縱使提供多階段會增加複雜性與成本，但若量化噪訊之抵銷能適當執行，則多階噪訊移頻類比數位轉換器能達到顯著之效能。圖3顯示(一高階圖表)一具有數位量化噪訊抵銷之兩階段多階噪訊移頻類比數位轉換器之範例，其可提供量化噪訊之抵銷。雖然該範例僅顯示兩階段，但由本發明所揭露可預想該數位量化噪訊抵銷可應用於具有多於二階段之多階噪訊移頻類比數位轉換器上。兩個類比數位轉換器，類比數位轉換器1(ADC1)302與類比數位轉換器2(ADC2)304係以串聯設置，代表該等類比數位轉換器係於兩個不同階段。各類比數位轉換器自其輸入端至其輸出端具有一訊號轉移函數(STF)，STF1與STF2。由ADC1 302引入之量化噪訊q係出現於其輸出，ADC1 302之量化噪訊係為q1=u-v1；ADC2 304之量化噪訊為q2。該量化噪訊係藉由相同階段之一噪訊轉移函數(NTF)所移頻，舉例而言，該第一階段q1之量化噪訊係由該第一階段NTF1之該噪訊轉移函數所移頻，該第二階段q2之量化噪訊係由該第二階段NTF2之該噪訊轉移函數所移頻。由數位訊號轉移函數(DSTF2)306與數位噪訊轉移函數(DNTF1)308表示之轉移函數係對應於其等相對之類比部分之數位實施或估算，NTF2 與NTF1。DSTF2與DNTF1係為離散時間轉移函數或連續時間轉移函數之同等離散時間代表。於該兩階段之數位輸出v1與v2係分別由DSTF2 306與DNTF1 308進行濾波後，該等數位訊號係經過結合，例如藉由總合節點310(或其他適當加法電路或加法器)以形成一最終數位輸出vc。
對於圖2之兩階段多階噪訊移頻類比數位轉換器，該組合輸出vC係表示為：vc=v 1 DSTF 2-v 2 DNTF 1=uSTF 1 DSTF 2+q 1(NTF 1 DSTF 2-STF 2 DNTF 1)-q 2 NTF 2 DNTF 1 (1)
若該類比與數位轉移函數完美匹配，例如，若DSTF2=STF2且DNTF1=NTF1，則上述表達簡化如下：vc=uSTF 1 DSTF 2-q 2 NTF 2 DNTF 1 (2)
因此，藉由提供該數位濾波器DSTF2 306與DNTF1 308分別對該兩階段之數位輸出v1、v2進行濾波，以抵銷來自第一階段之量化噪訊q1(不再出現於結合輸出vC中)。來自第二階段q2之量化噪訊係藉由二噪訊轉移函數之結果(如NTF 2 DNTF 1 )進行移頻。假若該類比與數位轉移函數並不匹配，則來自第一階段之量化噪訊將出現於由(NTF 1 DSTF 2-STF 2 DNTF 1)項式所移頻之組合輸出中。該不良之效應稱為量化噪訊洩漏，並會使類比數位轉換器可達成之訊噪比效能顯著降低。
目前已開發有各種減少量化噪訊洩漏之技術。於某些形況下，可使該類比轉移函數盡可能準確與可預測，但該方法僅可能用於使用切換電容器電路(離散時間實施)之特定低速實施方式上。更加有效的技術係為設計較低效能之類比電路、估算其真實/實際訊號與噪訊轉移函數， 並使用可程式化數位濾波器補償其短缺(如圖3中濾波器DSTF2 306與DNTF1 308之箭頭所示)。只要該類比電路具充足線性且非時變，則該技術係可運作良好。對於轉移函數脈衝響應之估算係可於背景中執行，藉由該類比數位轉換器輸出與注入第一階段量化器之一已知隨機訊號交互關聯，或可藉由注入已知訊號以於前景中執行。該可程式化數位濾波器或抵銷濾波器可經實施為可程式化有限脈衝響應(finite-impulse response，FIR)濾波器。
估算轉移函數：1位元顫動訊號注入與交互關聯
連續時間多階噪訊移頻調變器由於其堅固之穩定性與低耗能、寬頻與高動態範圍之潛力而日益熱門。如上所述，多階噪訊移頻結構之效能取決於數位轉移函數與類比轉移函數之匹配程度。一般而言，係利用最小均方值演算法(least means squares approach)(封閉迴路技術)以改善轉移函數之匹配。然而，此等方法於某些情況下可能並不適用。
為確保數位轉移函數準確匹配其類比對應部分，數位抵銷濾波器可適應性地追蹤遊積分器增益誤差、快閃至類比數位轉換器時點誤差以及級間增益及時點誤差所造成之前端與後端轉移函數變數。亦如上所說明，轉移函數脈衝響應之估算，係可藉由將類比數位轉換器之輸出與第一階段(例如一顫動訊號)量化器(FLASH1 208)所注入之一特定訊號交互關聯之方式於背景執行，或藉由注入已知訊號而於前景執行。該交互關聯作業之執行，係可利用專用硬體以及/或晶片上微處理器，以根據該交互關聯作業決定濾波器係數。透過醫晶注入最大長度限性回饋移頻暫存器(LFSR)序列以及調變器輸出之間的直接交互關聯，非理想之效果係可藉 由利用可程式化有限脈衝響應(PFIR)濾波器準確調整轉移函數之方式加以校正。
再如圖2及圖3所示，後端STF2之訊號轉移函數以及前端NTF1之噪訊轉移函數係經估算，以實施數位等化噪訊抵銷濾波器DSTF2以及DNTF1。該等數位抵銷濾波器係可經實施為可程式化有限脈衝響應(FIR)濾波器(如圖2所示之DSTF2及DNTF1)。所得結果，該等可程式化有限脈衝響應濾波器係可採用並確保能以最小之量化噪訊洩漏量進行化噪訊抵銷作用。
於此所述之交互關聯係指一對訊號之相似度測量：
L係指延遲，n係為時間指數。依此，該交互關聯作業係為一時間中訊號乘算之累積，等同於x[n]with y[-n]之摺積(x[n]with y[-n])或之乘積，其中k係為頻率。交互關聯作業係為二數位訊號之一滑動點積(sliding dot product)或滑動內積(sliding inner-product)。
再如圖2所示之範例，可能存在分別來自前端與後端之5位元2補數輸出V1以及V2。除了5位元V1外，亦可能注入一顫動位元以與V1結合於數位資料通道，此顫動位元使轉移函數得以經過估算。此為元代表一半LSB強度訊號，尤其，當顫動位元係為1，則對該5位元V1加上1/2，若其係為0，則對該5位元V1加上-1/2。換言之，若顫動位元係為1，係可能對V1上00000.0(2之補數)，若顫動位元係為0，則對V1加上11111.1(2之補數)。
透過一最大長度LFSR序列所產生之1位元顫動訊號係可經注入於該前端量化器輸入，或較佳者，於該前端量化器輸出。於下列出一單一調變器之基本架構，該等概念係可實施於一MASH結構，例如圖2中之該1-2連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)。圖4顯示本發明所揭露具有一顫動訊號注入於該量化器(如圖2所示之FLASH1 208)之一單一迴路調變器實施例模組，該輸入訊號、量化誤差以及顫動訊號係分別以顫動訊號u 402、顫動訊號q 404以及顫動訊號d 406所代表。NTF以及STF代表噪訊與訊號轉移函數，因此係以下列算式取得調變器輸出v 408：
將顫動訊號與調變器輸出間之關聯納入考量，可取得：
且對於最大長度LFSR序列，該自動關聯係為：
該顫動訊號較佳者係具有上述自動關聯(趨近一脈衝函數之關聯，或換言之，類似當1=0時峰值為1之一脈衝響應，並且當1≠0時具有極小之值)，使該噪訊轉移函數之脈衝響應可自該顫動訊號以及該調變器輸出之交互關聯輕易取得。此結果係由於該顫動訊號及位關聯量化誤差間之交互關聯以及該顫動訊號與該輸入訊號趨近於零時之交互關聯所導致。因此，可衍生出：ntf(l) r dv (l)。
當該顫動訊號係注入於該前端調變器之量化器時，由上述內 容可知，該顫動訊號及該前端調變器之調變器輸出V1間之交互關聯係可取得該前端(例如圖三中所指之NTF1)之噪訊轉移函數。再如圖2之1-2連續時間多階噪訊移頻類比數位轉換器所示，產生自DAC2A之量化誤差以及提供至量化器(透過延遲元件212及R21)之延遲輸入，係經放大並提供至第二階段。可知悉經注入於該前端調變器之量化器之顫動訊號亦使後端(例如圖3中所指之STF2)之訊號轉移函數可根據該顫動訊號與該後端調變器之數位輸出V2間之交互關聯而受到測定。須注意者，該後端訊號轉移函數之估算亦追蹤級間增益及時點誤差。
圖5顯示本發明所揭露二階段多階噪訊移頻類比數位轉換器之實施例，其具有交互關聯硬體元件。第一階段具有一迴路濾波器(LF1)510，且第二階段具有迴路濾波器(LF2)520。圖5之該二階段多階噪訊移頻類比數位轉換器係類似於圖2所示之架構，但具有額外之交互關聯元件(XCORR)530以及交互關聯元件(XCORR)540。如此範例所示，藉由一PN件502透過一最大長度LFSR序列所產生之一1位元顫動訊號d，係經注入於該前端量化器(FLASH1 208)輸出。圖5中由PN件502所產生該顫動序列之長度係為可程式化(例如介於20至41位元)，一PN件亦可指一顫動元件。
交互關聯件(XCORR)530係可測定該顫動訊號d及該前端調變器輸出V1間之交互關聯函數，該交互關聯函數係為該前端調變器之噪訊轉移函數(NTF1)。相似地，該交互關聯件(XCORR)540係可測定該顫動訊號d及該後端調變器輸出V2間之交互關聯函數，該交互關聯函數係為後端調變器之訊號轉移函數(STF2)，且該交互關聯函數亦可包含該級 間增益及時點誤差。依此，根據該交互關聯所測定之資訊，係可取得該後端STF2之訊號轉移函數以及該前端NTF1之噪訊轉移函數之估算值，且數位量化噪訊抵銷濾波器DSTF2及DNTF1(如圖2所示)係為可根據該估算轉移函數而可程式化者。
須注意者，本發明揭露內容細敘述一開放迴路技術，其係用以估算轉移函數(與一封閉迴路技術相反)。更詳而言之，該開放迴路技術可觀測該顫動訊號及該調變器輸出，以估算該轉移函數。該開放迴路技術係為有益之技術，因為只需要一次估算，使其收斂更加快速。經更新之開放迴路估算等式係可更加複雜，但該開放迴路技術係可追蹤訊號轉移函數隨時間之變化，其中提供至經估算轉移函數之係數係可於每次執行該開放技術時經過完全重新計算。該開放迴路技術係可較一封閉迴路技術具有更佳之靈活性。
交互關聯硬體及晶片上微處理器
如圖5中所示之交互關聯元件(XCORR元件530及540)係可該等調變器之完全時脈速率進行運作。圖6係為本發明所揭露交互關聯硬體元件之實施例。於某些實施例中，該交互關聯元件係可經實施為複數關聯器。一關聯器係可包含一累進器602(例如專用高速硬體電路系統。)於某些實施例中，該關聯器係可包含具有一對應延遲元件604(如圖6所示)之一累進器602。串連結構中係可包括複數關聯器。
該累進器係可包含一加法器，用以自該累進器一經累進之數值VAL中加算或減算該調變器輸出V1或V2(或一延遲版本之調變器輸出V1及V2，根據該關聯器之位置而定)。將該調變器輸出加算或減算之作業， 係可根據該顫動位元以產生一交互關聯係數(X關聯係數)，用於進一步處理。
根據該轉移函數之期望長度而定，係可實施複數關聯器(例如該交互關聯元件係可包含複數累進器以及複數對應延遲元件)。該等關聯器之數量係可藉由經估算轉移函數之脈衝響應之長度所指定，假如該轉移函數係經實施為一FIR濾波器，則該等關聯器數量係可藉由該FIR濾波器之抽頭數量所指定。舉例而言，假如該轉移函數係經實施為一具有16抽頭數之濾波器，則對於該交互關聯元件係可包含16關聯器(累進器及延遲元件)。
於某些情況下，該交互關聯硬體元件係可經共用於包括級間增益及延遲之第一階段NTF及第二階段STF之估算作業。有益地，一組關聯器(例如一交互關聯元件)係可經使用於估算不同轉移函數，例如透過時域乘算以節省某些區域及潛在功率消耗。在該等轉移函數不會快速改變之條剪下，關聯硬體元件之數量係可減少，以降低共用時間之功率分散。
即使於一單一交互關聯硬體元件中，其中之該等關聯器(例如累進器)亦可為時間共用架構，以提供該交互關聯元件中不同組之抽頭使用。由於一特定轉移函數之非時變性(time invariance)，關聯器之數量亦可減少(不再包括該交互關聯元件所要估算之脈衝響應之所有抽頭數量)，以降低共用時間之功率分散。圖3顯示本發明所揭露於一單一交互關聯硬體元件間之時間共用結構實施例。假如該轉移函數具有2n之抽頭數，則第一n抽頭數(抽頭0至n-1)係可藉由存在之n關聯器於一第一期間進行估算，接著，同一組n關聯器704係可經使用於一第二期間得知剩餘之n抽頭 數(抽頭0至2n-1)。一乘算器704由選擇訊號SEL所控制，其係可選擇一適當顫動訊號值(使用適當抽頭之顫動訊號值)以經提供至該N關聯器中之一關聯器，因此，於此範例中所需之累進器係可減少一半。
交互關聯硬體元件之啟動，係可經一晶片上微處理器處理指令以估算並更新該等可程式化數位濾波器上用於等化噪訊抵銷作用之係數所完成。該交互關聯硬體元件係可經驅動以進行關聯作業(例如累進計算)，並當累積至指定數量之樣本時，將一準備訊號回傳至該微處理器。在累算作業中，若該調變器達到一經定義之過範圍門檻值，且該轉移函數估算作業已經不再準確時，該交互關聯元件係可經驅動以自我清除(藉由發自該晶片上微處理器之訊號或其他中斷訊號)，並將一清除訊號回傳至該晶片上微處理器。該晶片上微處理器係可選擇一特定交互關聯函數，以供該交互關聯元件(例如NTF1或STF2估算作業，或經選擇頻道)執行。該晶片上微處理器係可重設交互關聯件(以開始新的估算作業，或於過載事件中重啟)；該晶片上微處理器係可選擇目標累算長度與平均數；該晶片上微處理器係可讀取來自關聯作業以及/或估算作用之結果；該晶片上微處理器係可進行正常化作業(因為此係為一開放迴路技術)；該晶片上微處理器係可進行降頻作業以降低複雜度；該晶片上微處理器係可讀取數位濾波器上之係數，以進行量化噪訊抵銷作業。
降頻作業以降低複雜度
為減少實施複雜度，於資料通道中可修正NTF及STF之該等可程式化FIR濾波器(PFIR)係可經降頻至一較低時域，以使該等濾波器之乘積累加運算(MAC)作業可以更少抽頭數進行。圖8顯示本發明所 揭露降頻至一較低時域之作業實施例。訊號鏈810利用全速率PFIR係數(如圖所示之FPFIR元件812)處理調變器輸出V，且該訊號再由二串連之降頻2 HBF(HBF係為半頻帶濾波器，以2降頻)經降頻至一較低時域(如圖所示之降頻2(DEC2)814及降頻2(DEC2)816)。訊號鏈820先透過二串連之降頻1 HBF(如圖所示之降頻2(DEC2)822及降頻2(DEC2)824)藉由降頻至一較低時域處理調變器輸出V，經降頻之訊號再經由低速率PFIR係數(如圖所示之SPFIR元件826)進行濾波。該訊號鏈810係等同於該訊號鏈820，並顯示出該降頻作業係可能降低其複雜度。
於此範例中，為將FPFIR元件812之全速率PFIR係數轉換為於例如Fs/4經估算轉移函數脈衝響應運作之SPFIR元件826經降頻之PFIR係數，該FPFIR元件812之全速率PFIR係數係可透過二串連之降頻2 HBF(半頻帶濾波器，以2降頻)進行濾波。經串連之濾波器係如圖中之降頻2(DEC2)802及降頻2(DEC2)804所示。該降頻作業之進行，係可藉由一晶片上執行指示以將經估算轉移函數脈衝響應係數(FPFIR係數)進行降頻並取得經降頻係數(SPFIR係數)之微處理器完成。低速率SPFIR乘算作業係可於一較低速率以較少抽頭數(但乘數與被乘數具有較多位元)進行。根據所期望之降頻程度，係可使用不同數量或種類之串連降頻濾波器。
圖9係為本發明所揭露數位量化噪訊抵銷訊號通道實施例，其係用於具有降頻作業之多階噪訊移頻類比數位轉換器。頂端之訊號通道係具有至一或多個(串連)降頻濾波器(例如元件902及元件904)，用以處理並使前端V1之調變器輸出降頻。可程式化有限脈衝響應訊號轉移函數(PFIRSTF)906代表該可程式化FIR濾波器，用於實施該後端(圖3 之DSTF2，或自該前端量化器輸出至後端具有如圖2所示APF+增益+STF2之調變器輸出之轉移函數)之STF。PFIRSTF 906之係數係可經降頻並於一低速率(非全速率)運作。底部訊號通道亦具有一或多個(串連)降頻濾波器(例如元件912及914)，以處理並使後端V2之調變器輸出降頻。可程式化有限脈衝響應噪訊轉移函數(PFIRNTF)916代表該可程式化FIR濾波器，用以實施該前端(圖3之DNTF1)之NTF。PFIRNTF 916之係數係可經降頻並於一低速率(非全速率)運作。
兩者濾波器，例如PFIRSTF 906及PFIRNTF 916，係實施於降頻器之後，藉此，該等濾波器係可於一更低速率運作，以降低複雜度。頂端及底端訊號通道包括降頻作業(元件902、元件904、元件912及元件914)，藉此，於該較低時域運作之PFIR係數係可經實施以達成先前如圖3所述之量化噪訊抵銷作用。舉例而言，PFIRSTF及PFIRNTF濾波器兩者皆可經實施於該等降頻器後，兩者皆僅具有12抽頭數。該等PFIRSTF及PFIRNTF濾波器係經結合並經提供至另一元件，以進行後續數位處理930，以產生多階噪訊移頻類比數位轉換器(MASH ADC)之最終輸出。
測定濾波器係數之方法
圖10係為本發明所揭露用於測定數位濾波器係數之方法流程圖實施例，其可透過交互關聯追蹤訊號轉移函數。該方法包含設定該關聯器以執行並讀取來自該等關聯器之關聯器結果；該方法係於可適用時係可包含正常化與降頻作業。於最終係數經過測定後，該方法包含讀取該等係數至該可程式化數位化濾波器。該交互關聯硬體元件包含專用硬體，而執行指示之一晶片上微處理器係可經實施以讀取該交互關聯硬體，以測定 該等PFIR濾波器之濾波器係數。
以下列出如圖10所示方法之一範例，其中一交互關聯硬體元件係具有16關聯器，並具有一多階類比數位轉換器(例如MASH ADC、管線式ADC)。於此範例中，一單一交互關聯硬體元件之該等16關聯器係共用於該多階ADC之兩階段之間，以減少尋找該兩階段該等轉移函數所需之硬體數量。
該硬體係經設置，例如藉由一晶片上微處理器，以開始NTF1估算程序。於步驟1002中，一交互關聯硬體元件之該等16關聯器係經設置以進行階段1之交互關聯作業，例如該多階ADC之一第一階段之交互關聯作業。交互關聯作業係於該顫動訊號(例如注入於該第一階段之快閃量化器)以及該第一階段之數位輸出間進行。於步驟1004中，當交互關聯作業完成後，該等16交互關聯器產生之結果XCORR[0：15]係可經讀取，且該等結果可構成NTF1估算作業之係數，例如該第一階段之噪訊轉移函數，或NTF1[0：15]。
該硬體亦經設置，例如藉由一晶片上微處理器，以開始STF2估算程序。於步驟1006中，一交互關聯硬體元件之該等16關聯器係經設定以進行階段2之交互關聯作業，例如該多階ADC之一第二階段。交互關聯作業係於該顫動訊號(例如注入於該第一階段之快閃式量化器)以及該第二階段之數位輸出之間進行。於步驟1008中，當交互關聯作業完成後，該等16關聯器產生之結果XCORR[0：15]係可經讀取，且該等結果係可構成STF2估算作業之係數，例如該第二階段之訊號轉移函數或STF2[0：15]。
於某些實施範例中，該等轉移函數係經正常化。於步驟1010 中，NTF1係數係可經正常化至STF2之總和，其係為一增益係數。換言之，NTF1係數係可經該增益係數所分割。於步驟1012中，STF2係數係可經正常化至STF2係數之總和或增益係數。換言之，STF2係數係可經該增益係數所分割。可選擇地，於步驟1014中，該NTF1係數之平均值係於NTF1係數中經移除。本揭露內容係可衍生出不同正常化方案，包括將係數正常化至某些其他適用數值，其係取決於不同實施需求。
於某些實施範例中，該等轉移函數係經降頻以於一低速域中運作。於步驟1016中，NTF1係數係經濾波或以降頻轉移函數降頻，該函數例如一降頻4轉移函數。於步驟1018中STF2係數係經濾波或以降頻轉移函數降頻，該函數例如一降頻4轉移函數。此二步驟之該等結果係為較小群組之係數，例如自16係數至一具有12抽頭數或12係數之濾波器。
可選擇地，係可將一移動平均實施於過去N數量之NTF/STF估算結果。該等濾波係數最後幾組N計算群組之移動平均係可降低強訊號之異變性。選擇性平均模式(例如對於不同大小之滑窗(moving window)根據各平均模式將係數進行平均化)係可降低強烈輸入訊號之影響。平均模式或不同大小之不同滑窗係可包括：0(無)、2、4、8及16組關聯結果。
於步驟1020中，該等係數群組係經讀取入該等可程式化FIR濾波器中，例如PFIRNTF以及PFIRSTF濾波器(例如圖3所示之DSTF2 306及DNTF1 308)。若使用降頻作業，則該等係數群組係可經讀取入處理自該多階ADC(例如圖9所示之PFIRSTF 906及PFIRNTF 916)之經降頻版本之數位輸出訊號之該等可程式化FIR濾波器中
追蹤一連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)中轉移函數之方法
圖11係為本發明所揭露用於追蹤一連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)中之轉移函數之方法流程圖。於步驟1102中，一顫動訊號係經注入於該前端之量化器，例如位於該量化器之輸出。該顫動訊號係為一最大長度LFSR序列，其作用係接近於一脈衝響應。該量化器係可為一連續時間多階噪訊移頻ADC(如圖2及圖5所示)之一前端之快閃式量化器。於某些情況下，該量化器係可為一連續時間管線式ADC之一前端之快閃式量化器。
於步驟1104中，該前端之噪訊轉移函數以及該後端之訊號轉移函數，係可藉由該顫動訊號以及該調變器輸出之直接交互關聯作業進行估算。根據各階段有所不同地，用於該連續時間sigma-delta MASH ADC之前端及後端轉移函數，係透過經注入之最大長度LFSR序列以及該調變器輸出間之交互關聯直接進行估算。
於步驟1106中，一數位濾波器係可根據該經估算轉移函數經過程式化，例如，用於量化噪訊抵銷作業之目的。一可程式化濾波器或用於數位量化噪訊抵銷(如圖3所示)之數位濾波器的係數，係可根據該交互關聯函數進行更新。
於某些實施例中，該方法，例如用於步驟1104者，係可包含測定一多階ADC之數位輸出訊號以及該顫動訊號間之一交互關聯，以測定該多階ADC之一轉移函數。對於某些實施例，該數位輸出訊號係為該多階ADC(如圖3所示之V1)之一前端之一輸出訊號。相關之該轉移函數係為該後端(例如NTF1)一噪訊轉移函數。該可程式化濾波器將該多階ADC 之一後端之一輸出訊號進行濾波(例如DNTF1 308將V2進行濾波)。對於某些實施例，該數位輸出訊號係為該多階ADC(如圖3所示之V2)之一後端之一輸出訊號。相關之該轉移函數係為該後端(例如STF2)之一訊號轉移函數。該可程式化濾波器將該多階ADC之一前端之一輸出訊號進行濾波(例如DSTF2 306將V1進行濾波)。
於某些實施例中，於轉移函數估算作業中之該平均模式係藉由降低獲取轉移函數作業中之強烈輸入干擾，加強該估算作業準確性。該方法可進一步包含將一移動平均實施於根據該交互關聯函數而計算之複數係數群組上。該等係數群組之滑窗大小係為可程式化。
於某些實施例中，該方法可進一步包含將該交互關聯函數進行正常化，該正常化作業係根據計算自該多階ADC之一經估算訊號轉移函數所計算之一增益係數，或選自特定實施方式之其他適用數值所進行。
於某些實施例中，於全速率所運作具有降頻2顫動之該交互關聯作業，係將該實施方式簡化至加算/減算作業。
於某些實施例中，該等關聯器係可為時間共用者，以使較長脈衝響應之估算得以進行並減少所需使用之區域。
於某些實施例中，於降頻速率運作該經估算之PFIR可降低功率分散。調整該資料通道中前端NTF及後端STF之該等PFIR，係藉由透過降頻轉移函數將全速率PFIR進行降頻，以於該具有較少抽頭數之較低速率中實施。該方法可進一步包含將該交互關聯函數進行降頻，以測定經降頻之係數(如圖8所示)。更新該可程式化濾波器之係數，係包含根據經降頻係數(如圖8所示)更新該等係數。為使用經降頻之PFIR濾波器以減 低功率分散，該方法可進一步包含藉由一或多個降頻濾波器產生一降頻輸出訊號並將該降頻輸出訊號藉由該可程式化濾波器進行濾波之方式，將該多階ADC之一輸出訊號進行降頻(如圖9所示)。
以該交互關聯為根據所進行之調整估算作業，係可辨別前端NTF及後端STF，以及級間時點及增益誤差，並可追蹤由處理程序、電壓以及溫度變化所造成之轉移函數變化。該方法可有益地追蹤由來自R、C及有限UGBW(單一增益頻寬)、快閃至數位類比轉換器(Flash to DAC)時點誤差以及級間延遲及增益變化之積分器增益誤差所造成之轉移函數變化。結果係為，根據該轉移函數估算結果之數位量化噪訊抵銷作業，係可更良好地運作。該方法係可經實施以篩選出可用於其他種類連續時間ADC，例如連續時間管線式結構之轉移函數。
範例
範例1係為一種追蹤一多階類比數位轉換器(ADC)中用於數位量化噪訊抵銷作業之一轉移函數之方法，該方法包含：將一顫動訊號注入於該多階ADC之一前端之一量化器，其中該顫動訊號係為一最大長度線性回饋移頻暫存器序列；測定該多階ADC之一數位輸出訊號以及該顫動訊號間之一交互關聯函數，以測定該多階ADC之一轉移函數；以及更新一可程式化濾波器之係數，以根據該交互關聯函數進行數位量化噪訊抵銷作業。
於範例2中，範例1係可進一步包含，該數位輸出訊號係為該多階ADC之一前端之一輸出訊號；該轉移函數係為該前端之一噪訊轉移函數；以及該可程式化濾波器對於該多階ADC之一後端之一輸出訊號進行 濾波。
於範例3中，前述任一範例係可進一步包含，該數位輸出訊號係為該多階ADC之一前端之一輸出訊號；該轉移函數係為該後端之一訊號轉移函數；以及該可程式化濾波器對於該多階ADC之一前端之一輸出訊號進行濾波。
於範例4中，前述任一範例係可進一步包含，將該交互關聯函數進行降頻，以測定經降頻係數，其中更新該可程式化濾波器之該等係數係包含根據根等經降頻係數更新該等係數。
於範例5中，前述任一範例係可進一步包含，藉由一或多個降頻濾波器對於該多階ADC之一輸出訊號進行降頻，以產生一經降頻輸出訊號；以及藉由該可程式化濾波器對於該經降頻輸出訊號進行濾波。
於範例6中，前述任一範例係可進一步包含，根據計算自該多階ADC一估計訊號轉移函數之一增益係數，使該交互關聯函數正常化。
於範例7中，前述任一範例係可進一步包含，將一移動平均實施於根據該交互關聯函數所計算之複數係數群組上。
範例8係為一系統，以追蹤用於一多階類比數位轉換器(ADC)中數位量化噪訊抵銷作業之一轉移函數。該系統包含：一顫動元件，用以產生一最大長度線性回饋移頻暫存器(LFSR)序列，該顫動元件係耦合於該多階ADC之一前端之一量化器；一交互關聯硬體元件，其自該多階ADC以及該最大長度LFSR序列接收一數位輸出，並產生一交互關聯函數之係數；以及一數位量化噪訊抵銷濾波器，其係可根據該交互關聯函數進行程式化。
於範例9中，前述任一範例係可進一步包含，該交互關聯硬體元件包括：一多工器，用於(1)於一第一期間自該最大長度序列之複數數值中選擇一數值，並將選定之數值提供至一關聯器，以及(2)於一第二期間自該最大長度序列之複述數值中選擇另一數值，並將選定之數值提供至該關聯器。
於範例10中，前述任一範例係可進一步包含，該交互關聯元件包括：一多工器，用於(1)於一第一期間選擇該多階ADC一第一階段之一輸出，並將選定之該第一期間輸出提供至複數關聯器，以及(2)於一第二期間選擇該多階ADC一第二階段之一輸出，並將選定之該第二期間輸出提供至該等複數關聯器。
於範例11中，前述任一項範例係可進一步包含，該最大長度LFSR序列係為一2階顫動序列。
於範例12中，前述任一項範例係可進一步包含，該交互關聯元件包括：一累進器，用以接收該最大長度LFSR序列之一數值以及該多階ADC之數位輸出，其中該最大長度LFSR序列之一層級可測定該數位輸出是否自該累進器一累進數值經過加算或減算。
於範例13中，前述任一項範例係可進一步包含，一移動平均濾波器，以對該交互關聯函數之係數進行濾波。
於範例14中，前述任一項範例係可進一步包含，該移動頻均濾波器具有一可程式化滑動窗大小。
於範例15中，前述任一項範例係可進一步包含至少一降頻濾波器，以對該交互關聯函數進行濾波。
於範例16中，前述任一項範例係可進一步包含至少一降頻濾波器，以對該多階ADC之數位輸出進行濾波並產生一降頻數位輸出，其中該數位量化噪訊抵銷濾波器對於該降頻數位輸出進行濾波。
於範例17中，前述任一項範例係可進一步包含一正常化元件，以將該交互關聯函數正常化至一增益係數。
於範例18中，前述任一項範例係可進一步包含一晶片上微處理器，搭配該多階ADC以控制該交互關聯硬體元件、自該交互關聯硬體元件獨去該交互關聯函數，以及將該數位量化噪訊抵銷濾波器進行程式化。
於範例19中，前述任一項範例係可進一步包含，該多階ADC係為一連續時間多階噪訊移頻ADC。
範例20係為一裝置，其包含：串連之複數連續時間類比數位轉換器(ADC)；產生類似於一脈衝響應之一序列並將該序列注入該等複數ADC中之一第一ADC之一量化器之手段；該序列以及該等複數ADC其中一ADC之一經提供數位輸出間之一交互關聯之係數計算手段；以及可根據該交互關聯函數之係數進行程式化之數位量化噪訊抵銷作業之手段。
於範例21中，範例20係可進一步包含實施或執行範例1至範例7之技術特徵任一者或其等之結合之手段。
其他實施方式說明、變化及應用
於某些實施例中，一裝置係包含經串連之複數連續時間類比數位轉換器(ADC)，該等ADC係可行程一連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)、一連續時間管線式類比數位轉換器(CT pipeline ADC)等。該裝置進一步包含產生類似於一脈衝響應之一序列並將該序列 注入該等複數ADC中之一第一ADC之一量化器之手段；該手段係可包含如圖5所示之PN件502；該序列係可為該最大長度LFSR序列；該序列係可為一2階序列；該序列係可經注入於該量化器之輸入；該序列係可經注入於該量化器之輸出。該裝置係可進一步包含計算該序列以及該等複數ADC其中一ADC之一經提供數位輸出間之一交互關聯之係數之手段；該手段係對應於與於此所述之交互關聯硬體元間相關聯之各種電路系統(如圖5至7及相關說明所述)。該裝置係可包含可根據該交互關聯函數之係數進行程式化之數位量化噪訊抵銷作業之手段；該手段係可包含可程式化FIR濾波器，如圖3及圖9中所示者。
於某些實施例中，用以追蹤用於一多階類比數位轉換器(ADC)中之數位量化噪訊抵銷作業之一轉移函數之一系統或積體電路係可包含一顫動元件，一交互關聯硬體元件，以及至少一數位量化噪訊抵銷濾波器。該顫動元件(如圖5所示之顫動元件502)係可包含電路系統，以產生一最大長度線性回饋移頻暫存器(LFSR)序列。該顫動元件較佳者係耦合於該多階ADC(如圖5所示)一前端之一量化器之一輸出。該交互關聯硬體元件接收該多階ADC之一數位輸出以及該最大長度LFSR序列，並產生一交互關聯函數之係數(如圖5至圖7及相關說明所述)。該數位量化噪訊抵銷濾波器(例如DSTF2 306對V1進行濾波，以及DNTF1 308對V2進行濾波)係可根據該交互關聯函數之係數進行程式化。
為減少硬體，該交互關聯硬體元件係可包含一多工器，用以於一第一期間於該最大長度序列之複數數值中選擇一數值，並將該選定數值提供至一關聯器，以及於一第二期間於該最大長度序列之複數數值中選 擇一另一數值，並將該選定數值提供至該關聯器。該多工器係如圖7之架構所示。於某些實施例中，該交互關聯硬體元件係可於該多階ADC之複數階段中共用。該交互關聯硬體元件係可包含一多工器，用以於一第一期間選擇該多階ADC之一第一階段之一輸出，並將該第一階段之選定輸出提供至複數關聯器，以及於一第二期間選擇該多階ADC之一第二階段之一輸出，並將該第二階段之選定輸出提供至該等複數關聯器。再如圖5所示，係可使用一交互關聯件(XCORR)，以取代使用交互關聯件530及540兩者。
藉由利用2階序列作為該顫動訊號或最大長度LFSR序列，係可大幅簡化交互關聯硬體元件之實施。於某些實施例中，該交互關聯硬體元件係包含一累進器，以接收該最大長度LFSR序列之一數值以及該多階ADC之數位輸出，其中該最大長度LFSR序列數值之一層級係可測定該數位輸出是否係經減算或加算至該累進器之一累進數值。該累進器之一範例係如圖6及圖7以及相關說明所示。
於某些實施例中，該系統或積體電路係可包含一移動頻均濾波器，以對該交互關聯函數之係數進行濾波。該移動頻均濾波器係可具有一可程式化滑動窗大小，其係可藉由一晶片上微處理器進行程式化(根據該多階ADC之少一條件，例如該多階ADC之輸入或輸出訊號上之條件)。
為減少該數位量化噪訊濾波器之功率分散，係可實施降頻作業。該系統或積體電路係可包含至少一降頻濾波器，以對該交互關聯函數進行濾波，以及至少一降頻濾波器，以對該多階ADC之數位輸出進行濾波並產生一降頻數位輸出。該數位量化噪訊抵銷濾波器對於該降頻數位輸出 進行濾波，該架構係如圖8及圖9所示。
於某些實施例中，該系統或積體電路係可包含一正常化元件，以將交互關聯函數之係數正常化至一增益係數，或根據實施方式所決定之其他期望值。
於某些實施例中，該系統或積體電路係包含一晶片上微處理器，搭配該多階ADC以控制該交互關聯硬體元件、自交互關聯硬體元件讀取交互關聯函數之係數，以及將該數位量化噪訊抵銷濾波器進行程式化。由於交互關聯作業一般係由專用數位電路系統所實施，故與正常化、降頻、平均化(或經該交互關聯硬體元件所計算係數之其他處理程序)相關之作業係可由該晶片上微處理器實施。
雖然於此所述之實施例係以一連續時間多階噪訊移頻類比數位轉換器(CT MASH ADC)中之適應性量化噪訊抵銷濾波器進行說明，但該等技數係可經實施於其他多階ADC架構，例如一連續時間管線式ADC。再者，該等技術係可使用於估算一MASH ADC中任一階段之轉移函數。該等技術係可實施於各種MASH ADC，包括連續時間MASH ADC(使用連續時間電路者)、離散時間MASN ADC(使用切換電容之電路者)或一混合連續時間及離散時間MASH ADC。
雖然於此之某些範例係關於一1-2 MASH ADC，該等適應性量化噪訊抵銷濾波器係可實施於具有不同階調變器之MASH ADC(例如2-2 MASH ADC)，或具有超過二階段之MASH ADC。
本發明用於適應向量化噪訊抵銷濾波器之架構係特別適用於使用MASH ADC之高速、連續時間、高精準度用途。可藉此架構大幅受 益之用途包括：儀器、檢測、光譜分析儀、軍用、雷達、有限或無線通訊、行動電話(尤其係因持續推動較高速通訊之規格者)以及基地台。
通常用於行動通訊之射頻(radio frequency，RF)帶之寬度，由用於2G/3G/4G平台之35-75MHz增加至用於當今長期演進技術(Long Term Evolution，LTE)之100-200MHz，並且對於鬆弛圖像抑制濾波之期望，已經推動直接中頻(intermediate frequency，IF)採樣頻率至300+MHz。於某些實施例中，該適應性數位量化噪訊抵銷之特徵可使用於一連續時間(CT)多階噪訊移頻(MASH)類比數位轉換器積體電路，其從±1.0V/1.8V電源之組合能耗930mW於一465MHz訊號頻寬達到69dB之DR。該類比數位轉換器積體電路可經實施於28nm互補金氧半導體(CMOS)中並於一465MHz之訊號頻寬達到一64db之峰值SNDR、-156dBFS/Hz之一小訊號噪訊頻譜密度(noise-spectral density，NSD)，以及156Db之一優質數(figure-of-merit，FOM)。該超取樣率(oversampling ratio，OSR)係為8.6，其具有8GHz採樣率以及一465MHz之訊號頻寬。一1-2多階噪訊移頻架構可經選擇於低超取樣濾下以達到主動噪訊成形。該第一階段係可為一階調變器，於低超取樣率情況下將提供於熱噪訊要求之放大器功率最小化。該第一階段可包含一主動式電阻電容積分器(active-RC integrator)、一17級快閃式類比數位轉換器(FLASH1)、一電流導向式數位類比轉換器1(IDAC1)以及一電容式數位類比轉換器(CDAC1)。電容式數位類比轉換器實施一快速直接回饋(direct-feedback，DFB)迴路以補償與所選定FLASH-IDAC時點相關聯之多餘迴路延遲。一微分200Ω R1U與一625uA IDAC1 LSB A可設置一2V微分p-p輸入滿載。一顫動元件(dither block)加入一1位元 1/2-LSB顫動訊號至該FLASH1之輸出。該第一階段之量化餘數係透過R21及電流導向式數位類比轉換器(IDAC2A)注入該第二階段。R21係實施為一全通RC晶格濾波器(all-pass RC lattice)以提供準確跨導與一群延遲，其大至匹配於經由該FLASH1-IDAC2A路徑之延遲。殘餘電流係藉由二級第二階段數位化。該第二階段係由一主動式RC諧振器(active-RC resonator)、一17級快閃式類比數位轉換器(FLASH2)、電流導向式數位類比轉換器(IDAC2B與IDAC3)，以及用於提供一直接回饋迴路之一電容式數位類比轉換器(CDAC2)。該第二階段使用一回饋拓撲(feedback topology)以最小化STF尖峰，且該第二階段之輸入滿載係經縮小以提供一中間級增益6以最小化所有量化噪訊基準(noise floor)，同時避免該第一階段殘餘物使該第二階段飽和。該兩階段V1與V2之數位輸出係經饋送至數位背景中用於進一步處理。一10抽頭可程式化FIR濾波器(DNCF)可於四分之一之降低取樣頻率(decimation，DEC)後，實施數位量化噪訊抵銷與等化。DNCF係數可於整合起動校準階段中，使用一晶片外最小均方演算法(off-chip LMS algorithm)來產生。
於一實施例中，該圖式之任一數量電路可於一相關聯之電子設備之板材上實施。該板材可為一般電路板，其可乘載該電子設備之內部電子系統之各種組件，並更進一步提供用於其他周邊設備之連接器。更具體而言，該板材係可提供電連接，該系統之其他部件可藉由該電連接進行電力通信(communicate electrically)。任何適當之處理器(包括數位訊號處理器、微處理器、支援晶片組等)、電腦可讀取非暫態記憶體元件等可基於特定配置需要，處理需求，電腦設計等適當地與該板材耦合。其他組件 如外部儲存器、附加感測器、音訊/視訊顯示器之控制器，以及周邊設備可作為插入卡連接該板材、透過電纜或整合至該板材本身。於各種實施例中，於此所述之功能可以模擬形式經實施為在佈置在支持該些功能之結構中一或多個可配置(例如，可程式化)元件內所運行之軟體或韌體。該軟體或韌體所提供之該仿真可設置於非暫態電腦可讀取儲存媒體上，其包含允許一處理器執行該些功能之指令。
於另一實施例中，該圖式之電路可做為專屬模組(stand-alone modules)來實施(如，用以執行一特定用途或功能之具備相關組件與電路之裝置)或作為插入模組(plug-in)以實施電子裝置之特定硬體。值得注意地，本發明之特定實施例以可部分或整體包含於一系統晶片(system on chip，SOC)封裝中。一系統晶片表示，一積體電路(IC)其整合一電腦之組件或其他電子系統至一單一晶片中。其可包括數位、類比、混合訊號、以及通常之無線射頻功能：該些所述可設置於一單一晶片基體上。其他實施例可包含一多晶片模組(multi-chip-module，MCM)，其具有數個分離積體電路位於一單一電子封裝中並配置藉由該電子封裝彼此緊密交互作用。於多個其他實施例中，該數位濾波器可於具有一或多個矽核之特殊用途積體電路(Application Specific Integrated Circuits，ASICs)、現場可程式閘陣列(Field Programmable Gate Arrays，FPGAs)以及其他半導體晶片中實施。
於此所列之所有規格、尺寸與關係(如，處理之數量、邏輯操作等)僅係用於教示目的。於不脫離本發明之精神或請求項所載之範圍下，可以對於該些資訊進行改變。該說明書用途於一非限定實施例，因而，其應如此解釋。於前所述，關於實施例已透過特定處理器與/或組件排列方 式進行描述。於不脫離本發明之精神或請求項所載之範圍下，對於該些實施例可進行多種修改與變化。依此，該描述與圖式係用於說明性而非限制用途。
須注意者，於此所提供之多個實施例，可透過兩個、三個、四個或多個電子組件來描述交互作用。然而，其僅係以明確與例示為目的。其應可理解該系統可以任何適合方式合併。隨著類似的設計替代方案，圖式中之任何所示組件、模組與元件可以各種可能的配置方式組合，上述皆都明顯於本說明書之範圍內。於特定案例中，僅藉由參酌一有限數量之電子元件可更容易地描述一或多個給定之功能。其應可理解該圖式中之電路及其教示係易於擴充的，並可容納大量組件，以及更複雜/繁複之配置與設置。因而，該些所提供之範例不應限制範圍或抑制該可潛在用途於其它無數架構之電路其教示。
須注意者，於該說明書中，包含於「一個實施例」、「範例實施例」、「一實施例」、「另一實施例」、「某些實施例」、「多個實施例」、「其他實施例」、「替代實施例」之多種特徵(如，元件、結構、模組、組件、步驟、操作、特性等)，以及其他意指表示任何該些包含於本發明一或多個實施例中之特徵，但非必須組合於相同實施例中。
關於適應性量化噪訊抵銷濾波器之功能，如圖10及圖11所示之過程，僅顯示出可於如圖所示之電路或耦合至如圖所示系統(例如數位電路系統或一晶片上微處理器)之電路執行之某些可能之功能。於不脫離本發明所揭露之範圍下，該些操作中，其中一些操作可於適當情況下進行刪除或移除，或該些操作可明顯地被修改或改變。此外，該些操作時間 可明顯地被修改。前述所提供之操作流程係為例示或探討目的之用。於不脫離本發明所教示內容下，任何適當排列、時序(chronologies)、組態(configurations)以及計時機構可設置以提供實質彈性於此所述之實施例。
本發明技術領域之人可確定該數個其他改變、替換、變換、更改及修改，以及本發明所揭露意指之所有該些落入申請專利範圍內之改變、替換、變換、更改及修改。須注意者，上述裝置其所有選擇性特徵亦可由於此所述之方法或過程所實施，且範例中之特別之處可於任何一或多個實施例中使用。

Claims (20)

  1. 一種追蹤一多階類比數位轉換器(ADC)中數位量化噪訊抵銷之一轉移函數之方法，該方法包含：於該多階ADC之一前端之一量化器注入一顫動訊號，其中該顫動訊號係為一最大長度線性回饋移頻暫存器序列；測定該多階ADC之一數位輸出訊號之一交互關聯函數以及該顫動訊號，以測定該多階ADC之一轉移函數；以及根據該交互關聯函數更新用於數位量化噪訊抵銷之一可程式化濾波器之係數。
  2. 如請求項1所述之方法，其中：該數位輸出訊號係為該多階ADC之該前端之一輸出訊號；該轉移函數係為該前端之一噪訊轉移函數；以及該可程式化濾波器對於該多階ADC之一後端之一輸出訊號進行濾波。
  3. 如請求項1所述之方法，其中該數位輸出訊號係為該多階ADC之一後端之一輸出訊號；該轉移函數係為該後端之一訊號轉移函數；以及該可程式化濾波器對於該多階ADC之該前端之一輸出訊號進行濾波。
  4. 如請求項1所述之方法，進一步包含：將該交互關聯函數降頻，以測定降頻係數；其中更新該可程式化濾波器之係數包含根據該等降頻係數更新該等係數。
  5. 如請求項1所述之方法，進一步包含：藉由至少一降頻濾波器將該多階ADC之一輸出訊號降頻，以產生一降頻輸出訊號；以及藉由該可程式化濾波器將該降頻輸出訊號進行濾波。
  6. 如請求項1所述之方法，進一步包含：根據計算自該多階ADC之經估算訊號轉移函數所計算之一增益係數將該交互關聯函數正常化。
  7. 如請求項1所述之方法，進一步包含：實施一移動平均於根據該交互關聯函數所計算之複數係數群組上。
  8. 一種系統，用於追蹤在一多階類比數位轉換器(ADC)中之一數位量化噪訊抵銷之一轉移函數，該系統包含：一顫動元件，以產生一最大長度線性回饋移頻暫存器(LFSR)序列，該顫動元件係耦合於該多階ADC之一前端之一量化器；一交互關聯硬體元件，其接收該多階ADC之一數位訊號以及該最大長度LFSR序列，並產生一交互關聯函數之係數；以及一數位量化噪訊抵銷濾波器，其係可根據該交互關聯函數之係數進行程式化。
  9. 如請求項8所述之系統，其中該交互關聯硬體元件包含：一多工器，用於(1)於一第一期間自該最大長度LFSR序列之複數數值中選擇一數值，並將選定之數值提供至一關聯器，以及(2)於一第二期間自該最大長度LFSR序列之複述數值中選擇另一數值，並將選定之數值提供至該關聯器。
  10. 如請求項8所述之系統，其中該交互關聯硬體元件包含：一多工器，用於(1)於一第一期間選擇該多階ADC一第一階段之一輸出，並將選定之該第一期間輸出提供至該交互關聯硬體元件中且耦接至該多工器的複數關聯器，以及(2)於一第二期間選擇該多階ADC一第二階段之一輸出，並將選定之該第二期間輸出提供至該等複數關聯器。
  11. 如請求項8所述之系統，其中該最大長度LFSR序列係為一2階顫動序列。
  12. 如請求項8所述之系統，其中該交互關聯硬體元件包含：一累進器，用以接收該最大長度LFSR序列以及該多階ADC之數位輸出，其中該最大長度LFSR序列之數值之一層級測定該數位輸出是否經減算或加算於該累進器之一累進數值。
  13. 如請求項8所述之系統，進一步包含：一移動平均濾波器，以對該交互關聯函數之係數進行濾波。
  14. 如請求項13所述之系統，其中該移動平均濾波器具有一可程式化滑動窗大小。
  15. 如請求項8所述之系統，進一步包含：至少一降頻濾波器，以對該交互關聯函數進行濾波。
  16. 如請求項8所述之系統，進一步包含：至少一降頻濾波器，以對該多階ADC之數位輸出進行濾波並產生一降頻數位輸出；其中該數位量化噪訊抵銷濾波器對該降頻數位輸出進行濾波。
  17. 如請求項8所述之系統，進一步包含：一正常化元件，以將該交互關聯函數之係數正常化至一增益係數。
  18. 如請求項8所述之系統，進一步包含：一微處理器，搭配該多階ADC設於晶片上，以控制該交互關聯硬體元件、控制來自該交互關聯硬體元件之交互關聯函數之係數，以及將該數位量化噪訊抵銷濾波器進行程式化。
  19. 如請求項8所述之系統，其中該多階ADC係為一連續時間多階噪訊移頻ADC。
  20. 一種裝置，其包含：經串連之複數連續時間類比數位轉換器(ADC)；產生類似於一脈衝響應之一最大長度線性回饋移頻暫存器(LFSR)序列並將該最大長度LFSR序列注入該等複數ADC中之一第一ADC之一量化器之手段；計算該最大長度LFSR序列以及該等複數ADC其中一ADC之一經提供數位輸出間之一交互關聯之係數之手段；以及根據該交互關聯函數之係數進行程式化之數位量化噪訊抵銷作業之手段。
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