JPH02266718A - デルタ・シグマ変換回路 - Google Patents
デルタ・シグマ変換回路Info
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- JPH02266718A JPH02266718A JP8691489A JP8691489A JPH02266718A JP H02266718 A JPH02266718 A JP H02266718A JP 8691489 A JP8691489 A JP 8691489A JP 8691489 A JP8691489 A JP 8691489A JP H02266718 A JPH02266718 A JP H02266718A
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- 238000006243 chemical reaction Methods 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 85
- 238000012546 transfer Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ−デジタル変換器に用いられるデルタ
・シグマ変換回路に関する、 アナログ−デジタル変換器をデルタ・シグマ変換回路を
用いて実現する技術は、集積回路が高密度化するにつれ
て、従来の方式よりも有利であることが認められる様に
なり、特に小形、低消費電力、広帯域、高精度であるこ
とが要求される通信機器及びオーディオ機器等の分野で
デルタ・シグマ変換回路を採用するものが増えてきてい
る。
・シグマ変換回路に関する、 アナログ−デジタル変換器をデルタ・シグマ変換回路を
用いて実現する技術は、集積回路が高密度化するにつれ
て、従来の方式よりも有利であることが認められる様に
なり、特に小形、低消費電力、広帯域、高精度であるこ
とが要求される通信機器及びオーディオ機器等の分野で
デルタ・シグマ変換回路を採用するものが増えてきてい
る。
本発明は、その中でも特に１ビツトの量子化器を有する
二重積分型のデルタ・シグマ変換回路に言及する。
二重積分型のデルタ・シグマ変換回路に言及する。
第６図は基本的な構成の二重積分型デルタ・シグマ変換
回路の等価回路図である。
回路の等価回路図である。
入力信号Ｘ （Ｚ）は減算器３０において帰還信号との
差分が演算され積分器１０において積分され減算器３２
において再度帰還信号との差分がとられ、積分器１２に
おいてさらに積分されて１ビツト量子化器５０で１ビツ
トのデジタル信号Ｙ（Ｚ）に変換される。信号Ｙ （Ｚ
）は遅延器２０において１サンプル分の時間だけ遅延さ
れ、前述の帰還信号となる。１ビツトの量子化器５０は
量子化雑音Ｑ （Ｚ）との加算を行なう加算器３４とし
て等測的に表現されている。
差分が演算され積分器１０において積分され減算器３２
において再度帰還信号との差分がとられ、積分器１２に
おいてさらに積分されて１ビツト量子化器５０で１ビツ
トのデジタル信号Ｙ（Ｚ）に変換される。信号Ｙ （Ｚ
）は遅延器２０において１サンプル分の時間だけ遅延さ
れ、前述の帰還信号となる。１ビツトの量子化器５０は
量子化雑音Ｑ （Ｚ）との加算を行なう加算器３４とし
て等測的に表現されている。
この回路の伝達特性は
ｙ（Ｚ） ＝Ｘ（Ｚ） ＋ （１−Ｚ−’） ２Ｑ（Ｚ
） （１）で表わされ、このデルタ・シ
グマ変換回路より後段に設けられたデジタル低域フィル
タで高域の雑音成分を除去すれば入力に比例したデジタ
ル出力が得られる。
） （１）で表わされ、このデルタ・シ
グマ変換回路より後段に設けられたデジタル低域フィル
タで高域の雑音成分を除去すれば入力に比例したデジタ
ル出力が得られる。
減算器３０．３２における減算及び積分器１０・１２に
おける積分はアナログ信号の形で行なわれ、したがって
帰還信号もアナログ信号の形で帰還される。
おける積分はアナログ信号の形で行なわれ、したがって
帰還信号もアナログ信号の形で帰還される。
ここで積分器１０の出力信号の振幅は、入力信号の周波
数、サンプリング周期によって異なるが、通常、入力の
約２〜３倍、積分器１２の出力は入力の２〜８倍となる
ことが知られており（例えば特開昭６２−９８９１８号
公報）、それにより積分器の内部電圧が飽和しない様に
配慮する必要がある。簡単な解決方法として、入力信号
Ｘ （Ｚ）を減衰させて入力させることが考えられるが
、そうすると内部雑音の影響を受けやすくなるという問
題が生じる。
数、サンプリング周期によって異なるが、通常、入力の
約２〜３倍、積分器１２の出力は入力の２〜８倍となる
ことが知られており（例えば特開昭６２−９８９１８号
公報）、それにより積分器の内部電圧が飽和しない様に
配慮する必要がある。簡単な解決方法として、入力信号
Ｘ （Ｚ）を減衰させて入力させることが考えられるが
、そうすると内部雑音の影響を受けやすくなるという問
題が生じる。
前述の特開昭６２−９８９１８号公報には、この問題を
解決するものとして、第７図に示す様に積分器１０及び
１２の前段に利得調整用の増幅器を設ける構成が開示さ
れている。この回路の伝達特性はただし、ａ ＝６１
・Ｇ２十Ｇ２−２ 、 ｂ ＝ １−６２となる。こ
こでＸ （Ｚ）の係数 が所望の帯域内でフラットな特性を持ち、かつ積分器の
内部電圧を大きくしないＧｌ、Ｇ２の値を選択すること
により、目的を達成するものである。
解決するものとして、第７図に示す様に積分器１０及び
１２の前段に利得調整用の増幅器を設ける構成が開示さ
れている。この回路の伝達特性はただし、ａ ＝６１
・Ｇ２十Ｇ２−２ 、 ｂ ＝ １−６２となる。こ
こでＸ （Ｚ）の係数 が所望の帯域内でフラットな特性を持ち、かつ積分器の
内部電圧を大きくしないＧｌ、Ｇ２の値を選択すること
により、目的を達成するものである。
前述の公報にはＧｌ、Ｇ２の値を決定するための明確な
指針が与えられておらず、また、所望の帯域内で特性が
実質的にフラットになるという明確な保証も示されてい
ない。
指針が与えられておらず、また、所望の帯域内で特性が
実質的にフラットになるという明確な保証も示されてい
ない。
したがって本発明の第１の目的は、Ｓ／Ｎ比を悪化させ
るととなく積分器の内部電圧の飽和を避けることが可能
で、しかも（１）式で示された基本的な二重積分型デル
タ・シグマ変換回路の特性を維持することのできる構成
を提案することにある。
るととなく積分器の内部電圧の飽和を避けることが可能
で、しかも（１）式で示された基本的な二重積分型デル
タ・シグマ変換回路の特性を維持することのできる構成
を提案することにある。
また本発明の第２の目的は回路の集積化に適した手法で
あるスイッチトキャパシタフィルタの手法を用いて積分
回路を実現した二重積分型デルタ・シグマ変換回路にお
いて先の目的を達成することにある。
あるスイッチトキャパシタフィルタの手法を用いて積分
回路を実現した二重積分型デルタ・シグマ変換回路にお
いて先の目的を達成することにある。
本発明は前述の目的に鑑みてなされたもので、その要旨
とするところは、入力信号に対応する電荷を供給するた
めの第１の入力コンデンサと帰還信号に対応する電荷を
供給するための第１の帰還コンデンサと積分した電荷を
保持するための第１の積分コンデンサとを有する第１の
積分回路と該第１の積分回路の出力電圧に対応する電荷
を供給するための第２の入力コンデンサと帰還信号に対
応する電荷を供給するための第２の帰還コンデンサと積
分した電荷を保持するための第２の積分コンデンサとを
有する第２の積分回路と該第２の積分回路の出力電圧を
量子化し前記帰還信号をつくりだす量子化器とを具備す
るデルタ・シグマ変換回路において、該第１の積分コン
デンサと該第１の入力コンデンサの容量の比が該第１の
積分回路の内部電圧が飽和しない値であり、該第１の積
分コンデンサと該第２の入力コンデンサの容量が実質的
に等しく、該第２の積分コンデンサと該第２の入力コン
デンサの容量の比が該第２の積分回路の内部電圧が飽和
しない値であり、該第１の入力コンデンサと該第１の帰
還コンデンサの容量の比が該入力信号の最大振幅と該第
１の帰還コンデンサに供給される電圧との比の逆数に実
質的に等しく、該第１の帰還コンデンサと該第２の帰還
コンデンサの容量が実質的に等しいことを特徴とするも
のである。
とするところは、入力信号に対応する電荷を供給するた
めの第１の入力コンデンサと帰還信号に対応する電荷を
供給するための第１の帰還コンデンサと積分した電荷を
保持するための第１の積分コンデンサとを有する第１の
積分回路と該第１の積分回路の出力電圧に対応する電荷
を供給するための第２の入力コンデンサと帰還信号に対
応する電荷を供給するための第２の帰還コンデンサと積
分した電荷を保持するための第２の積分コンデンサとを
有する第２の積分回路と該第２の積分回路の出力電圧を
量子化し前記帰還信号をつくりだす量子化器とを具備す
るデルタ・シグマ変換回路において、該第１の積分コン
デンサと該第１の入力コンデンサの容量の比が該第１の
積分回路の内部電圧が飽和しない値であり、該第１の積
分コンデンサと該第２の入力コンデンサの容量が実質的
に等しく、該第２の積分コンデンサと該第２の入力コン
デンサの容量の比が該第２の積分回路の内部電圧が飽和
しない値であり、該第１の入力コンデンサと該第１の帰
還コンデンサの容量の比が該入力信号の最大振幅と該第
１の帰還コンデンサに供給される電圧との比の逆数に実
質的に等しく、該第１の帰還コンデンサと該第２の帰還
コンデンサの容量が実質的に等しいことを特徴とするも
のである。
第１の積分コンデンサと第１の入力コンデンサの容量比
を上記の様に設定することで第１の積分回路の内部電圧
の飽和を避けることができ、第１の積分コンデンサと第
２の入力コンデンサの容量を等しくすればこの比が１以
外であっても伝達特性は変化しない。
を上記の様に設定することで第１の積分回路の内部電圧
の飽和を避けることができ、第１の積分コンデンサと第
２の入力コンデンサの容量を等しくすればこの比が１以
外であっても伝達特性は変化しない。
第２の積分コンデンサと第２の入力コンデンサの容量の
比を上記の様に設定することで第２の積分回路の内部電
圧の飽和を避けることができ、第２の積分回路の次段が
１ビツト量子化器であるので、この比が１以外であって
も伝達特性には影響がない。
比を上記の様に設定することで第２の積分回路の内部電
圧の飽和を避けることができ、第２の積分回路の次段が
１ビツト量子化器であるので、この比が１以外であって
も伝達特性には影響がない。
また、第１及び第２の帰還コンデンサの容量を上記の様
に設定すれば、第１及び第２の帰還コンデンサに供給さ
れる電圧を設計上の都合で任意に設定することができる
。
に設定すれば、第１及び第２の帰還コンデンサに供給さ
れる電圧を設計上の都合で任意に設定することができる
。
第１図は本発明に係る二重積分型デルタ・シグマ変換回
路の一実施例を表わす回路図である。入力端子４００か
ら入力された±Ｖボルトのアナログ入力電圧はこの回路
にふいて１ビツトのデジタル信号に変換されて出力端子
４０２から出力され、公知の技術に基いて後段のデジタ
ル低域フィルタ（図示せず）において高域成分が除去さ
れて所望のビット数のデジタル信号に変換される。
路の一実施例を表わす回路図である。入力端子４００か
ら入力された±Ｖボルトのアナログ入力電圧はこの回路
にふいて１ビツトのデジタル信号に変換されて出力端子
４０２から出力され、公知の技術に基いて後段のデジタ
ル低域フィルタ（図示せず）において高域成分が除去さ
れて所望のビット数のデジタル信号に変換される。
破線で囲まれた第１の部分１２０は１段目の積分回路で
ある。スイッチ８１〜Ｓ４およびコンデンサＣ１は入力
端子に比例した電荷を演算増幅器ＯＰＩの逆相入力端子
および積分コンデンサＣ２に供給するためのスイッチト
キャパシタ回路を構成している。スイッチ８５〜３１０
およびコンデンサＣ３，Ｃ４は帰還信号に応じた電荷を
供給するためのスイッチトキャパシタ回路である。
ある。スイッチ８１〜Ｓ４およびコンデンサＣ１は入力
端子に比例した電荷を演算増幅器ＯＰＩの逆相入力端子
および積分コンデンサＣ２に供給するためのスイッチト
キャパシタ回路を構成している。スイッチ８５〜３１０
およびコンデンサＣ３，Ｃ４は帰還信号に応じた電荷を
供給するためのスイッチトキャパシタ回路である。
破線で囲まれた第２の部分１００は２段目の積分回路で
あり、１段目の積分回路と同様な構成であり、スイッチ
３１１〜３１４およびコンデンサＣ５は１段目の積分回
路の出力電圧に比例した電荷を演算増幅器ＯＰ２の逆相
入力端子および積分コンデンサＣ６に供給するための回
路を構成し、スイッチ３１５〜Ｓ２０およびコンデンサ
Ｃ７，Ｃ８は帰還信号に応じた電荷を供給するための回
路である。
あり、１段目の積分回路と同様な構成であり、スイッチ
３１１〜３１４およびコンデンサＣ５は１段目の積分回
路の出力電圧に比例した電荷を演算増幅器ＯＰ２の逆相
入力端子および積分コンデンサＣ６に供給するための回
路を構成し、スイッチ３１５〜Ｓ２０およびコンデンサ
Ｃ７，Ｃ８は帰還信号に応じた電荷を供給するための回
路である。
コンパレータ５００は２段目の積分回路１２０の出力電
圧の正負に応じて論理“１”または“０”を出力し、こ
れが出力端子４０２から出力される１ビツトのデジタル
信号となると共に、遅延回路２００で所定の時間だけ遅
延されて帰還信号となる。タイミング発生回路２０２は
所定の周期で出力信号２１０および２１２を交互に有効
にする。出力２１２が有効である期間は■■の記号が付
されたスイッチ３２゜３４．３５，３８．ＳＩｏ、３１
１．Ｓｉ２，３１５゜３１７および３１８が導通する様
に接続されてあり、出力２１０が有効である期間は■■
の記号が付されたスイッチＳ１．３３．Ｓ？、３１２，
３１３．および３２０が導通ずる様に接続されている。
圧の正負に応じて論理“１”または“０”を出力し、こ
れが出力端子４０２から出力される１ビツトのデジタル
信号となると共に、遅延回路２００で所定の時間だけ遅
延されて帰還信号となる。タイミング発生回路２０２は
所定の周期で出力信号２１０および２１２を交互に有効
にする。出力２１２が有効である期間は■■の記号が付
されたスイッチ３２゜３４．３５，３８．ＳＩｏ、３１
１．Ｓｉ２，３１５゜３１７および３１８が導通する様
に接続されてあり、出力２１０が有効である期間は■■
の記号が付されたスイッチＳ１．３３．Ｓ？、３１２，
３１３．および３２０が導通ずる様に接続されている。
また、出力２１０はＡＮＤゲート２０６および２０８の
一方の入力にも接続されている。ＡＮＤゲート２０６の
入力の他方には遅延回路２００の出力をインバータ２０
４で論理反転したものが接続され、その出力はＯの記号
が付されたスイッチＳ９およびＳ１６を導通ずるための
信号となる。ＡＮＤゲート２０８の他方の入力には遅延
回路２００の出力が接続され、その出力はＯの記号が付
されたスイッチＳ６および３１９を導通するための信号
となる。したがって、出力２１０が有効である期間にお
いて遅延回路２００の出力が論理“１”であればＯを付
されたスイッチＳ６およびＳ１９が導通し、論理“０”
であればＯを付されたスイッチＳ９およびＳ１６が導通
する。
一方の入力にも接続されている。ＡＮＤゲート２０６の
入力の他方には遅延回路２００の出力をインバータ２０
４で論理反転したものが接続され、その出力はＯの記号
が付されたスイッチＳ９およびＳ１６を導通ずるための
信号となる。ＡＮＤゲート２０８の他方の入力には遅延
回路２００の出力が接続され、その出力はＯの記号が付
されたスイッチＳ６および３１９を導通するための信号
となる。したがって、出力２１０が有効である期間にお
いて遅延回路２００の出力が論理“１”であればＯを付
されたスイッチＳ６およびＳ１９が導通し、論理“０”
であればＯを付されたスイッチＳ９およびＳ１６が導通
する。
１段目の積分回路１００において、タイミング発生回路
２０２の出力２１０が有効である期間にはスイッチＳ１
と８３が導通し、スイッチＳ２と８４が非導通となって
コンデンサＣ１の両端は入力電圧に等しくなるまで電荷
がチャージされる。その後、出力２１２が有効となる期
間において、スイッチＳ１と８３は非導通となりスイッ
チＳ２と８４が導通となってコンデンサＣ１にチャージ
された電荷、すなわち入力電圧とコンデンサＣ１の容量
Ｃ１ｌに比例した電荷がすべて演算増幅器ＯＰＩおよび
積分コンデンサＣ２へ供給される。一方、帰還信号側の
回路においては、これと逆の位相で電荷が供給される。
２０２の出力２１０が有効である期間にはスイッチＳ１
と８３が導通し、スイッチＳ２と８４が非導通となって
コンデンサＣ１の両端は入力電圧に等しくなるまで電荷
がチャージされる。その後、出力２１２が有効となる期
間において、スイッチＳ１と８３は非導通となりスイッ
チＳ２と８４が導通となってコンデンサＣ１にチャージ
された電荷、すなわち入力電圧とコンデンサＣ１の容量
Ｃ１ｌに比例した電荷がすべて演算増幅器ＯＰＩおよび
積分コンデンサＣ２へ供給される。一方、帰還信号側の
回路においては、これと逆の位相で電荷が供給される。
つまり、出力２１２が有効である期間にスイッチＳ５，
３８およびＳ１０が導通し、スイッチＳ６．３７および
Ｓ９が非導通となってコンデンサＣ３は両端の電圧が＋
Ｖ１ボルトになるまでチャージされ、コンデンサＣ４の
両端の電圧は０ボルトになる。出力２１０が有効になる
期間において遅延回路２００の出力が論理“０”であれ
ば導通していたスイッチが非導通になるとともに８７と
８９が導通して、コンデンサＣ３にチャージされていた
電荷、すなわち電圧Ｖ＋およびコンデンサＣ３の容量Ｃ
ＲＩに比例した電荷がすべて演算増幅器ＯＰ１および積
分コンデンサＣ２へ供給される。遅延回路の出力が論理
“１″であれば導通していたスイッチが非導通になると
ともに３６゜Ｓ７が導通し、電荷の移動が起こる。この
とき移動する電気量はＶｌ＄よびＣＲＩに比例し、その
向きは遅延回路２００の出力が論理“０”であるときの
電流の向きとは逆になる。スイッチＳ４およびＳ７を介
して供給される電流は演算増幅器ＯＰＩおよび積分コン
デンサＣ２の作用で時間的に積分され出力される。この
とき演算増幅器ＯＰＩの出力すなわち積分コンデンサＣ
２の両端の電圧は同一の入力信号および帰還信号に関し
て積分コンデンサＣ２の容量ＣＫＩに反比例し、スイッ
チングの周波数に比例する。
３８およびＳ１０が導通し、スイッチＳ６．３７および
Ｓ９が非導通となってコンデンサＣ３は両端の電圧が＋
Ｖ１ボルトになるまでチャージされ、コンデンサＣ４の
両端の電圧は０ボルトになる。出力２１０が有効になる
期間において遅延回路２００の出力が論理“０”であれ
ば導通していたスイッチが非導通になるとともに８７と
８９が導通して、コンデンサＣ３にチャージされていた
電荷、すなわち電圧Ｖ＋およびコンデンサＣ３の容量Ｃ
ＲＩに比例した電荷がすべて演算増幅器ＯＰ１および積
分コンデンサＣ２へ供給される。遅延回路の出力が論理
“１″であれば導通していたスイッチが非導通になると
ともに３６゜Ｓ７が導通し、電荷の移動が起こる。この
とき移動する電気量はＶｌ＄よびＣＲＩに比例し、その
向きは遅延回路２００の出力が論理“０”であるときの
電流の向きとは逆になる。スイッチＳ４およびＳ７を介
して供給される電流は演算増幅器ＯＰＩおよび積分コン
デンサＣ２の作用で時間的に積分され出力される。この
とき演算増幅器ＯＰＩの出力すなわち積分コンデンサＣ
２の両端の電圧は同一の入力信号および帰還信号に関し
て積分コンデンサＣ２の容量ＣＫＩに反比例し、スイッ
チングの周波数に比例する。
２段目の積分回路１２０の動作については１段目と同様
なので説明を省略する。
なので説明を省略する。
第２図は第１図の回路を簡略化した図である。
本図において、３つの部分に区切られた三角形は１役目
の積分回路１００を表わし右側の三角形は２段目の積分
回路１２０を表わしている。それぞれの３つに区切られ
た領域１０２．１０４．１０６．１２２．１２４および
１２６内の数字はそれぞれコンデンサＣ１゜Ｃ３とＣ４
，Ｃ２，Ｃ５，Ｃ７とＣ８，およびＣ６の容量の値また
はそれらの比を表わすものとする。また入力端子４００
、端子３００．３２０に付された記号または文字はそれ
ぞれの端子へ印加される電圧またはそれらの比を表わす
ものとする。
の積分回路１００を表わし右側の三角形は２段目の積分
回路１２０を表わしている。それぞれの３つに区切られ
た領域１０２．１０４．１０６．１２２．１２４および
１２６内の数字はそれぞれコンデンサＣ１゜Ｃ３とＣ４
，Ｃ２，Ｃ５，Ｃ７とＣ８，およびＣ６の容量の値また
はそれらの比を表わすものとする。また入力端子４００
、端子３００．３２０に付された記号または文字はそれ
ぞれの端子へ印加される電圧またはそれらの比を表わす
ものとする。
ここで入力端子の振幅Ｖと帰還回路へ供給される電圧Ｖ
ｌが等しく、各コンデンサの容量Ｃ１１。
ｌが等しく、各コンデンサの容量Ｃ１１。
ＣＲＩ、ＣＫＩ、ＣＩ２．ＣＲ２，およびＣＫ２がすべ
て等しい場合はその等価回路は第６図の様になり、（１
）式で表わされる伝達特性となる。この様な回路を第２
図に示した略記法で表わすと第３図に表わす様になる。
て等しい場合はその等価回路は第６図の様になり、（１
）式で表わされる伝達特性となる。この様な回路を第２
図に示した略記法で表わすと第３図に表わす様になる。
本図において、容量および電圧の値はそれぞれの比率で
表わしである。
表わしである。
第４図は本発明に係るデルタ・シグマ変換回路の第１の
具体例を略記法で表わしたものである。
具体例を略記法で表わしたものである。
本図に表わした回路において、入力電圧の振幅Ｖと帰還
回路に供給される電圧Ｖ、の比は１：１である。ＣＫＩ
の値１０６は演算増幅器ＯＰ１ （第１図）の飽和を避
けるため、ｋ、倍になっている。したがってスイッチ５
１３（第１図）を介してコンデンサＣ５へ供給される電
圧は１／に１となるが、ＣＩ２の値１２２かに、倍とな
っているのでスイッチ３１１を介して供給される電圧は
第３図の場合と変わらない。Ｃに２の値１２６は演算増
幅器ＯＰ２の飽和を避けるため、ｋ２倍となっている。
回路に供給される電圧Ｖ、の比は１：１である。ＣＫＩ
の値１０６は演算増幅器ＯＰ１ （第１図）の飽和を避
けるため、ｋ、倍になっている。したがってスイッチ５
１３（第１図）を介してコンデンサＣ５へ供給される電
圧は１／に１となるが、ＣＩ２の値１２２かに、倍とな
っているのでスイッチ３１１を介して供給される電圧は
第３図の場合と変わらない。Ｃに２の値１２６は演算増
幅器ＯＰ２の飽和を避けるため、ｋ２倍となっている。
したがって２段目の積分器１２０の出力は第３図の１／
に２となるが、その後段は入力信号の正負のみを判定す
るコンパレータ５００であるので、伝達特性への影響は
ない。
に２となるが、その後段は入力信号の正負のみを判定す
るコンパレータ５００であるので、伝達特性への影響は
ない。
第５図は本発明に係るデルタ・シグマ変換回路の第２の
具体例を略記法で表わす図である。本図に表わした回路
において、第４図で説明した積分回路の飽和への考慮に
合わせて、入力電圧の振幅Ｖと帰還回路へ供給される電
圧の比が異る場合への考慮も行なわれている。帰還回路
へ供給される電圧の値は通常得やすい電圧、例えば電源
電圧の５Ｖを供給することが回路構成上便利である。第
５図において前述のＶｌとＶの比かに３である場合、Ｃ
ＲＩの値１０４およびＣＲ２の値１２４を共に１／に３
にすることによって（１）式の伝達特性が得られる。
具体例を略記法で表わす図である。本図に表わした回路
において、第４図で説明した積分回路の飽和への考慮に
合わせて、入力電圧の振幅Ｖと帰還回路へ供給される電
圧の比が異る場合への考慮も行なわれている。帰還回路
へ供給される電圧の値は通常得やすい電圧、例えば電源
電圧の５Ｖを供給することが回路構成上便利である。第
５図において前述のＶｌとＶの比かに３である場合、Ｃ
ＲＩの値１０４およびＣＲ２の値１２４を共に１／に３
にすることによって（１）式の伝達特性が得られる。
尚、１段目の積分器１００．２段目の積分器１２０の３
組のコンデンサの容量Ｃ１１、ＣＲ１、ＣＫ １及びＣ
Ｉ ２ 、 ＣＲ２、ＣＫ ２はそれぞれ一方の積分器
１００．又は１２０内でのみ第５図に示した関係を維持
しなから１倍しても（１）式の伝達特性は維持できる。
組のコンデンサの容量Ｃ１１、ＣＲ１、ＣＫ １及びＣ
Ｉ ２ 、 ＣＲ２、ＣＫ ２はそれぞれ一方の積分器
１００．又は１２０内でのみ第５図に示した関係を維持
しなから１倍しても（１）式の伝達特性は維持できる。
この場合、例えば２段目の積分器１２０内の３組のコン
デンサの容量ＣＩ ２ 、 ＣＲ２、ＣＫ ２を第５図
に示した値から１倍すると、Ｃに１の値はに１であるの
に対しＣＩ２の値はｎｋ、となるが、本発明においては
このに１とｎｋ、とを゛実質的に等しいと表現しており
、他の容量値についても同様である。
デンサの容量ＣＩ ２ 、 ＣＲ２、ＣＫ ２を第５図
に示した値から１倍すると、Ｃに１の値はに１であるの
に対しＣＩ２の値はｎｋ、となるが、本発明においては
このに１とｎｋ、とを゛実質的に等しいと表現しており
、他の容量値についても同様である。
以上述べてきたように本発明によれば、スイッチトキャ
パシタフィルタの手法を用いて構成した二重積分型デル
タ・シグマ変換回路において、基本的な伝達特性を維持
しつつ積分器の内部電圧の飽和を避けることの可能なデ
ルタ・シグマ変換回路が提供される。
パシタフィルタの手法を用いて構成した二重積分型デル
タ・シグマ変換回路において、基本的な伝達特性を維持
しつつ積分器の内部電圧の飽和を避けることの可能なデ
ルタ・シグマ変換回路が提供される。
第１図は本発明の一実施例を表わす回路図、第２図は第
１図の略記法を表わす図、 第３図は第２図の略記法により基本的な二重積分型デル
タ・シグマ変換回路を表わす図、第４図は積分回路の飽
和を考慮した本発明のデルタ・シグマ変換回路の第１の
具体例を略記法で表わす図、 第５図は第４図の回路にさらに電圧比を考慮した回路を
表わす図、 第６図は基本的な二重積分型デルタ・シグマ変換回路の
等価回路図、 第７図は従来の二重積分型デルタ・シグマ変換回路の等
価回路図。 図において、 １００、１２０・・・積分回路、５００・・・コンパレ
ータ。
１図の略記法を表わす図、 第３図は第２図の略記法により基本的な二重積分型デル
タ・シグマ変換回路を表わす図、第４図は積分回路の飽
和を考慮した本発明のデルタ・シグマ変換回路の第１の
具体例を略記法で表わす図、 第５図は第４図の回路にさらに電圧比を考慮した回路を
表わす図、 第６図は基本的な二重積分型デルタ・シグマ変換回路の
等価回路図、 第７図は従来の二重積分型デルタ・シグマ変換回路の等
価回路図。 図において、 １００、１２０・・・積分回路、５００・・・コンパレ
ータ。
Claims (1)
- 【特許請求の範囲】 １、入力信号に対応する電荷を供給するための第１の入
力コンデンサ（Ｃ１）と帰還信号に対応する電荷を供給
するための第１の帰還コンデンサ（Ｃ３、Ｃ４）と積分
した電荷を保持するための第１の積分コンデンサ（Ｃ２
）とを有する第１の積分回路（１００）と該第１の積分
回路（１００）の出力電圧に対応する電荷を供給するた
めの第２の入力コンデンサ（Ｃ５）と帰還信号に対応す
る電荷を供給するための第２の帰還コンデンサ（Ｃ７、
Ｃ８）と積分した電荷を保持するための第２の積分コン
デンサ（Ｃ６）とを有する第２の積分回路（１２０）と
該第２の積分回路（１２０）の出力電圧を量子化し、前
記帰還信号をつくりだす量子化器（５００）とを具備す
るデルタ・シグマ変換回路において、該第１の積分コン
デンサ（Ｃ２）と該第１の入力コンデンサ（Ｃ１）の容
量の比（ＣＫ１／ＣＩ１）が該第１の積分回路の内部電
圧が飽和しない値であり、 該第１の積分コンデンサ（Ｃ２）の容量（ＣＫ１）と該
第２の入力コンデンサ（Ｃ５）の容量（ＣＩ２）が実質
的に等しく、 該第２の積分コンデンサ（Ｃ６）と該第２の入力コンデ
ンサ（Ｃ５）の容量の比（ＣＫ２／ＣＩ２）が該第２の
積分回路の内部電圧が飽和しない値であり、 該第１の入力コンデンサ（Ｃ１）と該第１の帰還コンデ
ンサ（Ｃ３、Ｃ４）の容量の比（ＣＩ１／ＣＲ１）が該
入力信号の最大振幅（Ｖ）と該第１の帰還コンデンサ（
ＣＲ１）に供給される電圧（Ｖ＿１）との比の逆数（Ｖ
＿１／Ｖ）に実質的に等しく、該第１の帰還コンデンサ
（Ｃ３、Ｃ４）の容量（ＣＲ１）と該第２の帰還コンデ
ンサ（Ｃ７、Ｃ８）の容量（ＣＲ２）が実質的に等しい
ことを特徴とするデルタ・シグマ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8691489A JPH02266718A (ja) | 1989-04-07 | 1989-04-07 | デルタ・シグマ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8691489A JPH02266718A (ja) | 1989-04-07 | 1989-04-07 | デルタ・シグマ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02266718A true JPH02266718A (ja) | 1990-10-31 |
Family
ID=13900116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8691489A Pending JPH02266718A (ja) | 1989-04-07 | 1989-04-07 | デルタ・シグマ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02266718A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537383A (ja) * | 1991-06-21 | 1993-02-12 | Sanyo Electric Co Ltd | デルタシグマ型ａｄ変換回路 |
| US5841310A (en) * | 1997-04-08 | 1998-11-24 | Burr-Brown Corporation | Current-to-voltage integrator for analog-to-digital converter, and method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031315A (ja) * | 1983-07-29 | 1985-02-18 | Nec Corp | ２次デルタ・シグマ変調器 |
| JPS628619A (ja) * | 1985-07-02 | 1987-01-16 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | デジタル−アナログ変換器 |
| JPS6298918A (ja) * | 1985-10-25 | 1987-05-08 | Oki Electric Ind Co Ltd | アナログ・ディジタル変換器のデルタ・シグマ変調回路 |
-
1989
- 1989-04-07 JP JP8691489A patent/JPH02266718A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031315A (ja) * | 1983-07-29 | 1985-02-18 | Nec Corp | ２次デルタ・シグマ変調器 |
| JPS628619A (ja) * | 1985-07-02 | 1987-01-16 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | デジタル−アナログ変換器 |
| JPS6298918A (ja) * | 1985-10-25 | 1987-05-08 | Oki Electric Ind Co Ltd | アナログ・ディジタル変換器のデルタ・シグマ変調回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537383A (ja) * | 1991-06-21 | 1993-02-12 | Sanyo Electric Co Ltd | デルタシグマ型ａｄ変換回路 |
| US5841310A (en) * | 1997-04-08 | 1998-11-24 | Burr-Brown Corporation | Current-to-voltage integrator for analog-to-digital converter, and method |
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