JPH031723A - デルタ・シグマ変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、アナログ信号をデジタル信号に変化するた
めに、そのアナログ信号を量子化するデルタ・シグマ変
調回路に関づる。

（従来の技術） アナログ・デジタル温存ＬＳＩのＡＤコンバータにおけ
る′量子化器に適した回路として、昭和５９年度電子通
信学会通信部門全国人会５６２（昭５９）Ｐ、２−２０
７に記載されたデルタ・シグマ変調回路がある。

第４図は上記文献に記載されたデルタ・シグマ変調回路
の一例を示す。

これは、二重積分型と称され、入力信号と、出力の帰還
信号との着分信号に対し第１の積分を行い、さらに、そ
の第１の積分出力と帰還信号との差分信号に対し第２の
積分を行っている。叩ら、入力端子４１にはアナログ入
力信号が導かれ、この信号を加算回路４２に正転位相で
供給して、出力ホールド回路４３からの帰還信号の反転
位相と加算する。加算回路４２の出力は、第１の積分器
４４で積分し、その積分出力は加算回路４５に正転位相
で入力する。加算回路４５も出力ボールド回路４３から
の帰還信号を反転位相で入力し、その加算出力を第２の
積分器４６に供給Ｊる。

積分器４６からの信号は量子化器４７に入力する。

＋ａ子化器４７は、積分回路４６からの信号と基準レベ
ルとをコンパレートする。これにより出力端子４８には
、アナログ入力信号の各瞬間値の積分値に応じてハイレ
ベル及びロウレベルに変化する１ピツト八〇変換出力が
得られる。帰還信号は、ｍ子化器４７からの１ビツトΔ
Ｄ変換出力を、ザンブリング制御信号によってサンプリ
ングしたザンブルド信号である。

上記変調回路は、ＡＤ変換を低ビット（１ビツト）で高
速に行うことになり、ハードウェアの規模が小さく、か
つアナログ入力信号の積分値をデルタ変調した出力であ
るために、ノイズの蓄積がなく、信号対雑音比（ＳＮ比
）が良好になるという利点を持つ。

このような回路において、量子化器４７は、第５図に示
づように、変調出力に吊子化ノイズを加篇する等価回路
にて表すことができる。即ち、第５図は第４図の７変換
表示された等価回路を示し、出力ホールド回路４３はＺ
−１なる伝達関数で示され、表される。また、ｍ子化器
４７は、利得係数器γと量子化ノイズＮ（［）を加える
加算回路とで表される。

以下、第５図を参照してＲ１子化ノイズＮ　（ｆ）によ
るデルタ・シグマ変調回路のＳ／Ｎ理論式を求める。

量子化ノイズＮ（［）は、量子化ステップをＥ［］とす
ると、Ｅ２／１２の電力を持ち・、サンプリング周波数
ｆｓの１／２の帯域に均一に分布する。今、無信号時を
考えると、出力端子４８には、ハイレベルとロウレベル
の確率が等しく、振幅Ｅ［Ｖ　ｐ−１］］のランダムパ
ルスノイズＮｏｕｔ（ｆ）が出力される。これは、組子
化ノイズＮ　（ｆ＞が量子化器４７によるデルタ変調作
用によって変調生成されたものであり、その平均゛電力
は、（Ｅ／２＞２である。

母子化ノイズＮ　（ｆ）と変調出力ノイズＮ０ＩＪｔ（
ｆ）の関係は、次式で表すことができる。

Ｎ　ｏｕｔ（ｚ）＝ Ｎ　（Ｚ） ・・・　（２） となる。この（２）式より Ｎ（ｆ’）　ｌ　２ｘＧｐ　（ｆ）　＝Ｎ　ｏｕｊ（ｆ
） ・・（３） である。ここで、ＩＮ（ｆｉ１２はＥ２／１２が０〜「
Ｓ／２の帛域で均一に分布したものであり、また、右辺
の変調出力ノイズは（Ｅ／２）２であることより、 である。よって　（２）′式は、 大して雑音電力利得Ｇｐ（ｆ）（入出力雑音電力利得）
を求めると、 となる。つまり、（２）式のＧｐ　（ｒ）は、を満足し
なければならない。

この条例を数１直積分によって求めると、Ｔｊ　　　　
　　　　　　　　　　　・・・・・・　（８）となる。

これにより、吊子化器４７の利得γは、母子化ノイズＮ
（ｒ）とその変調出力ノイズＮｏｕｔ（ｆ）とによる雑
音電力料、得が３となるように、システムで自然に定ま
る定利得係数である。

次に、変調回路に入力する信号の帯域を０〜ｆＢ、ｆＢ
＜＜ｆｓと仮定すると、信号帯域内に存在する変調出力
ノイズＮ　ｏｕｔ（ｆ）の電力Ｎｎ０Ｉ２は、０式のＧ
ｐ　（ｆ）が分子のみで近似できることから、 ＮｎＯ２，− となる。

一方、■子化器出力が扱い（ｑる信号成分の最大値はＥ
［Ｖρ−ｐ］の正弦波であるから、そのミノＪＳは、 どなる。よって、信号帯域以外のノイズをフィルタで全
てカットしたときの理論Ｓ／Ｎ値は、（９）（１０）式
より、 上記（１１）式において、γ＝２／３を代入してとなる
。（１１）’式にお１．ｆ　ル係’ｉｌ　ｆｌｌ’Ｊ　
５　／　’Ｉ　８　ｉｌ、出力ホールド回路４７からの
帰還信号の利１９、積分器４４に入力する信号の利得、
積分器４６に入カッる信号の利１９等を１に設定したと
きの値と考えることができ−る。しかし、この係数値は
、前記名利１ｆｔを所定値に設定したときに（ｑられる
最大の係数になっておらず、最適な理論Ｓ／Ｎを得るこ
とができないという欠点が有った。

尚、特開昭６２−１６９５２９号には、積分器４４の出
力が１サンプリング期間μれて積分器４６に入力される
システムに関して、積分器４４に前置する第１の増幅器
、積分器４６に前置する第２の増幅器、加算回路４２に
おける帰還信号側に前置する第３の増幅器、加算回路４
５における帰還信号側に前置づる第４の増幅器を設しプ
ることが記載されている。また、これらの各増幅器に設
定する具体的な利１９係数が特開昭６２−１６９５２８
号に記載されている。しかし、これらの発明によっても
なおＳ／Ｎ理論値を最大にするものではなかった。

（発明が解決しようと覆る課題） 以上のごとく、従来のデルタ・シグマ変調回路では、理
論Ｓ／Ｎを最大にＪる利得係数の選択がなされておらず
、量子化ノイズによってＳ／Ｎが悪化してしまうという
問題があった。

この発明は上記問題点を除去し、実現し得る最大のＳ／
Ｎを得ることができるデルタ・シグマ変調回路の提供を
目的とする。

［発明の構成］ （課楯を解決するための手段） この発明は、アナログ入力信号と１ビットデジタル変換
出力信号から生成された帰還信号との差分を求める第１
の回路と、前記差分を積分して第１の積分信号を出力す
る第１の積分器と、前記積分信号と前記帰還信号との差
分を求める第２の回路と、この第２の回路で求めた差分
を積分して第２の積分信号を出力づる第２の積分器と、
前記第２の積分信号の基準レベルに対する極性を判定マ
変調回路において、 前記第１の積分信号の利（程を決定する第１の利得決定
手段と、前記第１の回路に帰還する帰還信号の利得を決
定する第２の利得決定手段と、前記第２の回路に帰遠づ
る帰還信号の利得を決足りる第３の利１り決定手段とを
設け、前記第１の利得決定手段の利得係数をＡ１前記第
２の利得決定手段の利１９係数をＢ、前記第３の利得決
定手段の利得設定することによって、デルタ・シグマ変
調回路を常に最大のＳ／Ｎに設定するものである。

（作用） このような構成によれば、第１の積分信号や帰還信号の
利ｊｑを、吊子化出力のＳ／Ｎが最大となるように設定
することができる。

（実施例） 以下、この発明を図示の実施例によって詳細に説明づる
。

第１図はこの発明に係るデルタ・シグマ変調回路の一実
施例を示す回路図である。

第１図において、１１はアナログ入力信号の入力端子、
１２は前記アナログ入力信号と出力端子１８に導出され
る１ピツ１〜デジタル変換出力から生成された帰還信号
との差分を求める加算回路（第１の回路）、１４は前記
差分を積分して第１の積分信号を出力づる（第１の）積
分器、１５は前記第１の積分信号と前記帰還信号との差
分を求める加算回路（第２の回路）、１６は前記加算回
路１５で求めた差分を積分して第２の積分信号を出力す
るく第２の）積分器、１７は前記第２の積分信号の基準
レベルに対する極性を判定して６量子化された前記１ビ
ツトデジタル変換出力を出力する量子化器、１３は前記
１ビツトデジタル変換出力を１サンプリング期間ボール
ドして出力する出力ホールド回路である。

本実施例【よ、更に、入力端子１１と加い回路１２の間
に利得ａの係数回路１９を接続し、加算回路１２のと積
分器１４との間に利得すの係数回路２０を接続し、積分
器１４と加算回路１５の間に利得Ｃの係数回路を接続し
、加算回路１５と積分回路１６の間に利’ｉ’４　ｄの
係数回路２３を接続し、積分回路１６と量子化器１７の
間に利１？　ｅの係数回路２５を接続し、出力ホールド
回路１３と加算回路１２の間に利得子の係数回路２１を
接続し、出力ホールド回路１３と加官）回路１５との間
に利得ｑの係数回路２４を接続しである。

上記構成のデルタ・シグマ変調回路は、積分器１４へは
、８倍されたアナログ入力信号と、ヂ倍された帰還信号
との差分信号が、６倍されて入力づる。また、積分器１
６へは、Ｃ侶された積分器１４からの第１の積分信号と
、９倍された帰還信号との差分信号が、０倍されて入力
づる。

積分器１Ｇからの第２の積分信号は、０倍されて［量子
化器１７に入力し、ｍ子化器４７によって量子化され１
ビツトＡＤ変換出力となる。本回路によって得られる出
力は、帰還信号及び第１．第２の積分信号がそれぞれ所
定の利得制御を受けた結果の信号であり、従来のように
利得１の経路を経てＶＩられるものでない。こ゛のよう
な利得制御を行う各係数回路１９〜２４は、量子化器１
７のサンプリング周波数において、１ビツトＡＤ変換出
力のＳ／Ｎが最大となるように決定されている。

次に、この利得係数の決定方法を説明する。

上記構成のデルタ・シグマ変調回路は、第２図の等価回
路に置き換えることができる。

第２図において、γは、（７）式を満足りるように、シ
ステムで自然に決まる量子化器１７の利得係数である。

第２図により、量子化ノイズＮ（「）と変調出力ノイズ
Ｎｏｕｔ（ｒ）の関係は、次式で表づことかできる。

Ｎｏｕｔ（ｆ）− Ｎ（［） ・・・・・・（１２） 但し、α＝ｂ・υ子・ユ β−ｄ−ｅ−Ｑ　　・　γ 本回路に入力するアナログ信号の帯域をＯ〜ｆｅ　（ｒ
≦ｆ８≦ｆｓ）と仮定すると、信号帯域内に存在り゛る
変調出力ノイズＮｏｕｔ（ｆ）の電力Ｎ００２は、 ＩＮｎｏ１２ｑ と近似できる。ここに、ω子化器１７の０子化ステップ
をＥ　［Ｖ］としている。

１ビツトＡＤ変換出力で合み得る信号成分の最大電力Ｓ
は、（１０）式よりＥ２／８［■２］であるから、信号
帯域外のノイズをフィルタで全てノｊットしたとぎの理
論Ｓ／Ｎ式は、 となる。

上記（１４）式よりαとβの積が最大のときにＳ／Ｎが
最大になることが分かる。

一方、量子化ノイズＮ（［）と変調出力ノイズＮ　ｏｕ
ｔ（ｒ）とによるＸｔ　Ｎ電ツノ利４！ＪＧ（ｐ）は、
ｍ式を満足しなければならない。これはαを適当に決め
ると、吊子化器１７の利得γは、コンパレータの作用に
よって（７）式を満足りるように、自然に決まることを
示している。

よって、（１２）式を（７）式に代入してαとβの積が
最大となるようなα、βを求めると、α牛１　、４６　
　　　　　　　　　　　　　、（１５）βと０．４８９
４ となる。これより、α−１，４６となるように、ｂ、ｃ
、ｆ−、Ｑを定めれば、Ｓ　／　Ｎが最大の変調回路を
構成することができる。

次に他の実施例を説明づ−る。

上述したような変調回路において、積分器１４゜１６を
スイッチトキャバシタ積分器によって構成した場合、積
分器１４の出力が積分器１６に入力されるまでに１ナン
プリング期間遅延する。この場合のデルタ・シグマ変調
回路は、第３図に示Ｊようへ等何回路で表される。

第３図は、積分器１４と係数回路２２との間に中位遅延
線２６を接続したものである。このときのγ′も（７）
式を満足づる６Ｈ子化器１７の利得係ｒ１１．′Ｃ−あ
る。

第３図より量子化ノイズＮ　（ｆ）と変調出力ノイズＮ
　ｏｕｔ（ｒ）の関係は次式ぐ表づことができる。但し
、α−ｂ−ｃ−子・（１１０）。

β’＝ｄ−ｅ−ｇ・γ′とする。

Ｎ　ｏｕｔ（ｆ）＝ Ｎ（ｒ） ・・・（１６） 第２図と同様の方法によって、理論Ｓ／Ｎを求めると、 となり、Ｓ／Ｎを最大にするα値β′の値を求めると、 α＃０．５９３５　　　　　　　　　　　　、、、（１
８）β′Ｌ：１．２０４ となる。よって、この場合はα＝０．５９３５の回路を
作れば良い。

こうして、第１の積分器から第２の積分器までの間に、
遅延が右るか無いかによって、α＝０．５９３５又は１
．４６になるように設定すれば、常に最適なＳ／Ｎを１
！、Ｉることができる。

尚、実施例では、具体的に係数回路１９〜２４を設【プ
で利得係数を設定しているが、加い回路１２．１５積分
回路１４．１６に利得を持たせることで実現してし良い
。例えば、ａと子を加算回路１２Ｔ：、ｂを積分器１４
で、Ｃとｑを加算回路１５で、ｄとｅを積分器１６で実
現づる。或いは、ａとｂとｆを加算回路１２で、Ｃとｄ
と９を加算回路１５で、ｅを積分器１６Ｃ実現しても良
い。このようにａ〜ｑは様々な形で実現できる。

［発明す効果］ 以上説明したようにこの発明によれば、デルタ・シグマ
変調回路のＳ／Ｎを常に最大にづるｆ１１得係数を容易
に選択することができる。

【図面の簡単な説明】

第１図はこの発明に係るデルタ・シグマ変調回路の一実
施例を示す構成図、第２図はＺ変換表示した１１図の等
価回路図、第３図は他の実施例を示す構成図、第４図は
従来のデルタ・シグマ変調回路を示す構成図、第５図は
第４図を７変換表示した等価回路図である。 １１・・・入力端子、１２．１５・・・加算回路、１３
・・・出力ホールド回路、１４．１６・・・積分器、１
７・・・吊子化器、１８・・・出力端子、１９〜２５・
・・係数回路。

Claims (1)

1. 【特許請求の範囲】 入力アナログ信号と１ビットデジタル変換出力信号から
   生成された帰還信号との差分を求める第１の回路と、前
   記差分を積分して第１の積分信号を出力する第１の積分
   器と、前記積分信号と前記帰還信号との差分を求める第
   ２の回路と、この第２の回路で求めた差分を積分して第
   ２の積分信号を出力する第２の積分器と、前記第２の積
   分信号の基準レベルに対する極性を判定して量子化され
   た前記１ビットデジタル変換出力信号を出力する量子化
   器と、この量子化器の出力をホールドするホールド回路
   とを備えたデルタ・シグマ変調回路において、 前記第１の積分信号の利得を決定する第１の利得決定手
   段と、前記第１の回路に帰還する帰還信号の利得を決定
   する第２の利得決定手段と、前記第２の回路に帰還する
   帰還信号の利得を決定する第３の利得決定手段とを具備
   し、前記第１の利得決定手段の利得係数をＡ、前記第２
   の利得決定手段の利得係数をＢ、前記第３の利得決定手
   段の利得係数をＣとしたとき、Ａ・Ｂ／Ｃの値によって
   最大のＳ／Ｎを得るようにしたことを特徴とするデルタ
   ・シグマ変調回路。