JP2002528989A - シグマ・デルタ変調器内のアナログ・デジタル変換器のための遅延補償 - Google Patents

Abstract

(57)【要約】 本発明は、シグマ・デルタ変調器の分野に関する。より詳細には、アナログ・デジタル変換器（４０）入力とデジタル・アナログ変換器（６０）出力との間の伝播遅延Δｔを示すシグマ・デルタ変調器に関する。このシグマ・デルタ変調器は、増幅ユニット（１０）とアナログ・デジタル変換器（４０）との間ダイレクト・チェーン内に配置された減算器を備え、増幅ユニット（１０）出力が、減算器（２０）の第１の直接入力に接続され、減算器（２０）の出力が、アナログ・デジタル変換器（４０）入力に接続される。変調器（１００）は更に、減算器（２０）出力と減算器（２０）の第２の反転入力との間に配置された補償フィルタ（７０）を備える。減算器（２０）の出力において、Ｔ＞Δｔである時間〔０；Ｔ〕の第１の時間間隔（Ｉ１）にわたる第１の部分（Ｐ１）と、時間〔Ｔ；∞〕の第２の時間間隔にわたる第２の部分（Ｐ２）とを備える、減算器（２０）出力へ送られるパルスに対する変調器（１００）のパルス応答（Ｒ１）を考慮するとき、補償フィルタ（７０）が第１の部分（Ｐ１）に寄与するように設計され、増幅ユニット（１０）が第２の部分（Ｐ２）だけに寄与するように設計される。シグマ・デルタ変調器は、ラダー処理チェーンで使用されることもできる。

Description

【発明の詳細な説明】

【０００１】 本発明は、シグマ・デルタ変調器の分野に関する。従来、シグマ・デルタ変調
器は、増幅ユニット、アナログ・デジタル変換器、およびデジタル・アナログ変
換器を備えている。変調器は、アナログ・デジタル変調器の量子化雑音を低減す
ることによって、変調器内に含まれるアナログ・デジタル変換器による、より遅
いがより正確なアナログ・デジタル変換を行う。変調器は、増幅ユニットとアナ
ログ・デジタル変換器とを備えるダイレクト・チェーンと、デジタル・アナログ
変換器を備えるフィードバック・ループとに細分化される。

【０００２】 効率の高いシグマ・デルタ変調器は、高いゲイン値を有する。実際、量子化雑
音は、このゲインにほぼ等しいファクタで低減される可能性がある。しかしなが
ら、ゲインの値は、変調器の安定性に関係する制約によって制限される。フィー
ドバック・ループを有するシステムの安定性の基本条件は、以下に述べるもので
あることができる。周波数の関数としてのシステムのゲインが、ゼロデシベルに
等しいとき、システムの位相は、−１８０度より高くなければならない。システ
ム内の信号の伝播における遅延が、その位相の減少に影響を与え、したがってそ
の安定性の低減に影響を与える。その結果、アナログ・デジタル変換器の入力と
デジタル・アナログ変換器の出力との間の伝播における遅延が、この安定性低減
に影響を与え、変調器を不安定にすることもある。本発明の１つの目的は、変調
器の安定性に関する、アナログ・デジタル変換器の入力とデジタル・アナログ変
換器の出力との間の伝播における遅延への影響を補償するために使用される、シ
グマ・デルタ変調器を提案することである。このシグマ・デルタ変調器は、アナ
ログ・デジタル変換器の遅延と、デジタル・アナログ変換器の遅延とを補償する
ために使用される。

【０００３】 この目的のため、第１の従来技術の方法は、変調器が伝播における遅延にもか
かわらず安定であるように、変調器のゲインを低減することにある。しかしなが
ら、このゲインの低減によって、特に量子化雑音の低減に関して、変調器の性能
特性が低下することになる。

【０００４】 第２の従来技術の方法は、伝播遅延を隠すために、変調器の内部サンプリング
周波数を低減することにある。変調器の内部サンプリング周波数は、しばしば変
換器のサンプリング周波数となる。オーバー・サンプリング・レートは、変調器
からの情報の出力周波数と変調器の内部サンプリング周波数との間の比であるの
で、所定の出力周波数での内部サンプリング周波数における低減は、そのオーバ
ー・サンプリング・レートにおける低減に対応する。オーバー・サンプリング・
レートにおける低減は、ゲインにおける低減で表現され、第１の従来技術の方法
と同様の欠点を有する。

【０００５】 本発明は、アナログ・デジタル変換器の入力とデジタル・アナログ変換器の出
力との間の伝播における遅延を補償するために使用される補償フィルタを備える
変調器を提案する。この補償フィルタは、変調器が伝播遅延を有さないインパル
ス応答を維持するために使用される。変調器のインパルス応答と、周波数の関数
としての変調器のゲインとの間に１対１の対応があるので、この補償フィルタは
、伝播遅延がないとき変調器が有する、周波数の関数としてのゲインを維持する
ためにも使用される。このために、この補償フィルタは、伝播における遅延のた
めに利用できないインパルス応答の始めの部分を再構成する。

【０００６】 本発明によれば、入力端子と出力端子とを有するシグマ・デルタ変調器が提供
され、前記シグマ・デルタ変調器は、 変調器の入力端子を変調器の出力端子に接続するダイレクト・チェーンであっ
て、所定の周波数領域で１より大きいゲインを有する増幅機能部を備える増幅ユ
ニットと、アナログ・デジタル変換器とを連続して備え、変調器の入力端子は、
増幅ユニットの第１の直接入力に接続される、ダイレクト・チェーンと、 アナログ・デジタル変換器の出力を増幅ユニットの第２のインバータ入力に接
続し、デジタル・アナログ変換器を備える、アナログ・デジタル変換器の入力と
デジタル・アナログ変換器の出力との間の伝播遅延Δｔを有する、フィードバッ
ク・ループとを備え、 デルタ・シグマ変調器が、また、 増幅ユニットとアナログ・デジタル変換器との間でダイレクト・チェーン内に
配置された減算器であって、増幅ユニットの出力が減算器の第１の直接入力に接
続され、減算器の出力がアナログ・デジタル変換器の入力に接続された減算器と
、 減算器の出力と減算器の第２のインバータ入力との間に配置された補償フィル
タとを備え、 変調器の出力で、Ｔ≧Δｔである第１の時間間隔〔０；Ｔ〕にわたる第１の部
分と、第２の時間間隔〔Ｔ；∞〕にわたる第２の部分とを備える、変調器の出力
に送られるインパルスに対して、変調器のインパルス応答を考慮するとき、補償
フィルタが、第１の部分に寄与するように設計され、増幅ユニットは、第２の部
分だけに寄与するように設計されることを特徴とする。

【０００７】 非限定例として与えられる以下の記載および添付の図面から、本発明がより明
瞭に理解され、他の特徴および利点が明らかになろう。

【０００８】 図１は、シグマ・デルタ変調器１００の実施形態を示す。矢印は、変調器内の
信号の伝播方向、好ましくは電圧の伝播方向を示す。この変調器１００は、入力
端子１００ａと出力端子１００ｂとを有する。出力端子１００ｂでの出力電圧は
、量子化され、周波数の関数として可変であることが好ましいゲインで乗算され
た、入力端子１００ａでの入力電圧を表わす。入力端子１００ａは、図１では＋
で参照される、増幅ユニット１０の第１の直接入力に接続される。増幅ユニット
１０の出力は、図１では＋で参照される、減算器２０の第１の直接入力に接続さ
れる。図１ではΔで参照される減算器２０の出力は、直接か、あるいは好ましく
は「連続」時間として知られる動作モードに対応する、図１の場合のサンプル・
ホールド装置３０を介して、アナログ・デジタル変換器４０の入力に接続される
。例えば、アナログ・デジタル変換器４０に統合されたサンプル・ホールド機能
部を検討することも可能である。「離散」時間として知られる動作の１つのモー
ドにおいて、サンプル・ホールド装置３０は、入力端子１００ａからアップライ
ンにある。アナログ・デジタル変換器４０の出力は、直接か、あるいは好ましく
はカティングアウト・フィルタ５０を介して、出力端子１００ｂに接続される。
ダイレクト・チェーンは、入力端子１００ａを出力端子１００ｂに接続する回路
であり、増幅ユニット１０の第１の直接入力、増幅ユニット１０の出力、減算器
２０の第１の直接入力、減算器２０の出力、サンプル・ホールド装置３０、アナ
ログ・デジタル変換器４０、およびカティングアウト・フィルタ５０を連続して
通る。

【０００９】 アナログ・デジタル変換器４０の出力も、デジタル・アナログ変換器６０の入
力に接続される。デジタル・アナログ変換器６０の出力は、図１では−で参照さ
れる、増幅ユニット１０の第２のインバータ入力に接続される。フィードバック
・ループは、アナログ・デジタル変換器４０の出力を、デジタル・アナログ変換
器６０を通って、増幅ユニット１０の第２のインバータ入力へ接続する回路であ
る。

【００１０】 アナログ・デジタル変換器４０の入力と、デジタル・アナログ変換器６０の出
力との間には、信号伝播の遅延Δｔがある。

【００１１】 減算器２０の出力と、減算器２０の第２のインバータ入力との間に、入力７０
ａと出力７０ｂとを有する補償フィルタ７０がある。この装置３０が、減算器２
０の出力とアナログ・デジタル変換器４０の入力との間にあるとき、補償フィル
タ７０の入力７０ａは、直接、あるいは好ましくはサンプル・ホールド装置３０
を介して、減算器２０の出力に接続される。

【００１２】 増幅ユニット１０は、増幅機能部１１を有する。検討される応用に依存して、
好ましくは増幅ユニット１０も、増幅機能部１１のゲインを整形するために、時
間積分機能部１２および／またはフィルタ１３を有する。増幅ユニット１０は、
２つの入力を有する。すなわち、入力端子１００ａに到達する電圧を修正しない
第１の直接入力と、デジタル・アナログ変換器６０の出力からくる電圧の符号を
反転する第２のインバータ入力とである。ユニット１０の出力電圧は、ユニット
１０に含まれるいくつかの機能部の性能によって、ユニット１０の２つの入力に
存在する電圧から得られる。増幅機能部１１は、周波数の関数として増幅ゲイン
Ｇを有する。検討される応用に依存して所定の周波数領域で、ゲインＧは１より
大きい。このゲインＧは、例えば、１００のファクタあるいは１０００ファクタ
だけ、１よりかなり大きいことが好ましい。ゲインＧはまた、全てのシグマ・デ
ルタ変調器に共通の安定条件に従わなければならない。増幅ユニット１０は、好
ましくは、周波数に応じて増幅機能部１１のゲインＧを整形するためのフィルタ
１３を有する。これら機能部の構成および特定の内容は、検討される応用に依存
する。

【００１３】 減算器２０は、その第１の直接入力とその第２のインバータ入力との間の差を
とる。減算器２０の出力は、この差に等しい。サンプル・ホールド装置３０とア
ナログ・デジタル変換器４０とが、好ましくは同じサンプリング周波数で駆動さ
れる。カティングアウト・フィルタ５０は、所定の周波数領域において有用なゾ
ーンをカット・アウトする。この有用なゾーンは、検討される応用に依存する。
例えば、フィルタ５０は、２ＭＨｚまでフィルタリングをするローパス・タイプ
のフィルタ、または例えば１０ＭＨｚバンドパス・タイプのフィルタである。

【００１４】 図２ａから図２ｃを参照する。インパルスが減算器２０の出力に送られる。Ｒ
Ｉを、減算器２０の出力での変調器１００のインパルス応答であるとする。図２
ａと図２ｂは、図２ｃに示される変調器１００のインパルス応答ＲＩへの、それ
ぞれ補償フィルタ７０と増幅ユニット１０の寄与ＲＩ_ｆ、ＲＩ_ｂを表している。
図２ｃに示されるインパルス応答ＲＩを必要とする特定の応用を考えてみる。こ
のインパルス応答ＲＩは、伝播遅延Δｔのため、従来技術におけるような増幅ユ
ニット１０の特定の構成によって、直接得られることはできない。実際、Δｔの
瞬間の前に、０の瞬間に減算器２０の出力に送られたインパルスは、ユニット１
０の第２のインバータ入力へまだ到達していない。したがって、０の瞬間とΔｔ
の瞬間との間に含まれるインパルス応答の部分全体は、増幅ユニット１０の出力
で利用可能ではない。Ｔを、伝播遅延Δｔより大きいかまたは等しい時間とする
と、Ｔは、好ましくは、サンプル・ホールド装置３０と増幅ユニット１０とのそ
れぞれの遅延を特に追加した、遅延Δｔにほぼ等しい。Ｉ１は、０の瞬間と瞬間
Ｔとの間の時間間隔であり、ここで、Ｔはその時間間隔から排除される。Ｉ２は
、瞬間Ｔと∞と称される時間軸の終わりとの間の時間間隔であり、ここで、Ｔは
その時間間隔に含まれる。Ｐ１は、間隔Ｉ１でのインパルス応答Ｒ１の第１の部
分である。Ｐ２は、間隔Ｉ２でのインパルス応答Ｒ１の第２の部分である。

【００１５】 伝播遅延Δｔは、一般的には例えば１から３である、１つの内部サンプリング
周期から複数の内部サンプリング周期の範囲である可能性がある。伝播遅延Δｔ
が補償されていない場合、ゲインＧ＝０デシベルである周波数ゾーンにおけるゲ
インＧの位相シフトは、１８０°を超え、変調器は不安定になる。本発明による
変調器は、アナログ・デジタル変換器４０が速いとき、より有用である。実際、
内部サンプリング周波数が高くなればなるほど、内部サンプリング周波数の倍数
に対応する伝播遅延Δｔが大きくなり、この伝播遅延Δｔが補償されなければな
らないことが、より重要となる。

【００１６】 伝播遅延Δｔを受けない補償フィルタ７０は、インパルス応答ＲＩの第１の部
分Ｐ１を生成する。補償フィルタ７０は、第２の部分Ｐ２へも寄与できる。補償
フィルタ７０の寄与ＲＩ_ｆは、図２ａに示される。インパルス応答ＴＩへの増幅
ユニット１０の寄与ＲＩ_ｂは、図２ｂに示される。増幅ユニット１０は、第２の
部分Ｐ２だけに寄与する。寄与ＲＩ_ｆとＲＩ_ｂとの和が、図２ｃに示される変調
器のインパルス応答ＲＩを与える。瞬間ｔｉ、ｔｊ、ｔｋが、サンプル・ホール
ド装置３０を備える図１の好ましい場合における、サンプリング瞬間を表す。例
えば、この場合、重要なのは、サンプリング瞬間でのインパルス応答ＲＩの値だ
けである。これらのサンプリング瞬間の範囲外では、インパルス応答ＲＩは任意
の値をとることができる。しかしながら、好ましくは、インパルス応答ＲＩの第
１の部分への補正フィルタ７０の寄与ＲＩ_ｆは、サンプリング瞬間の範囲外で、
サンプル・ホールド装置３０の入力での突然の電圧サージを過度に防止するよう
に設計される。補償フィルタ７０は次に、例えばＲ、Ｌ、Ｃタイプの受動フィル
タの形態で、さもなければ能動フィルタの形態で、「連続」時間、すなわち時間
において連続して動作するフィルタの形態で作られる。

【００１７】 好ましくは、デルタ・シグマ変調器は、数ビットを有し従ってあまり価格が高
くない、高速アナログ・デジタル変換器４０を用いる。数ビットを備えるこの変
換器は、主要な量子化雑音を受ける。したがって、この変換器は正確ではない。
シグマ・デルタ変調器の有益な特徴の１つは、通常、より狭い周波数帯域でより
高い解像度で、より遅いアナログ・デジタル変換を実行するために、高速な精度
の低いアナログ・デジタル変換器４０を使用することである。アナログ・デジタ
ル変換器４０の解像度と比較すると、得られる解像度は、ゲインＧが１よりはる
かに大きいときには、このゲインＧにほぼ等しいファクタで改善されることが可
能である。例えば、ゲインＧが百に等しいときには、解像度は百のファクタで増
加されることができる。

【００１８】 Ｋが、周波数を関数とする補償フィルタ７０の増幅ゲインであるなら、変調器
１００の解像度は、いったんＫがほぼ１に等しくなれば、およそＧ／Ｋに等しい
ファクタだけ改善されることができる。好ましくは、インパルス応答ＲＩの第２
の部分Ｐ２への補償フィルタ７０の寄与ＲＩ_ｆは、所定の周波数領域の有用なゾ
ーンでのゲインＧを最小化するように設計され、したがって、変調器１００の解
像度を改善する。

【００１９】 図３は、サンプル・ホールド装置３０を使用する図１の好ましい例における、
補償フィルタ７０の実施形態を示す。これは、「離散」時間フィルタとして知ら
れ、すなわちサンプル・ホールド装置３０のサンプリング瞬間でのみ動作するフ
ィルタの形態をとるものである。補償フィルタ７０は、１つ以上のサンプル・ホ
ールド装置７１を有する。サンプル・ホールド装置７１が複数あるとき、サンプ
ル・ホールド装置７１は、入力７０ａと出力７０ｂとの間で直列に接続されてい
る。波線は、サンプル・ホールド装置７１の数が、図３に示される４つの要素に
限定されないことを示す。サンプル・ホールド装置３０の出力に接続された入力
７０ａと、出力７０ｂとの間には抵抗器７２があり、場合によってはインバータ
７３がある。サンプル・ホールド装置７１の各出力と出力７０ｂとの間には、抵
抗器７２があり、インバータ７３でもよい。インバータ７３と抵抗器７２は、サ
ンプリング瞬間でのインパルス応答ＲＩの第１の部分Ｐ１を形成するために使用
され、各抵抗器７２および場合によって各インバータ７３は、各サンプリング瞬
間においてインパルス応答Ｒ１を重み付けるために使用される。サンプル・ホー
ルド装置７１は、サンプル・ホールド装置３０と同じサンプリング周波数で駆動
される。これらは、第１の部分Ｐ１全体を構成することができるために十分な数
である。

【００２０】 補償フィルタ７０を備えるシグマ・デルタ変調器は、例えば、ラダー処理チェ
ーンで使用されることもできる。

【図面の簡単な説明】

【図１】 本発明によるシグマ・デルタ変調器の実施形態の概略図である。

【図２ａ】 補償フィルタの変調器のインパルス応答への寄与の概略図である。

【図２ｂ】 増幅ユニットの変調器のインパルス応答への寄与の概略図である。

【図２ｃ】 変調器のインパルス応答の概略図である。

【図３】 本発明によるシグマ・デルタ変調器の補償フィルタの実施形態の概略図である
。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガベ パスカル フランス国， 94117 アルクイユ セデ クス， アヴェニュ デュ プレジダン サルヴァドル アレンド 13番地， トム ソン−セーエスエフ プロプリエテ アン テレクテュエル， デパルトマン ブルヴ ェ内 (72)発明者 ベナブ フィリップ フランス国， 94117 アルクイユ セデ クス， アヴェニュ デュ プレジダン サルヴァドル アレンド 13番地， トム ソン−セーエスエフ プロプリエテ アン テレクテュエル， デパルトマン ブルヴ ェ内 Ｆターム(参考） 5J064 AA01 BA03 BA06 BB02 BC06 BC07 BC08 BC12 BC16 BC19 BD01 【要約の続き】 （１０）が第２の部分（Ｐ２）だけに寄与するように設 計される。シグマ・デルタ変調器は、ラダー処理チェー ンで使用されることもできる。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力端子（１００ａ）と出力端子（１００ｂ）とを有するシ
   グマ・デルタ変調器であって、 前記変調器（１００）の前記入力端子（１００ａ）を前記変調器（１００）の
   前記出力端子（１００ｂ）へ接続するダイレクト・チェーンであって、所定の周
   波数範囲で１より大きいゲイン（Ｇ）を有する増幅機能部（１１）を備える増幅
   ユニット（１０）とアナログ・デジタル変換器（４０）とを連続して備えており
   、前記変調器の前記入力端子（１００ａ）が前記増幅ユニット（１０）の第１の
   直接入力へ接続される、ダイレクト・チェーンと、 前記アナログ・デジタル変換器（４０）の出力を前記増幅ユニット（１０）の
   第２のインバータ入力へ接続するフィードバック・ループであって、デジタル・
   アナログ変換器（６０）を備え、前記アナログ・デジタル変換器（４０）の入力
   と、前記デジタル・アナログ変換器（６０）の出力との間に伝播遅延Δｔを有す
   る、フィードバック・ループとを備えたシグマ・デルタ変調器において、 前記シグマ・デルタ変調器（１００）が、また、 前記増幅ユニット（１０）と前記アナログ・デジタル変換器（４０）との間で
   前記ダイレクト・チェーン内に配置された減算器（２０）であって、前記増幅ユ
   ニット（１０）の出力が減算器（２０）の第１の直接入力へ接続され、減算器（
   ２０）の出力が前記アナログ・デジタル変換器（４０）の入力へ接続された減算
   器（２０）と、 前記減算器（２０）の出力と前記減算器（２０）の第２のインバータ入力との
   間に配置された補償フィルタ（７０）とを備え、 前記減算器（２０）の出力において、Ｔ≧Δｔである第１の時間間隔（Ｉ１）
   〔０；Ｔ〕にわたる第１の部分（Ｐ１）と、第２の時間間隔〔Ｔ；∞〕にわたる
   第２の部分とを有する、前記減算器（２０）の出力へ送られるインパルスに対す
   る前記変調器（１００）のインパルス応答（Ｒ１）を考慮するとき、前記補償フ
   ィルタ（７０）が前記第１の部分（Ｐ１）に寄与するように設計され、前記増幅
   ユニット（１０）が前記第２の部分（Ｐ２）だけに寄与するように設計されるこ
   とを特徴とするシグマ・デルタ変調器。
2. 【請求項２】 前記ダイレクト・チェーンが、前記アナログ・デジタル変換
   器（４０）の出力と前記変調器（１００）の前記出力端子（１００ｂ）との間に
   、前記所定の周波数領域の有用なゾーンをカティング・アウトするためのフィル
   タ（５０）を備えることを特徴とする請求項１に記載の変調器。
3. 【請求項３】 前記補償フィルタ（７０）が、前記有用なゾーン内で最小と
   なる前記補償フィルタ（７０）の増幅ゲイン（Ｋ）を有するように、前記インパ
   ルス応答（Ｒ１）の前記第２の部分（Ｐ２）に寄与するためにさらに設計されて
   いることを特徴とする請求項２に記載の変調器。
4. 【請求項４】 前記ダイレクト・チェーンが、サンプリング周波数で駆動さ
   れ、前記減算器（２０）の出力と前記アナログ・デジタル変換器（４０）の入力
   との間に配置されているサンプル・ホールド装置（３０）を備え、前記補償フィ
   ルタ（７０）の入力（７０ａ）が、前記サンプル・ホールド装置（３０）の出力
   に接続されていることを特徴とする前記請求項のいずれか一項に記載の変調器。
5. 【請求項５】 前記補償フィルタ（７０）が、前記サンプル・ホールド装置
   （３０）の前記出力から、直列の１つまたは複数のサンプル・ホールド装置（７
   １）と、前記サンプル・ホールド装置（３０、７１）の前記出力と前記減算器（
   ２０）の前記第２のインバータ入力との間に配置された抵抗器（７２）とを備え
   、前記サンプル・ホールド装置（３０、７１）が、同じサンプリング周波数で駆
   動されることを特徴とする請求項４に記載の変調器。
6. 【請求項６】 前記抵抗器（７２）の少なくとも１つが、インバータ（７３
   ）を介して、前記減算器（２０）の前記第２のインバータ入力に接続されている
   ことを特徴とする請求項５に記載の変調器。
7. 【請求項７】 前記サンプル・ホールド装置（３０）のサンプリング瞬間（
   ｔｉ、ｔｊ、ｔｋ）の範囲外で、前記サンプル・ホールド装置（３０）の入力に
   おける電圧サージの防止の点で、前記インパルス応答（Ｒ１）の前記第１の部分
   （Ｐ１）に寄与するように、前記補償フィルタ（７０）が構成されることを特徴
   とする請求項４に記載の変調器。
8. 【請求項８】 前記増幅ユニット（１０）が、周波数の関数として前記増幅
   機能部（１１）の前記ゲインを整形するためのフィルタ（１３）を備えることを
   特徴とする前記請求項のいずれか一項に記載の変調器。
9. 【請求項９】 前記増幅機能部（１１）が、１００のファクタより大きなゲ
   インを有することを特徴とする前記請求項のいずれか一項に記載の変調器。