JP2000509927A

JP2000509927A - スイッチ電流デルタ・シグマ変調器

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Publication number: JP2000509927A
Application number: JP9539853A
Authority: JP
Inventors: タン，ニアンクシォン
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1996-05-08
Filing date: 1997-05-07
Publication date: 2000-08-02
Also published as: CN1223755A; DE69729794D1; TW383519B; CA2253747C; CN1146114C; US5818374A; CA2253747A1; WO1997042714A1; EP0897619A1; AU2984097A; DE69729794T2; EP0897619B1

Abstract

(57)【要約】例えばオーバーサンプリング・アナログ・デジタル変換器に使用するための、雑音で制限されるスイッチ電流デルタ・アナログ変調器。この変調器は比較的大きいバイアス電流を有する第１積分器と、比較的小さいバイアス電流を有する１またはそれ以上の第２積分器とを含む。この発明に従う変調器は電力消費およびチップ面積を節約する。

Description

【発明の詳細な説明】スイッチ電流デルタ・シグマ変調器発明の分野この発明は、一般に、オーバーサンプリング・アナログ・デジタル（Ａ／Ｄ）変換器に使用されるようなスイッチ電流デルタ・シグマ変調器に関する。更に詳細には、この発明は、電力消費およびチップ面積を節約するデルタ・シグマ変調器を提供する。発明の背景伝統的に、信号処理の用途ではアナログ回路が広く用いられてきている。しかし最近では、アナログ処理回路と一緒にデジタル信号処理回路も使用されるようになった。高密度のデジタル回路を作製するのは比較的安価であるが、アナログ回路部品を集積することは比較的高価につく。従って、多くの信号処理応用において、ソース回路および目的回路はアナログ回路であっても、信号処理のほとんどはデジタル回路で実行される。このため、アナログ・デジタル（Ａ／Ｄ）およびデジタル・アナログ（Ｄ／Ａ）変換器が重要な信号処理部品となる。伝統的なナイキストＡ／Ｄ変換器は、高精度のアナログ部品および高性能のアンチ・エイリアシング・フィルタを必要とするのが普通である。この要求のために、オーバーサンプリングＡ／Ｄ変換器のほうがしばしば好まれる。というのは、それらが高精度のアナログ部品や高性能のアンチ・エイリアシング・フィルタを必要としないからである。オーバーサンプリングＡ／Ｄ変換器は、その代わりに高性能のデジタル回路を必要とするが、それは比較的安価である。オーバーサンプリングＡ／Ｄ変換器は、通常、デルタ・シグマ変調器（アナログ回路）とデジタル・デシメーション・フィルタとを含んでいる。デルタ・シグマ変調器を実現するためには、スイッチ・キャパシタ（ＳＣ）技術を採用するのが一般的である。しかし、ＳＣ技術は線形キャパシタを必要とし、それはデジタルＣＭＯＳ基本製造プロセスでは実際的なものではない。線形キャパシタを作り出すためには、デジタルＣＭＯＳ基本製造プロセスに追加のプロセス工程が必要とされ、コストが嵩むことになる。純粋なデジタルＣＭＯＳプロセスの中でデルタ・シグマ変調器を実現するためには、電流が信号のキャリアとなるスイッチ電流（ＳＩ）技術が好ましい。ＳＩデルタ・シグマ変調器の広範囲な取り扱いについて、１９９４年発行の、ニアンキオン・タン（ＮｉａｎｘｉｏｎｇＴａｎ）著の“オーバーサンプリングＡ／Ｄ変換器および電流モード技術（ＯｖｅｒｓａｍｐｌｉｎｇＡ／ＤＣｏｎｖｅｒｔｅｒｓａｎｄＣｕｒｒｅｎｔ−ＭｏｄｅＴｅｃｈｎｉｑｕｅｓ）”および関連出版物に記載されている。量子化雑音以上に、回路雑音（例えば、熱的雑音）がダイナミックレンジを限定する。ＳＩ回路では、バイアス電流を増やして、それによって最大入力電流を増やすことで、速度を落とさずにダイナミックレンジを広げることができる。上述の出版物は、バイアス電流を２倍する毎に、任意のＳＩ回路のダイナミックレンジは速度を落とさずに３ｄＢずつ増大できる。高次のデルタ・シグマ変調器に関しては、量子化雑音よりもむしろ熱的雑音が性能を限定する。変調器のダイナミックレンジはそれを構成するＳＩ回路のダイナミックレンジによって制限される。しかし、広いダイナミックレンジを実現するために、デルタ・シグマ変調器中のすべてのＳＩ回路に対してバイアス電流を増やすことは非常に電力を消費することであり、その結果、チップ面積の利用も非効率的となる。発明の概要この発明は、オーバーサンプリング・アナログ・デジタル（Ａ／Ｄ）変換器に使用するためのスイッチ電流（ＳＩ）式デルタ・シグマ変調器を提供することによって上述の問題点を克服し、更にその他の特徴を提供する。この発明は、２つの典型的な実施例では、比較的大きいバイアス電流、従って比較的大きいダイナミックレンジを有する第１積分器を含む。典型的な変調器は更に、比較的小さいバイアス電流を有する１またはそれ以上の第２積分器を含む。この発明に従う変調器は電力消費およびチップ面積を節約する。電力消費およびチップ面積の節約は、積分器の数（すなわち、変調器の次数）が増えるに従って増大する。図面の簡単な説明この発明のより完全な理解は、以下の好適実施例についての詳細な説明を添付図面と一緒に読むことによって得られる。図面において、同じ参照符号は同様な要素を指している。図１は、この発明の典型的な実施例に従う、雑音で制限されるスイッチ電流デルタ・シグマ変調器のブロック図である。そして図２は、この発明の典型的な実施例に従う、４次のデルタ・シグマ変調器のブロック図である。好適実施例の詳細な説明この発明の典型的な実施例に従う、雑音で制限されるスイッチ電流デルタ・シグマ変調器が図１に示されている。図示された変調器１０は２次の変調器であって、第１および第２のコンバイナー（加算器）１２および１８、第１および第２の積分器１４および２０、第１および第３増幅器１６および２２、そして１ビットの電流量子化器２４を含んでいる。この変調器は、更に、第１および第２のデジタル・アナログ変換器２６および２８、そして第２増幅器３０を含んでいる。第１コンバイナー１２は入力電流信号を受信して、その入力電流信号を、電流量子化器２４によって生成されるデジタル出力信号のアナログ変換信号である、Ｄ／Ａ変換器２６による信号出力と組み合わせる。詳細には、第１コンバイナー１２は入力電流信号からデジタル出力信号のアナログ変換信号を差し引いて、第１の組み合わされた信号を生成する。第１積分器１４は前記第１の組み合わされた信号を積分して、第１の積分された信号を第１増幅器１６へ供給し、その第１増幅器１６は前記第１の積分された信号を第１スケーリング因子ａ倍に増幅する。第１積分器１４は第１のバイアス電流でバイアスされており、そのバイアスは前記第２積分器のバイアス電流と比べて比較的大きい。１つの典型的な実施例に従えば、前記第１バイアス電流は前記第２積分器のバイアス電流より約４倍大きい。しかし、この比は、以下でより詳細に説明するように、第１および第２の増幅器１６および３０に関するスケーリング因子の選択に依存する。第２コンバイナー１８は第１増幅器１６による第１の増幅された信号出力を、第２増幅器３０による信号出力と組み合わせる。この第２増幅器３０による信号出力は、電流量子化器２４によって生成され、第２増幅器３０中で第２スケーリング因子ｂ倍されたデジタル出力信号のアナログ変換信号である。詳細には、第２コンバイナー１８は、前記第１の増幅された信号からデジタル出力信号の前記増幅されたアナログ変換信号を差し引いて、第２の組み合わされた信号を生成する。第２積分器２０は前記第２の組み合わされた信号を積分して、第２の積分された信号を第３増幅器２２に対して供給する。この第３増幅器２２は前記第２の積分された信号を第３スケーリング因子ｃ倍する。第２積分器２０は、上述のように、第１バイアス電流よりも小さい第２バイアス電流でバイアスされる。最後に、電流量子化器２４は第２の増幅された信号を量子化して前記デジタル出力信号を生成するが、それは、Ｄ／Ａ変換器２６および２８を介して、それぞれ第１および第２のコンバイナー１２および１８へ戻される。好ましくは、電流量子化器２４は単一ビット量子化器であり、第１および第２のＤ／Ａ変換器２６および２８は単一ビット変換器である。第１および第２の積分器１４および２０はおよそＺ^-1／（１−Ｚ^-1）の伝達関数、あるいは別の適当な伝達関数を有することができる。デルタ・シグマ変調器では、第１積分器の入力における雑音のみがダイナミックレンジを制限する。というのは、その他のノードで導入される雑音は、変調器中のＤ／Ａ変換器２６および２８と第２増幅器３０とで構成される雑音低減帰還ループによって低周波に抑制されるためである。単一ビット電流量子化器２４の直前で第３増幅器２２によって導入される第３スケーリング因子ｃは任意の正の因子でよく、量子化器が電流の方向のみを感知するので、量子化に対して影響しない。スケーリング因子は変調器内部に分布できることは理解されよう。入力電流がスケールダウンされる時は、以降の変調器ステージはより小さいバイアス電流を有することができる。従って、雑音で制限されるＳＩ式デルタ・シグマ変調器では、第１積分器中の大きいバイアス電流が広いダイナミックレンジを提供する；もし信号が増幅器２２および３０のような適正に接続されたスケーリング要素によつて正しくスケーリングされれば、以降の積分器ではより小さいバイアス電流が使用できる。伝統的なスイッチ・キャパシタ（ＳＣ）方式によれば、スケーリング因子ａ，ｂおよびｃは両積分器中での信号振幅が等しくなるように選ばれる。従来のスイッチ電流（ＳＩ）方式でも、ＳＣとＳＩとでスケーリングは異なるが、同じガイドラインが用いられる。雑音制限の変調器で、両積分器中に大きいバイアス電流を使用することでダイナミックレンジが改善される（例えば、バイアス電流を２倍する毎に、レンジの３ｄＢ増大が可能である）。デルタ・シグマ変調器（例えば、図１および図２に示されたような）では、第１積分器が十分なダイナミックレンジを有する限り、第２積分器のバイアス電流の如何に関わらず、変調器は広いダイナミックレンジを提供できる。それは第２積分器中に存在する雑音は帰還ループによって雑音整形を受けるからである。従って、電流は第２積分器へ送られる前に積極的にスケーリングすることができる。第２スケーリング因子ｂによって、第２積分器中の信号振幅は第１積分器中よりも大幅に小さくなり、従ってより小さいバイアス電流でも十分である。各積分器中で信号振幅をスケーリングすることによって、電力およびチップ面積が節約できる。第３スケーリング因子ｃは信号転送および雑音整形関数に影響しない。ａとｂとの間の関係は雑音整形関数（ｂ＝２ａ）によって決まるが、それらの値を選ぶことによって第２積分器中の信号（電流）振幅をスケーリングすることができる。もしａ＝０．５およびｂ＝１であれば、両積分器中の信号振幅は同じになる（ＳＩ式デルタ・シグマ変調器では普通、実際にこのように行われる）。もしａ＝１／８およびｂ＝１／４であれば、第２積分器中の信号振幅は第１積分器中よりも４倍小さくなる。明らかに、第２積分器中のバイアス電流は４倍小さくできる。上で述べた原理は一般的なものであり、任意のＳＩ式デルタ・シグマ変調器に適用できる。変調器の次数が高くなるにつれて、この方法の効率は高くなる。広いダイナミックレンジを実現するために、第１積分器がチップエリアのほとんどを占有し、ほとんどの電力を消費する；残りの積分器は非常に小さいチップエリアと電力消費とで設計できる。第１積分器中で大きいバイアス電流を使用することはダイナミックレンジを改善する。それは、変調器のダイナミックレンジが第１積分器のダイナミックレンジによって制限されるからである。量子化雑音の影響は、高次の変調器中では通常は非常に小さくすることができる。要点を示すために、４次のデルタ・シグマ変調器の例が図２に示されている。図２の４次のデルタ・シグマ変調器は２つの２次のデルタ・シグマ変調器１０ａおよび１０ｂを含んでおり、それらは各々、図１に示された２次のデルタ・シグマ変調器１０と本質的に類似している。図２に示された実施例において、２次の変調器１０ｂは、第１のＤ／Ａ変換器２６ｂと第１コンバイナー１２ｂとの間に付加的な増幅器２７ｂを含んでいる。第１変調器１０ａの第２積分器２０ａによって生成される第２の積分された信号は第３増幅器２２ａによって第２スケーリング因子倍に増幅され、この増幅された接続信号がアナログ入力信号として第２変調器１０ｂの第１コンバイナー１２ｂへ供給される。この接続スケーリング因子は、典型的な実施例に従えば、約１／２である。第１変調器１０ａの量子化器２４ａからの第１のデジタル出力信号は出力遅延要素３２へ供給されて、その遅延要素の出力信号は第１および第２の出力コンバイナー３４および３６へ供給される。第２変調器１０ｂの量子化器２４ｂからの第２デジタル出力信号は出力増幅器３８中で出力スケーリング因子倍に増幅される。この増幅された第２のデジタル出力信号は第１出力コンバイナー３４へ供給され、この第１出力コンバイナー３４は増幅されたデジタル出力信号から遅延要素の出力信号を差し引いて、第１の組み合わされた出力信号を生成する。第１コンバイナー３４からの第１の組み合わされた出力信号は出力微分器４０中で微分されて、その微分された信号が第２出力コンバイナー３６へ供給される。第２出力コンバイナー３６は、遅延要素３２からの遅延要素出力信号から、出力微分器４０の信号出力を差し引いて、デジタル出力信号を生成する。この発明の原理は、これ、および任意のその他の適当な４次のデルタ・シグマ変調器構成に組み込むことができることを理解されよう。典型的な実施例に従えば、積分器１４ａ、１４ｂ、２０ａ、および２０ｂの伝達関数はＺ^-1／（１−Ｚ^-1）で近似できて、出力遅延要素３２の伝達関数はＺ^-2 で近似でき、更に出力微分器４０の伝達関数は（１−Ｚ^-1）²で近似できる。更に、同実施例に従えば、第１増幅器１６ａのスケーリング因子は約１／８であり、増幅器２７、３０ａ、および３０ｂのスケーリング因子は約１／４であり、増幅器２２ａおよび１６ｂのスケーリング因子は約１／２であって、出力増幅器３８のスケーリング因子は約４である。従来の変調器では、すべての積分器が同じ信号振幅を有するのが普通である。この発明の変調器では、第１積分器中の信号振幅は、例えば、その他すべての積分器中のそれよりも４倍大きい。このスケーリングは、信号伝達や雑音整形の関数を何も変更しない。しかし、第１積分器を除く積分器中のバイアス電流はより小さくできて、電力消費およびチップ面積は節約できる。上で説明したように、この発明は、ＳＩ回路中の信号振幅は供給電圧に依存しないという事実、および信号振幅を減らすことで電力消費およびチップ面積が節約できるという事実をフルに利用することによって、進歩したＳＩ式デルタ・シグマ変調器を提供する。ＳＩ式デルタ・シグマ変調器において広いダイナミックレンジを実現するために、第１積分器中での大きい信号振幅が広いダイナミックレンジを与える。第１積分器中のダイナミックレンジは、回路構成およびシステム構造に関わらず、ＳＩ式デルタ・シグマ変調器のダイナミックレンジの基本的な制限である。この発明に従う変調器は、第１積分器中で大きい信号振幅を保ちながら、その他の積分器中ではスケーリングを通して信号振幅を低減化する。そのようにすることで、広いダイナミックレンジを有し、低電力および小チップ面積を備えた変調器が実現できる。以上の説明には多くの詳細な点や特定の仕様が含まれているが、それらは説明の便宜上のものであって、この発明の限界を制約するつもりのものではないことを理解されるべきである。上述の実施例に対して数多くの修正が当業者には容易に思いつかれるであろう。それらは以下の請求の範囲およびその法的等価物によって定義されるように、この発明の精神および展望に包含される。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年８月１０日（１９９８．８．１０）【補正内容】請求の範囲１．デルタ・シグマ変調器であって、アナログ入力電流信号をデジタル出力信号のアナログ変換信号と組み合わせることによって、第１の組み合わされた信号を生成するための第１コンバイナー、前記第１の組み合わされた信号を積分するための第１積分器であって、第１バイアス電流と第１信号振幅とを有する第１積分器、前記第１の積分された信号を第１スケーリング因子倍に増幅するための第１増幅器、前記デジタル出力信号のアナログ変換信号を、前記第１スケーリング因子よりも大きい第２スケーリング因子倍に増幅するための第２増幅器、前記第１の増幅された信号を第２の増幅された信号と組み合わせることによって、第２の組み合わされた信号を生成するための第２コンバイナー、前記第２の組み合わされた信号を積分するための第２積分器であって、前記第１バイアス電流よりも小さい第２バイアス電流を有し、前記第１信号振幅の約半分よりも小さい第２信号振幅を有する第２積分器、前記第２の積分された信号を、前記第１スケーリング因子よりも大きい第３スケーリング因子倍に増幅するための第３増幅器、および前記第３の増幅された信号を量子化して、前記デジタル出力信号を生成するための電流量子化器、を含む変調器。２．第１項記載の変調器であって、ここにおいて前記第１および第２の積分器がおよそＺ^-1／（１−Ｚ^-1）の伝達関数を有している変調器。３．第１項記載の変調器であって、ここにおいて前記第３スケーリング因子が前記第１スケーリング因子の約２倍である変調器。４．第３項記載の変調器であって、ここにおいて前記第３スケーリング因子が約１／４であり、前記第１スケーリング因子が約１／８である変調器。５．第１項記載の変調器であって、更に、前記デジタル出力信号を濾過するためのデジタルフィルタを含む変調器。６．第１項記載の変調器であって、ここにおいて前記電流量子化器が単一ビット量子化器である変調器。７．第１項記載の変調器であって、更に、前記デジタル出力信号のアナログ変換信号を生成するための少なくとも１つのデジタル・アナログ変換器を含む変調器。８．第７項記載の変調器であって、ここにおいて前記少なくとも１つのデジタル・アナログ変換器が単一ビットデジタル・アナログ変換器である変調器。９．第１項記載の変調器であって、ここにおいて前記第１コンバイナーが前記アナログ入力信号から前記デジタル出力信号のアナログ変換信号を差し引き、また前記第２コンバイナーが前記第１の増幅された信号から前記デジタル出力信号の増幅されたアナログ変換信号を差し引くようになった変調器。１０．アナログ入力信号をデジタル出力信号へ変換するためのアナログ・デジタル変換器であって、２またはそれ以上のデルタ・シグマ変調器であって、各々のデルタ・シグマ変調器が、第１バイアス電流でバイアスされた第１積分器と、１またはそれ以上の第２バイアス電流でバイアスされた１またはそれ以上の第２積分器とを含んでおり、第２バイアス電流の各々が前記第１バイアス電流の約半分よりも小さく、ここにおいて第１のデルタ・シグマ変調器が第１積分器の出力信号を第１スケーリング因子倍にスケーリングするための第１増幅器を含んでおり、また前記変換器が更に、信号を前記第１スケーリング因子の少なくとも約２倍にスケーリングするための付加的な増幅器を複数個含んでいるデルタ・シグマ変調器、前記１またはそれ以上の第２積分器の１つからの積分されたアナログ信号出力を量子化して、前記デジタル出力信号を生成するための電流量子化器、および前記デジタル出力信号を、前記第１積分器からの出力信号および前記アナログ入力信号と組み合わせるための雑音低減帰還ループ、を含むアナログ・デジタル変換器。１１．第１０項記載のアナログ・デジタル変換器であって、更に、デジタル・デシメーション・フィルタを含むアナログ・デジタル変換器。１２．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記第１バイアス電流が前記１またはそれ以上の第２バイアス電流の約４倍であるアナログ・デジタル変換器。１３．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記付加的な増幅器の少なくとも１つが、出力信号を前記第１スケーリング因子の約３２倍であるスケーリング因子倍にスケーリングするようになったアナログ・デジタル変換器。１４．第１３項記載のアナログ・デジタル変換器であって、ここにおいて前記雑音低減帰還ループが、前記デジタル出力信号のアナログ変換信号を生成するための少なくとも１つのデジタル・アナログ変換器と、前記デジタル出力信号のアナログ変換信号を帰還スケーリング因子倍するための少なくとも１つの帰還増幅器とを含んでいるアナログ・デジタル変換器。１５．第１４項記載のアナログ・デジタル変換器であって、ここにおいて前記帰還スケーリング因子が前記第１スケーリング因子の約２倍であるアナログ・デジタル変換器。１６．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記第１積分器および前記１またはそれ以上の第２積分器がおよそＺ^-1／（１−Ｚ^-1 ）の伝達関数を有しているアナログ・デジタル変換器。１７．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記第１積分器が前記１またはそれ以上の第２積分器よりも大型であるアナログ・デジタル変換器。１８．アナログ入力信号をデジタル出力信号へ変調／変換するための方法であって、次の工程、前記アナログ入力信号を、前記デジタル出力信号のアナログ変換信号と組み合わせることによって第１の組み合わされた信号を生成すること、前記第１の組み合わされた信号を、第１のバイアス電流を有する積分器を使用して積分すること、前記第１の積分された信号を第１スケーリング因子倍に増幅すること、前記第１の増幅された信号を、前記デジタル出力信号のアナログ変換信号を第２スケーリング因子倍に増幅することによって生成される第２の増幅された信号と組み合わせて、第２の組み合わされた信号を生成すること、前記第１バイアス電流よりも小さい第２バイアス電流を有する積分器を用いて、前記第２の組み合わされた信号を積分すること、前記第２の積分された信号を、前記第１スケーリング因子よりも大きい第２スケーリング因子倍に増幅すること、および前記増幅された第２の積分された信号を量子化して、前記デジタル出力信号を生成すること、を含む方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ

Claims

【特許請求の範囲】１．デルタ・シグマ変調器であって、アナログ入力電流信号をデジタル出力信号のアナログ変換信号と組み合わせることによって、第１の組み合わされた信号を生成するための第１コンバイナー、前記第１の組み合わされた信号を積分するための第１積分器であって、第１のバイアス電流を有する第１積分器、前記第１の積分された信号を、第１スケーリング因子倍に増幅するための第１増幅器、前記デジタル出力信号のアナログ変換信号を増幅するための第２増幅器、前記第１の増幅された信号を第２の増幅された信号と組み合わせることによって、第２の組み合わされた信号を生成するための第２コンバイナー、前記第２の組み合わされた信号を積分するための第２積分器であって、前記第１バイアス電流よりも小さい第２バイアス電流を有する第２積分器、前記第２の積分された信号を、第３スケーリング因子倍に増幅するための第３増幅器、および前記第３の増幅された信号を量子化して、デジタル出力信号を生成するための電流量子化器、を含む変調器。２．第１項記載の変調器であって、ここにおいて前記第１および第２の積分器がおよそＺ^-1／（１−Ｚ^-1）の伝達関数を有している変調器。３．第１項記載の変調器であって、ここにおいて前記第３スケーリング因子が前記第１スケーリング因子の約２倍である変調器。４．第３項記載の変調器であって、ここにおいて前記第３スケーリング因子が約１／４であり、前記第１スケーリング因子が約１／８である変調器。５．第１項記載の変調器であって、更に、前記デジタル出力信号を濾過するためのデジタルフィルタを含む変調器。６．第１項記載の変調器であって、ここにおいて前記電流量子化器が単一ビット量子化器である変調器。７．第１項記載の変調器であって、更に、前記デジタル出力信号のアナログ変換信号を生成するための少なくとも１つのデジタル・アナログ変換器を含む変調器。８．第７項記載の変調器であって、ここにおいて前記少なくとも１つのデジタル・アナログ変換器が単一ビットデジタル・アナログ変換器である変調器。９．第１項記載の変調器であって、ここにおいて前記第１コンバイナーが前記アナログ入力信号から前記デジタル出力信号のアナログ変換信号を差し引き、また前記第２コンバイナーが前記第１の増幅された信号から前記デジタル出力信号の増幅されたアナログ変換信号を差し引くようになった変調器。１０．アナログ入力信号をデジタル出力信号へ変換するためのアナログ・デジタル変換器であって、１またはそれ以上のデルタ・シグマ変調器であって、各デルタ・シグマ変調器が第１バイアス電流でバイアスされた第１積分器と、１またはそれ以上の第２バイアス電流でバイアスされた１またはそれ以上の第２積分器とを含んでおり、第２バイアス電流の各々が前記第１バイアス電流よりも小さくなった変調器、前記１またはそれ以上の第２積分器の１つからの積分されたアナログ信号出力を量子化して、前記デジタル出力信号を生成するための電流量子化器、および前記デジタル出力信号を、前記第１積分器からの出力信号および前記アナログ入力信号と組み合わせるための雑音低減帰還ループ、を含むアナログ・デジタル変換器。１１．第１０項記載のアナログ・デジタル変換器であって、更に、デジタル・デシメーション・フィルタを含むアナログ・デジタル変換器。１２．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記第１バイアス電流が前記１またはそれ以上の第２バイアス電流の約４倍であるアナログ・デジタル変換器。１３．第１０項記載のアナログ・デジタル変換器であって、更に、前記第１積分器からの信号出力を第１スケーリング因子倍にスケーリングするための１またはそれ以上の増幅器、および１またはそれ以上の第２積分器を含むアナログ・デジタル変換器。１４．第１３項記載のアナログ・デジタル変換器であって、ここにおいて前記雑音低減帰還ループが、前記デジタル出力信号のアナログ変換信号を生成するための少なくとも１つのデジタル・アナログ変換器と、前記デジタル出力信号のアナログ変換信号を帰還スケーリング因子倍するための少なくとも１つの帰還増幅器とを含んでいるアナログ・デジタル変換器。１５．第１４項記載のアナログ・デジタル変換器であって、ここにおいて前記帰還スケーリング因子が前記第１スケーリング因子の約２倍であるアナログ・デジタル変換器。１６．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記第１積分器および前記１またはそれ以上の第２積分器がおよそＺ^-1／（１−Ｚ^-1 ）の伝達関数を有しているアナログ・デジタル変換器。１７．第１０項記載のアナログ・デジタル変換器であって、ここにおいて前記第１積分器が前記１またはそれ以上の第２積分器よりも大型であるアナログ・デジタル変換器。１８．アナログ入力信号をデジタル出力信号へ変調／変換するための方法であって、次の工程、前記アナログ入力信号を、前記デジタル出力信号のアナログ変換信号と組み合わせることによって第１の組み合わされた信号を生成すること、前記第１の組み合わされた信号を、第１バイアス電流を有する積分器を使用して積分すること、前記第１の積分された信号を第１スケーリング因子倍に増幅すること、前記第１の増幅された信号を、前記デジタル出力信号のアナログ変換信号を第２スケーリング因子倍に増幅することによって生成される第２の増幅された信号と組み合わせて、第２の組み合わされた信号を生成すること、前記第１バイアス電流よりも小さい第２バイアス電流を有する積分器を用いて、前記第２の組み合わされた信号を積分すること、前記第２の積分された信号を第２スケーリング因子倍に増幅すること、および前記増幅された第２の積分された信号を量子化して、前記デジタル出力信号を生成すること、を含む方法。