JPH0453069Y2 - - Google Patents
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- JPH0453069Y2 JPH0453069Y2 JP1987000409U JP40987U JPH0453069Y2 JP H0453069 Y2 JPH0453069 Y2 JP H0453069Y2 JP 1987000409 U JP1987000409 U JP 1987000409U JP 40987 U JP40987 U JP 40987U JP H0453069 Y2 JPH0453069 Y2 JP H0453069Y2
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- JP
- Japan
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- circuit
- signal
- conversion circuit
- delta
- converter
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- 238000006243 chemical reaction Methods 0.000 claims description 33
- 238000005070 sampling Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000001228 spectrum Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【考案の詳細な説明】
「産業上の利用分野」
この考案は、デルタシグマ変調された信号を、
リニアPCM信号に変換する際に用いて好適なデ
シメイシヨン回路に関する。
リニアPCM信号に変換する際に用いて好適なデ
シメイシヨン回路に関する。
「従来の技術」
一般に、アナログ／デジタル変換（以下Ａ／Ｄ
変換という）後の信号に周波数特性を持たせる場
合は、第７図に示すように、Ａ／Ｄ変換器１の後
段に所望の特性を有したデジタルフイルタ２を接
続する。
変換という）後の信号に周波数特性を持たせる場
合は、第７図に示すように、Ａ／Ｄ変換器１の後
段に所望の特性を有したデジタルフイルタ２を接
続する。
デルタシグマ変調方式のＡ／Ｄ変換器において
も全く同様であり、第８図に示すようにＡ／Ｄ変
換器３の後段にデジタルフイルタ２を接続する。
このＡ／Ｄ変換器３は、デルタシグマ変調回路５
によつて高速１ビツトのアナログ／デルタシグマ
変換を行つた後に、デシメイシヨン回路６によつ
て低速多ビツトのデジタル信号を出力する回路で
あり、第９図にデルタシグマ変調回路に構成を示
す。
も全く同様であり、第８図に示すようにＡ／Ｄ変
換器３の後段にデジタルフイルタ２を接続する。
このＡ／Ｄ変換器３は、デルタシグマ変調回路５
によつて高速１ビツトのアナログ／デルタシグマ
変換を行つた後に、デシメイシヨン回路６によつ
て低速多ビツトのデジタル信号を出力する回路で
あり、第９図にデルタシグマ変調回路に構成を示
す。
図において、１１は入力アナログ信号SXと帰
還量子化信号（＋Ｖ／−Ｖ）の偏差を積分する積
分回路である。１２は高速のクロツク信号ckl（数
〜数10MHz）で動作する比較回路であり、積分回
路の出力信号が負のときは“０”信号、正のとき
は“１”信号を出力信号SYとして出力する。ま
た、比較回路１２は、積分回路１１の出力信号極
性の正負により、Ａ／Ｄ変換する信号の最大のレ
ベルである＋Ｖあるいは−Ｖを量子化信号として
偏差検出点１３に帰還する。上記回路構成によれ
ば、帰還される量子化信号の平均電力がアナログ
入力信号SXの平均電力と等しくなる。このよう
に、デルタシグマ変調回路は、１ビツトのＡ／Ｄ
コンバータと考えることができる。
還量子化信号（＋Ｖ／−Ｖ）の偏差を積分する積
分回路である。１２は高速のクロツク信号ckl（数
〜数10MHz）で動作する比較回路であり、積分回
路の出力信号が負のときは“０”信号、正のとき
は“１”信号を出力信号SYとして出力する。ま
た、比較回路１２は、積分回路１１の出力信号極
性の正負により、Ａ／Ｄ変換する信号の最大のレ
ベルである＋Ｖあるいは−Ｖを量子化信号として
偏差検出点１３に帰還する。上記回路構成によれ
ば、帰還される量子化信号の平均電力がアナログ
入力信号SXの平均電力と等しくなる。このよう
に、デルタシグマ変調回路は、１ビツトのＡ／Ｄ
コンバータと考えることができる。
このデルタシグマ変調回路５の出力信号は、高
いクロツクレート（数〜数10MHz）であるため、
このままでは、後段の回路における処理が大変で
ある。そこで、デルタシグマ変調回路の後には、
その出力信号を低速のリニアPCM信号に変換す
るデシメイシヨン回路６（第８図参照）が設けら
れ、ここで、低速の多いビツトリニアPCM信号
に変換される。この場合、デシメイシヨン回路６
は信号速度が低速になつたりサンプリング周波数
が１／Ｎになることにより発生する折り返し歪み
等の不要成分を除去するために、第８図に示すよ
うに通常２段縦続で構成され、１段目で数10〜数
100KHz程度のクロツクレートの信号にし、２段
目で数〜数10KHz程度のクロツクレートの信号に
する。各段の変換部６ａ，６ｂは各々入力信号の
サンプリング値を何段か遅延させ、各遅延段の出
力にある係数を掛け、それらを加算してフイルタ
特性を得るようになつている。そして、１段目の
変換部６ａにおいては、乗算に用いる係数とし
て、デルタシグマ変調信号SYを低速のリニア
PCM信号に変換する際に発生する折返し歪み等
の高調波雑音を除去するための窓関数（三角窓）
が用いられ、２段目の変換部６ｂにおいては、さ
らにサンプリング周波数が低減するために発生す
る折返し歪みを除去すべく狭帯域の低域通過フイ
ルタの係数（第１０図ホ参照）設定となつてい
る。
いクロツクレート（数〜数10MHz）であるため、
このままでは、後段の回路における処理が大変で
ある。そこで、デルタシグマ変調回路の後には、
その出力信号を低速のリニアPCM信号に変換す
るデシメイシヨン回路６（第８図参照）が設けら
れ、ここで、低速の多いビツトリニアPCM信号
に変換される。この場合、デシメイシヨン回路６
は信号速度が低速になつたりサンプリング周波数
が１／Ｎになることにより発生する折り返し歪み
等の不要成分を除去するために、第８図に示すよ
うに通常２段縦続で構成され、１段目で数10〜数
100KHz程度のクロツクレートの信号にし、２段
目で数〜数10KHz程度のクロツクレートの信号に
する。各段の変換部６ａ，６ｂは各々入力信号の
サンプリング値を何段か遅延させ、各遅延段の出
力にある係数を掛け、それらを加算してフイルタ
特性を得るようになつている。そして、１段目の
変換部６ａにおいては、乗算に用いる係数とし
て、デルタシグマ変調信号SYを低速のリニア
PCM信号に変換する際に発生する折返し歪み等
の高調波雑音を除去するための窓関数（三角窓）
が用いられ、２段目の変換部６ｂにおいては、さ
らにサンプリング周波数が低減するために発生す
る折返し歪みを除去すべく狭帯域の低域通過フイ
ルタの係数（第１０図ホ参照）設定となつてい
る。
ここで、上述した従来回路において、デルタシ
グマ変調回路の動作クロツクをFR、第２段目の
変換部６ｂの標本化周波数をFSとし、第１段目の
変換部６ａの動作クロツクをＮ・FS（Ｎ＝４）と
した場合の各部の周波数特性を第１０図に示す。
第１０図において、イは入力アナログ信号のスペ
クトラム、ロはデルタシグマ変調後のスペクトラ
ム、ハは第１段目の変換部６ａの周波数特性、ニ
は変換部６ａの出力信号のスペクトラム、ホは第
２段目の変換部６ｂの周波数特性、ヘは最終出力
信号の周波数スペクトラムを示している。図示の
ように、変換部６ｂの周波数特性はフラツトに設
定されており、最終出力信号の特性もフラツトに
なつている。
グマ変調回路の動作クロツクをFR、第２段目の
変換部６ｂの標本化周波数をFSとし、第１段目の
変換部６ａの動作クロツクをＮ・FS（Ｎ＝４）と
した場合の各部の周波数特性を第１０図に示す。
第１０図において、イは入力アナログ信号のスペ
クトラム、ロはデルタシグマ変調後のスペクトラ
ム、ハは第１段目の変換部６ａの周波数特性、ニ
は変換部６ａの出力信号のスペクトラム、ホは第
２段目の変換部６ｂの周波数特性、ヘは最終出力
信号の周波数スペクトラムを示している。図示の
ように、変換部６ｂの周波数特性はフラツトに設
定されており、最終出力信号の特性もフラツトに
なつている。
「考案が解決しようとする問題点」
ところで、上述した従来のデシメイシヨン回路
においては、デルタシグマ変調回路とともにＡ／
Ｄ変換器を構成した場合において、その出力周波
数特性を所望の特性にする際には、別途に所望の
特性を持つデジタルフイルタを設けなければなら
ない。すなわち、従来のデシメイシヨン回路にお
いては、出力周波数特性を付す場合に、デジタル
フイルタを別途に設けなければならず、構成が複
雑化する欠点があつた。
においては、デルタシグマ変調回路とともにＡ／
Ｄ変換器を構成した場合において、その出力周波
数特性を所望の特性にする際には、別途に所望の
特性を持つデジタルフイルタを設けなければなら
ない。すなわち、従来のデシメイシヨン回路にお
いては、出力周波数特性を付す場合に、デジタル
フイルタを別途に設けなければならず、構成が複
雑化する欠点があつた。
この考案は、上述した事情に鑑みてなされたも
ので、デルタシグマ変調回路を用いてＡ／Ｄ変換
器を構成した場合において、所望の特性を持つ出
力側のフイルタを別途に用いることなく所望の特
性を得ることのできるデシメイシヨン回路を提供
することを目的としている。
ので、デルタシグマ変調回路を用いてＡ／Ｄ変換
器を構成した場合において、所望の特性を持つ出
力側のフイルタを別途に用いることなく所望の特
性を得ることのできるデシメイシヨン回路を提供
することを目的としている。
「問題点を解決するための手段」
この考案は、上記問題点を解決するために、デ
ルタシグマ変調された信号に所定の窓関数を乗じ
るとともに所定周期に渡つて累算してリニア
PCM信号を作成する第１の変換回路と、前記第
１の変換回路が出力するリニアPCM信号を順次
サンプリングするとともに、サンプリング値に所
定の係数を乗じ、この乗算値をより低速のサンプ
リング周期毎に加算して出力する第２の変換回路
とを有するデシメイシヨン回路において、前記第
２の変換回路の乗算用係数に低域通過または高域
通過のフイルタ特性を付加している。
ルタシグマ変調された信号に所定の窓関数を乗じ
るとともに所定周期に渡つて累算してリニア
PCM信号を作成する第１の変換回路と、前記第
１の変換回路が出力するリニアPCM信号を順次
サンプリングするとともに、サンプリング値に所
定の係数を乗じ、この乗算値をより低速のサンプ
リング周期毎に加算して出力する第２の変換回路
とを有するデシメイシヨン回路において、前記第
２の変換回路の乗算用係数に低域通過または高域
通過のフイルタ特性を付加している。
「作用」
第１の変換回路が出力するリニアPCM信号が、
前記第２変換回路によつてより低速のクロツクレ
ートに変換されるとともに所定の周波数特性が施
される。
前記第２変換回路によつてより低速のクロツクレ
ートに変換されるとともに所定の周波数特性が施
される。
「実施例」
以下、図面を参照してこの考案の実施例につい
て説明する。
て説明する。
第１図は、この考案の一実施例の構成を示すブ
ロツク図である。
ロツク図である。
図において、２０は本願によるデシメイシヨン
回路であり、第１の変換回路２０ａと第２の変換
回路２０ｂとから構成されている。第１の変換回
路２０ａは、デルタシグマ変調回路５から供給さ
れる１ビツトのデジタルデータを遅延素子Z1〜Zo
に順次読み込むとともに、乗算部M1〜Moを用い
て各遅延素子Z1〜Zoの出力信号に所定の窓関数に
対応する係数W1〜Woを各々乗算し、さらに、こ
の乗算結果を加算器２１によつて加算して出力す
る。この第１の変換回路の構成は従来のものと同
様の構成である。
回路であり、第１の変換回路２０ａと第２の変換
回路２０ｂとから構成されている。第１の変換回
路２０ａは、デルタシグマ変調回路５から供給さ
れる１ビツトのデジタルデータを遅延素子Z1〜Zo
に順次読み込むとともに、乗算部M1〜Moを用い
て各遅延素子Z1〜Zoの出力信号に所定の窓関数に
対応する係数W1〜Woを各々乗算し、さらに、こ
の乗算結果を加算器２１によつて加算して出力す
る。この第１の変換回路の構成は従来のものと同
様の構成である。
レジスタDL1〜DLoは、各々１ワードの記憶容
量を有するレジスタであり、第１の変換回路２０
ａから出力される信号を順次記憶する。MP1〜
MPoは各々乗算器であり、レジスタDL1〜DLoの
出力信号に予め設定された係数WD1〜WDoを乗
じる。この第２の変換回路は、その構成がFIR型
デジタルフイルタと同様となつており、また、係
数WD1〜WDoは、例えばハイパスフイルタ特性、
ローパスフイルタ特性あるいはバンドパスフイル
タ特性となるように非フラツトに設定される。２
２は乗算器MP1〜MPoの出力信号を加算する加
算器である。
量を有するレジスタであり、第１の変換回路２０
ａから出力される信号を順次記憶する。MP1〜
MPoは各々乗算器であり、レジスタDL1〜DLoの
出力信号に予め設定された係数WD1〜WDoを乗
じる。この第２の変換回路は、その構成がFIR型
デジタルフイルタと同様となつており、また、係
数WD1〜WDoは、例えばハイパスフイルタ特性、
ローパスフイルタ特性あるいはバンドパスフイル
タ特性となるように非フラツトに設定される。２
２は乗算器MP1〜MPoの出力信号を加算する加
算器である。
上述した構成によれば、第１の変換回路２０ａ
から出力されたリニアPCM信号は、第２の変換
回路２０ｂの標本化周波数にしたがつて、低速化
されるとともに、係数WD1〜WDoに従う非フラ
ツトなフイルタ特性が施される。
から出力されたリニアPCM信号は、第２の変換
回路２０ｂの標本化周波数にしたがつて、低速化
されるとともに、係数WD1〜WDoに従う非フラ
ツトなフイルタ特性が施される。
ここで、ハイパスフイルタ特性、およびバンド
パスフイルタ特性となるように係数WD1〜WDo
を設定した場合の回路各部の周波数スペクトラム
を第２図および第３図に示す。
パスフイルタ特性となるように係数WD1〜WDo
を設定した場合の回路各部の周波数スペクトラム
を第２図および第３図に示す。
第２図、第３図におけるイは第１の変換回路２
０ａの出力信号のスペクトラム、ロは第２の変換
回路２０ｂの周波数特性、ハ第２の変換回路２０
ｂの出力信号のスペクトラムを示している。
０ａの出力信号のスペクトラム、ロは第２の変換
回路２０ｂの周波数特性、ハ第２の変換回路２０
ｂの出力信号のスペクトラムを示している。
これらの図から明らかなように、第２の変換回
路２０ｂに非フラツトな周波数特性、すなわち、
低域通過または高域通過のフイルタ特性を施すこ
とにより、最終出力信号の周波数スペクトラムを
所望の特性にすることができる。
路２０ｂに非フラツトな周波数特性、すなわち、
低域通過または高域通過のフイルタ特性を施すこ
とにより、最終出力信号の周波数スペクトラムを
所望の特性にすることができる。
なお、この実施例は、例えば２線式交換回路を
用いて、周波数分割多重化により全二重通信を行
う場合などに適用すると極めて効果的である。こ
の点について以下に説明する。
用いて、周波数分割多重化により全二重通信を行
う場合などに適用すると極めて効果的である。こ
の点について以下に説明する。
第４図は、電話回線の通過帯域（300〜3400Hz）
を高群、低群の２つに分け、低群送信、高群受信
の全二重通信とした場合（相手側は高群送信、低
群受信となる）におけるブロツク図を示してい
る。図において、３０は２線式回線、３１はハイ
ブリツドコイル、３２は受信フイルタ（ハイパス
フイルタ）、３３は復調部、３４は送信フイルタ
（ローパスフイルタ）であり、３５は変調部であ
る。
を高群、低群の２つに分け、低群送信、高群受信
の全二重通信とした場合（相手側は高群送信、低
群受信となる）におけるブロツク図を示してい
る。図において、３０は２線式回線、３１はハイ
ブリツドコイル、３２は受信フイルタ（ハイパス
フイルタ）、３３は復調部、３４は送信フイルタ
（ローパスフイルタ）であり、３５は変調部であ
る。
上記構成をデジタル構成にすると第５図に示す
ようになる。なお、この図においては、受信系の
みを示している。このようにデジタル構成にする
と、Ａ／Ｄ変換器４０、ハイパスフイルタ４１お
よび復調部４２が必要になる。また、Ａ／Ｄ変換
器４０をデルタシグマ変調方式にすると、第６図
に示すような構成となる。この図に示す構成は、
従来のデルタシグマ変調方式Ａ／Ｄ変換器を用い
た場合の例である。一方、本願によれば、前述し
たように、第２段目のデシメイシヨン回路にフイ
ルタ特性を持たせることができるから、同図に示
すハイパスフイルタ４１を省略することができ、
その構成を単純化させることができる。
ようになる。なお、この図においては、受信系の
みを示している。このようにデジタル構成にする
と、Ａ／Ｄ変換器４０、ハイパスフイルタ４１お
よび復調部４２が必要になる。また、Ａ／Ｄ変換
器４０をデルタシグマ変調方式にすると、第６図
に示すような構成となる。この図に示す構成は、
従来のデルタシグマ変調方式Ａ／Ｄ変換器を用い
た場合の例である。一方、本願によれば、前述し
たように、第２段目のデシメイシヨン回路にフイ
ルタ特性を持たせることができるから、同図に示
すハイパスフイルタ４１を省略することができ、
その構成を単純化させることができる。
「考案の効果」
以上説明したように、この考案によれば、デル
タシグマ変調された信号に所定の窓関数を乗じる
とともに所定周期に渡つて累算してリニアPCM
信号を作成する第１の変換回路と、前記第１の変
換回路が出力するリニアPCM信号を順次サプリ
ングするとともに、サプリング値に所定の係数を
乗じ、この乗算値をより低速のサンプリング周期
毎に加算して出力する第２の変換回路とを有する
デシメイシヨン回路において、前記第２の変換回
路の乗算用係数に低域通過または高域通過のフイ
ルタ特性を付加したので、デルタシグマ変調回路
を用いてＡ／Ｄ変換器を構成した場合において、
所望の特性を持つ出力側のフイルタを別途に用い
ることなく所望の特性を得ることができる。
タシグマ変調された信号に所定の窓関数を乗じる
とともに所定周期に渡つて累算してリニアPCM
信号を作成する第１の変換回路と、前記第１の変
換回路が出力するリニアPCM信号を順次サプリ
ングするとともに、サプリング値に所定の係数を
乗じ、この乗算値をより低速のサンプリング周期
毎に加算して出力する第２の変換回路とを有する
デシメイシヨン回路において、前記第２の変換回
路の乗算用係数に低域通過または高域通過のフイ
ルタ特性を付加したので、デルタシグマ変調回路
を用いてＡ／Ｄ変換器を構成した場合において、
所望の特性を持つ出力側のフイルタを別途に用い
ることなく所望の特性を得ることができる。
第１図はこの考案の一実施例の構成を示すブロ
ツク図、第２図および第３図は各々同実施例の回
路各部の周波数特性を示す特性図、第４図〜第６
図は各々同実施例の応用例を説明するための図、
第７図はＡ／Ｄ変換器の後段にデジタルフイルタ
を接続する場合の構成を示すブロツク図、第８図
は従来のデルタシグマ変調方式のＡ／Ｄ変換器の
構成を示すブロツク図、第９図はデルタシグマ変
調回路の構成を示すブロツク図、第１０図は第８
図に示す回路各部の周波数特性を示す特性図であ
る。 ２０ｂ……第２の変換回路、２２……加算器、
DL1〜DLo……レジスタ、MP1〜MPo……乗算
器、WD1〜WDo……係数。
ツク図、第２図および第３図は各々同実施例の回
路各部の周波数特性を示す特性図、第４図〜第６
図は各々同実施例の応用例を説明するための図、
第７図はＡ／Ｄ変換器の後段にデジタルフイルタ
を接続する場合の構成を示すブロツク図、第８図
は従来のデルタシグマ変調方式のＡ／Ｄ変換器の
構成を示すブロツク図、第９図はデルタシグマ変
調回路の構成を示すブロツク図、第１０図は第８
図に示す回路各部の周波数特性を示す特性図であ
る。 ２０ｂ……第２の変換回路、２２……加算器、
DL1〜DLo……レジスタ、MP1〜MPo……乗算
器、WD1〜WDo……係数。
Claims (1)
- デルタシグマ変調された信号に所定の窓関数を
乗じるとともに所定周期に渡つて累算してリニア
PCM信号を作成する第１の変換回路と、前記第
１の変換回路が出力するリニアPCM信号を順次
サンプリングするとともに、サンプリング値に所
定の係数を乗じ、この乗数値をより低速のサンプ
リング周期毎に加算して出力する第２の変換回路
とを有するデシメイシヨン回路において、前記第
２の変換回路の乗算用係数を非フラツトなフイル
タ特性になるよう選定することを特徴とするデシ
メイシヨン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987000409U JPH0453069Y2 (ja) | 1987-01-06 | 1987-01-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987000409U JPH0453069Y2 (ja) | 1987-01-06 | 1987-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111031U JPS63111031U (ja) | 1988-07-16 |
| JPH0453069Y2 true JPH0453069Y2 (ja) | 1992-12-14 |
Family
ID=30777357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987000409U Expired JPH0453069Y2 (ja) | 1987-01-06 | 1987-01-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453069Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283210A (ja) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | デジタル音場補正イコライザ |
-
1987
- 1987-01-06 JP JP1987000409U patent/JPH0453069Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283210A (ja) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | デジタル音場補正イコライザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111031U (ja) | 1988-07-16 |
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