JPS63111031U - - Google Patents

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JPS63111031U
JPS63111031U JP40987U JP40987U JPS63111031U JP S63111031 U JPS63111031 U JP S63111031U JP 40987 U JP40987 U JP 40987U JP 40987 U JP40987 U JP 40987U JP S63111031 U JPS63111031 U JP S63111031U
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circuit
conversion circuit
sampling
multiplies
decimation
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Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の一実施例の構成を示すブロ
ツク図、第2図および第3図は各々同実施例の回
路各部の周波数特性を示す特性図、第4図〜第6
図は各々同実施例の応用例を説明するための図、
第7図はA/D変換器の後段にデジタルフイルタ
を接続する場合の構成を示すブロツク図、第8図
は従来のデルタシグマ変調方式のA/D変換器の
構成を示すブロツク図、第9図はデルタシグマ変
調回路の構成を示すブロツク図、第10図は第8
図に示す回路各部の周波数特性を示す特性図であ
る。 20b……第2の変換回路、22……加算器、
DL〜DLn……レジスタ、MP〜MPn…
…乗算器、WD〜WDn……係数。

Claims (1)

    【実用新案登録請求の範囲】
  1. デルタシグマ変調された信号に所定の窓関数を
    乗じるとともに所定周期に渡つて累算してリニア
    PCM信号を作成する第1の変換回路と、前記第
    1の変換回路が出力するリニアPCM信号を順次
    サプリングするとともに、サプリング値に所定の
    係数を乗じ、この乗算値をより低速のサンプリン
    グ周期毎に加算して出力する第2の変換回路とを
    有するデシメイシヨン回路において、前記第2の
    変換回路の乗算用係数に非フラツトなフイルタ特
    性を付加したことを特徴とするデシメイシヨン回
    路。
JP1987000409U 1987-01-06 1987-01-06 Expired JPH0453069Y2 (ja)

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JP1987000409U JPH0453069Y2 (ja) 1987-01-06 1987-01-06

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JP1987000409U JPH0453069Y2 (ja) 1987-01-06 1987-01-06

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Publication Number Publication Date
JPS63111031U true JPS63111031U (ja) 1988-07-16
JPH0453069Y2 JPH0453069Y2 (ja) 1992-12-14

Family

ID=30777357

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JP1987000409U Expired JPH0453069Y2 (ja) 1987-01-06 1987-01-06

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61283210A (ja) * 1985-06-10 1986-12-13 Matsushita Electric Ind Co Ltd デジタル音場補正イコライザ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61283210A (ja) * 1985-06-10 1986-12-13 Matsushita Electric Ind Co Ltd デジタル音場補正イコライザ

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Publication number Publication date
JPH0453069Y2 (ja) 1992-12-14

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