KR100791634B1 - 낮은 전력소모를 갖는 델타 시그마 모듈레이터 및 이를포함하는 심박 조율 장치 - Google Patents

낮은 전력소모를 갖는 델타 시그마 모듈레이터 및 이를포함하는 심박 조율 장치 Download PDF

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Abstract

낮은 전력소모를 갖는 델타 시그마 모듈레이터 및 이를 포함하는 심박 조율 장치가 개시된다.
본 발명은 서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 출력하는 디지털 블럭, 전원 전압에 연결되어 소정의 전류량을 공급하는 전류원, 상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러 및 상기 제2출력단의 전류를 바이어스 전류로 적용하여 상기 클럭 신호에 따라 샘플 모드 또는 인티그레이션 모드 중 어느 하나의 동작을 수행하는 스위치드 커패시터 회로를 포함한다.
본 발명에 의하면, 델타 시그마 모듈레이터의 소모 전력을 최소화하고, 비선형 특성을 최소화하여 정확한 동작을 보장하고, 스위치 특성과 무관하게 모듈레이터를 동작시킬 수 있으며, 안착시간이 길어지는 것을 방지하여 모듈레이터의 성능 저하를 억제할 수 있

Description

낮은 전력소모를 갖는 델타 시그마 모듈레이터 및 이를 포함하는 심박 조율 장치 {Delta-sigma modulator with reduced power consumption and Pacemaker using this}
도 1은 본 발명이 적용되는 델타-시그마 모듈레이터의 블럭도이다.
도 2a는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터에 적용되는 바이어스 방식의 일 예를 도시한 것이다.
도 2b 내지 도 2c는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터에 포함되는 스위치드 커패시터의 회로도이다.
도 3a는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터에 적용되는 바이어스 회로의 회로도이다.
도 3b는 도 3a의 바이어스 회로에 인가되는 클럭신호와 출력 전류(Iout)의 타이밍도이다.
도 4a는 도 3a의 바이어스 회로를 도 1의 델타 시그마 모듈레이터에 적용하는 경우 발생할 수 있는 안착 시간(settling timee)이 길어지는 문제를 도시한 것이다.
도 4b는 도 4a에서 나타난 문제를 해결하기 위한 클럭 듀티 사이클(clock duty cycle)을 변경하는 방식을 도시한 것이다.
도 5는 50%의 듀티 사이클(duty cycle)을 가지는 클럭과 75%의 듀티 사이클(duty cycle)을 가지는 클럭을 선택할 수 있는 디지털(digital) 블럭을 도시한 것이다.
도 6은 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 포함하는 심박 조율 장치의 블럭도이다.
본 발명은 모듈레이터에 관한 것으로, 특히, 낮은 전력소모를 갖는 델타 시그마 모듈레이터 및 이를 포함하는 심박 조율 장치에 관한 것이다.
인공심박조율기와 같은 인체에 이식되어 동작하는 시스템은 배터리로 동작하기 때문에 오랜 기간 동안 안정적으로 시스템을 동작시키기 위해서는 회로의 전력 소모를 최소화시켜야 한다.
종래의 CMOS 공정의 저 전력 회로에서는 회로에 흐르는 전류량을 줄이기 위해 MOS 트랜지스터를 서브 쓰레쉬홀드(subthreshold) 영역에서 동작시켜 매우 낮은 전류를 흐르게 하는 복잡한 회로를 사용하게 된다.
그러나, 서브 쓰레쉬홀드(subthreshold) 영역에서 동작하는 MOS 트랜지스터는 많은 비선형(nonlinearity) 특성을 가지고 있어서 정확하게 설계를 할 수가 없으며 공정에 따라 많은 변화를 받기 때문에 회로의 특성이 크게 변할 수 있는 단점을 가지고 있다. 아날로그 회로의 전력 소모를 줄이기 위해 OP 앰프를 동작하지 않 을 때 완전히 턴 오프(turn-off)시키는 switched-opamp 회로 설계 기술은 전력 소모를 줄일 수 있으나 OP 앰프가 on-off되면서 발생하는 여러 가지 비선형(nonlinearity) 현상과 스위치(switch)를 사용하기 때문에 스위치(switch)의 특성에 의해 회로의 성능이 제한을 받는다.
따라서, 종래의 델타 시그마 모듈레이터는 소모 전력을 최소화할 수 없으며, 비선형 특성을 최소화 할 수 없어 정확한 동작을 보장하기 어렵고, 스위치 특성과 무관하게 모듈레이터를 동작시킬 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 첫번째 기술적 과제는 델타 시그마 모듈레이터의 소모 전력을 최소화하고, 비선형 특성을 최소화하여 정확한 동작을 보장하고, 스위치 특성과 무관하게 모듈레이터를 동작시킬 수 있으며, 안착시간이 길어지는 것을 방지하여 모듈레이터의 성능 저하를 억제할 수 있는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 제공하는데 있다.
본 발명이 이루고자 하는 두번째 기술적 과제는 상기의 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 포함하는 심박 조율 장치를 제공하는데 있다.
상기의 첫번째 기술적 과제를 이루기 위하여, 본 발명은 서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 출력하는 디지털 블럭, 전원 전압에 연결되어 소정의 전류량을 공급하는 전류원, 상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러 및 상기 제2출력단의 전류를 바이어스 전류로 적용하여 상기 클럭 신호에 따라 샘플 모드 또는 인티그레이션 모드 중 어느 하나의 동작을 수행하는 스위치드 커패시터 회로를 포함하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 제공한다.
또한, 상기의 첫번째 기술적 과제를 이루기 위하여, 본 발명은 서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 출력하는 디지털 블럭, 전원 전압에 연결되어 소정의 전류량을 공급하는 전류원, 상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러 및 상기 제2출력단의 전류를 바이어스 전류로 적용하여, 상기 클럭 신호가 로우값인 경우 샘플 모드 동작을 수행하고 상기 클럭 신호가 하이값인 경우 인티그레이션 모드 동작을 수행하는 스위치드 커패시터 회로를 포함하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 제공한다.
또한, 상기의 첫번째 기술적 과제를 이루기 위하여, 본 발명은 복수의 스위 치드 커패시터 회로 및 상기 복수의 스위치드 커패시터 회로에 바이어스 전류를 인가하는 저전력 바이어스 회로를 포함하고, 상기 저전력 바이어스 회로는 전원 전압에 연결되어 소정의 전류량을 공급하는 전류원, 상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 공급되는 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터 및 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러를 포함하고, 상기 복수의 스위치드 커패시터 회로는 상기 클럭 신호가 로우값인 경우 샘플 모드 동작을 수행하고, 상기 클럭 신호가 하이값인 경우 인티그레이션 모드 동작을 수행하는 스위치드 커패시터 회로인 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 제공한다.
상기의 두번째 기술적 과제를 이루기 위하여, 본 발명은 델타 시그마 모듈레이터를 포함하는 심박 조율 장치에 있어서, 심장 박동을 아날로그 입력 신호로 변환하는 센서부, 상기 아날로그 입력 신호를 디지털 신호로 변환하는 델타 시그마 모듈레이터, 소정의 주기로 기준 클럭을 생성하는 스톱 워치 및 상기 디지털 신호 및 상기 기준 클럭에 따라 전기 자극을 출력하는 전기 충격부를 포함하고, 상기 델타 시그마 모듈레이터는 서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 출력하는 디지털 블럭, 전원 전압에 연결되어 소정의 전류량을 공급하는 전류원, 상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터, 상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러 및 상기 제2출력단의 전류를 바이어스 전류로 적용하여 상기 클럭 신호에 따라 샘플 모드 또는 인티그레이션 모드 중 어느 하나의 동작을 수행하는 스위치드 커패시터 회로를 포함하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 포함하는 심박 조율 장치를 제공한다.
본 발명은 새로운 바이어스 방식을 도입하여 델타-시그마 모듈레이터를 이루는 스위치드 커패시터(Switched-Capacitor) 회로의 동작에 영향을 주지 않으면서 전력 소모를 최소화시키는 방법에 관한 것이다.
종래의 문제들을 해결하기 위하여 본 발명에서는 MOS를 서브 쓰레쉬홀드(subthreshold) 영역에서 동작시키거나 switched-opamp를 사용하는 대신 OP 앰프에 공급되는 전류량을 시간별로 조절하는 바이어스 방법을 제공한다.
이하에서는 OP 앰프의 동작에 크게 영향을 주지 않으면서 전력 소모를 줄이는 회로를 설계한다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다.
도 1은 본 발명이 적용되는 델타-시그마 모듈레이터의 블럭도이다.
본 발명에서, 델타-시그마 모듈레이터는 CMOS 공정에서 주로 계수값을 비교적 정확하게 결정할 수 있는 스위치드 커패시터(Switched-Capacitor) 구조로 구현한다. 이하에서는 OP 앰프의 유한한 DC 전압 이득과 unity-gain bandwidth, 그리고 커패시터의 미스 매치(mismatch)와 같은 비이상적인 특성의 영향을 크게 받지 않는 싱글 루프(Single-Loop) 구조의 스위치드 커패시터(Switched-Capacitor) 델타 시그마 모듈레이터(Delta-Sigma Modulator)를 설계한다. 또한, 스위치드 커패시터(Switched-Capacitor) 회로에서 가장 중요한 동작을 하며 따라서 전력을 많이 소모하는 OP 앰프에 공급되는 바이어스 전류를 조절하는 블록을 설계하여 전력 소모를 줄이고, 안착 시간을 최소화하여 모듈레이터의 성능 저하를 억제한다.
도 2a는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터에 적용되는 바이어스 방식의 일 예를 도시한 것이다.
도 2b 내지 도 2c는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터에 포함되는 스위치드 커패시터의 회로도이다.
도 2b는 도 2a의 바이어스 방식을 도 1의 스위치드 커패시터 회로에 적용한 경우, 샘플 모드(sample mode) 동작을 도시한 것이다. 도 2c는 도 2a의 바이어스 방식을 도 1의 스위치드 커패시터 회로에 적용한 경우, 인티그레이션 모드(Integration mode) 동작을 도시한 것이다.
스위치드 커패시터(Switched-Capacitor) 회로는 샘플 모드(sample mode)에서 입력 커패시터인 CS에 전압이 샘플되며 OP 앰프는 그 전의 전압값을 유지한다. 그리 고 인티그레이션 모드(Integration mode)에는 CS에 샘플링된 전하가 CI로 옮겨가며 전압의 변화를 가져온다. OP 앰프는 이 인티그레이션 모드(Integration mode)에서 CI를 구동하며 샘플 모드(sample mode)에서는 커패시터를 구동하지 않는다. 따라서 샘플 모드(sample mode)에서 회로의 동작에 영향을 주지 않으면서 OP 앰프에 공급되는 바이어스 전류량을 줄여서 소모되는 전류량을 줄일 수 있게 된다.
도 3a는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터에 적용되는 바이어스 회로의 회로도이다.
바이어스 회로는 전류원 IREF로부터 공급된 전류를 간단한 전류 미러(Current Mirror)와 다이오드 연결(diode-connected)된 MOS 트랜지스터를 load로 사용하여 전류를 공급한다. VCLK가 High일 때 M3은 off가 되어서 트랜지스터 Mb가 전류 IREF를 모두 공급하게 되고, 따라서, M4역시 IREF를 공급하게 된다. VCLK가 Low가 되면 M3이 on이 되어서 Mb에 흐르던 전류 IREF의 1/2 만큼을 가져가게 된다. 따라서 Mb에는 IREF/2 만큼의 전류가 흐르게 되고 M4 역시 IREF/2의 전류를 공급하게 된다. 이 바이어스 회로에 스위치드 커패시터(Switched-Capacitor) 회로에서 사용하는 clock을 인가하여 샘플 모드(sample mode)에서는 IREF/2의 전류가 OP 앰프에 공급되게 하고 인티그레이션 모드(Integration mode)에서는 IREF의 전류가 OP 앰프에 공급되게 할 수 있다. 본 발명을 이용하면 어떤 구조의 전류원을 사용하는지와 상관없이 주어진 전류를 회로의 동작 영역에 따라서 효율적으로 줄일 수 있기 때문에 복잡한 회로를 사용하지 않고서도 25% 정도의 전류 소모를 줄일 수 있다.
전류원(331)은 전원 전압(VDD)에 연결되어 소정의 전류량을 공급한다.
제1 전류 미러(332)는 전류원(331)에 연결되어 제1출력단에 전류량을 공급한다. 이때, 제1출력단은 트랜지스터 M2의 출력단을 의미한다.
바이어스 조절용 트랜지스터(333)는 제1 전류 미러(332)의 제1출력단과 전원 전압(VDD) 사이에 연결되어 클럭 신호(VCLK)가 로우값인 경우에 온 된다.
제2 전류 미러(334)는 제1 전류 미러(332)의 제1출력단과 전원 전압 사이에 연결되어 전류원(331)의 전류량과 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급한다. 이때, 제2출력단은 트랜지스터 M4의 출력단을 의미한다.
도 2b 및 도 2c의 스위치드 커패시터 회로는 제2출력단의 전류를 바이어스 전류로 적용하여 클럭 신호(VCLK)에 따라 샘플 모드 또는 인티그레이션 모드 중 어느 하나의 동작을 수행한다. 한편, 도 2b 및 도 2c를 참조하면, 상기 스위치드 커패시터 회로는 입력단에 연결된 샘플링용 커패시터(Cs), 출력단에 연결된 인티그레이션용 커패시터(CI) 및 상기 샘플링용 커패시터(Cs)와 인티그레이션용 커패시터(CI) 사이에 연결된 OP 앰프를 포함하고, 상기 OP 앰프는 마이너스 입력단이 상기 샘플링용 커패시터(Cs) 및 상기 인티그레이션용 커패시터(CI)에 연결되고, 플러스 입력단이 그라운드에 연결되며, 출력단이 상기 인티그레이션용 커패시터(CI)에 연결되는 구성을 가짐으로써 인가되는 클럭 신호에 따라 샘플 모드 또는 인티그레이션 모드로 동작을 수행하게 된다.
바람직하게는, 도 2b 및 도 2c의 스위치드 커패시터 회로는 클럭 신호(VCLK)가 로우값인 경우, 적은 바이어스 전류를 공급받으면서 샘플 모드 동작을 수행하고, 클럭 신호(VCLK)가 하이값인 경우 많은 바이어스 전류를 공급받으면서 인티그레이션 모드 동작을 수행하도록 회로를 구성할 수 있다.
도 3b는 도 3a의 바이어스 회로에 인가되는 클럭신호와 출력 전류(Iout)의 타이밍도이다. 즉, 출력 전류는 인가되는 클럭신호와 동기되어 전류량이 변화하게 된다. 이러한 동기는 도 1의 델타 시그마 모듈레이터에서 적은 전류를 필요로 하는 순간 즉, 샘플 모드 동작시에는 적은 바이어스 전류를 인가하게 하고, 델타 시그마 모듈레이터에서 많은 전류를 필요로 하는 순간 즉, 인티그레이션 모드 동작시에는 많은 바이어스 전류를 인가하게 한다.
도 4a는 도 3a의 바이어스 회로를 도 1의 델타 시그마 모듈레이터에 적용하는 경우 발생할 수 있는 안착 시간(settling timee)이 길어지는 문제를 도시한 것이다.
도 3a의 바이어스 회로를 적용하는 델타 시그마 모듈레이터에서는 일정 시간동안 바이어스 전류가 IREF/2로 줄어들었다가 IREF로 회복될 때 일정한 시간을 필요로 한다. 그러나, 전류가 완전히 IREF로 회복되지 않은 상태에서 인티그레이션(integration)이 일어나기 때문에 도 4a에서 보이는 것과 같이 안착 시간(settling timee)이 길어져서 펄스(pulse)가 천천히 올라가게 된다. 즉, OP 앰프가 인티그레이션(integration)을 할 때에는 이미 IREF의 바이어스 전류가 공급이 되고 있어야 하는데, 바이어스 전류량이 완전히 IREF로 회복되지 않기 때문이다.
도 4b는 도 4a에서 나타난 문제를 해결하기 위한 클럭 듀티 사이클(clock duty cycle)을 변경하는 방식을 도시한 것이다.
따라서, 위의 문제를 해결하기 위해 M3의 gate에 인가되는 클럭 신호(CLK)의 듀티 사이클(duty cycle)을 75%, 25%로 바꾸어 전류가 줄어드는 구간의 시간을 25%로 단축시키게 되면, 인티그레이션(integration)이 일어날 때에는 전류가 완전히 IREF로 회복되게 할 수 있다. 따라서, 안착 시간(Settlling time)이 길어져서 인티그레이션 모드(Integration mode)에서 출력 신호가 원하는 구간까지 올라가는 시간을 단축시킬 수 있다. 하지만 바이어스 전류를 줄이는 구간이 줄어들기 때문에 전류 소모량은 12.5% 정도만 줄일 수 있게 된다. 도 4b에는 듀티비 75와 듀티비 50인 클럭 신호만 도시되어 있으나, 당업자의 선택에 따라 디지털 블럭에 듀티비 50 이상인 임의의 클럭 신호를 적용할 수 있다.
도 5는 50%의 듀티 사이클(duty cycle)을 가지는 클럭과 75%의 듀티 사이클(duty cycle)을 가지는 클럭을 선택할 수 있는 디지털(digital) 블럭을 도시한 것이다.
안착 시간(settling timee)이 길어지더라도 델타 시그마 모듈레이터(Delta-Sigma Modulator)의 성능이 크게 줄어들지 않는 경우에는 50%의 듀티 사이클(duty cycle)을 가지는 클럭(clock)을 인가하여 전체 전류 소모량을 25%로 줄일 수 있으며, 안착 시간(settling timee)이 길어져서 모듈레이터의 성능이 감소되는 경우, 75%의 듀티 사이클(duty cycle)을 가지는 클럭(clock)을 인가하여 전체 전류 소모량을 12.5%로 줄이면서 모듈레이터의 성능이 감소되는 것을 막을 수 있다. 도 5의 디지털 블럭에 의해 선택된 클럭 신호는 도 3a의 바이어스 회로뿐만 아니라, 도 1의 델타 시그마 모듈레이터의 클럭 입력에도 인가된다.
도 5에는 듀티비 75와 듀티비 50인 클럭 신호만 도시되어 있으나, 당업자의 선택에 따라 디지털 블럭에 사용되는 클럭은 듀티비 50 이상인 임의의 클럭 신호가 될 수 있다.
바람직하게는, 당업자의 필요에 따라 디지털 블록에 연결된 마이크로 프로세서 등의 제어 장치에서 낮은 전력 소모를 필요로 하는 경우, 예를 들면, 내장 배터리가 일정 수준 이상 소진된 경우에는 듀티비 50인 클럭 신호를 도 3a의 바이어스 회로 및 도 1의 델타 시그마 모듈레이터에 인가하게 할 수 있다.
바람직하게는, 본 발명에 적용되는 디지털 블럭은 듀티비가 50인 클럭 신호와 듀티비가 75인 클럭 신호 중 어느 하나의 클럭 신호를 선택하기 위한 스위치 및 스위치에 의해 선택된 클럭 신호를 바이어스 조절용 트랜지스터(333) 및 스위치드 커패시터 회로에 인가하기 위한 클럭 인가 수단을 포함할 수 있다. 이때, 스위치는 필요에 따라 복수 개로 구성될 수 있고, 스위치에 연결된 논리 게이트를 포함할 수 있다.
이때, 클럭 인가 수단은 트랜지스터 M3 및 도 1의 φ1, φ2 스위치에 클럭을 인가하기 위한 컨택, 와이어 등을 포함한다.
도 6은 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 포함하는 심박 조율 장치의 블럭도이다.
델타 시그마 모듈레이터(610)는 본 발명에 따른 낮은 전력소모를 갖는 델타 시그마 모듈레이터로서, 아날로그 입력 신호를 디지털 신호로 변환한다. 델타 시그마 모듈레이터(610)의 출력 신호는 복수의 비트로 구성되어 병렬로 전송될 수 있다. 바람직하게는, 델타 시그마 모듈레이터(610)의 아날로그 입력단은 심장 박동을 감지하는 센서부(600)에 연결될 수 있다.
스톱 워치(640)는 소정의 주기로 기준 클럭을 생성한다. 기준 클럭은 인간의 심장 박동 주기에 대한 기준을 제공하기 위한 클럭이다.
전기 충격부(650)는 델타 시그마 모듈레이터(610)의 디지털 신호 및 스톱 워치(640)의 기준 클럭에 따라 전기 자극을 출력한다. 이때, 전기 자극은 심박 조율을 위한 전기 신호로서, 인체에 무해한 수준의 작은 전압 및 작은 전류를 갖는다. 전기 충격부(650)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 임의로 설계한 하나 이상의 전극을 포함할 수 있다.
바람직하게는, 전기 충격부(650)는 델타 시그마 모듈레이터(610)의 디지털 신호와 스톱 워치(640)의 기준 클럭을 비교하는 수단을 포함하고, 델타 시그마 모듈레이터(610)의 디지털 신호의 주기가 스톱 워치(640)의 기준 클럭 보다 느려지는 경우 전기 자극을 출력하도록 구성할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, 델타 시그마 모듈레이터의 소모 전력을 최소화하고, 비선형 특성을 최소화하여 정확한 동작을 보장하고, 스위치 특성과 무관하게 모듈레이터를 동작시킬 수 있으며, 안착시간이 길어지는 것을 방지하여 모듈레이터의 성능 저하를 억제할 수 있는 효과가 있다.

Claims (10)

  1. 서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 생성하여 바이어스 조절용 트랜지스터 및 스위치드 커패시터 회로에 상기 생성된 클럭 신호를 인가하는 디지털 블럭;
    전원 전압에 연결되어 소정의 전류량을 공급하는 전류원;
    상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 디지털 블럭에서 인가된 상기 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러; 및
    상기 제2출력단의 전류를 바이어스 전류로 적용하여 상기 디지털 블럭에서 인가된 상기 클럭 신호에 따라 샘플 모드 또는 인티그레이션 모드 중 어느 하나의 동작을 수행하는 스위치드 커패시터 회로를 포함하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  2. 제 1 항에 있어서,
    상기 디지털 블럭은
    듀티비가 50인 클럭 신호와 듀티비가 75인 클럭 신호 중 어느 하나의 클럭 신호를 선택하기 위한 스위치; 및
    상기 클럭 신호를 상기 바이어스 조절용 트랜지스터 및 상기 스위치드 커패시터 회로에 인가하기 위한 클럭 인가 수단을 포함하는 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  3. 서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 생성하여 바이어스 조절용 트랜지스터 및 스위치드 커패시터 회로에 상기 생성된 클럭 신호를 인가하는 디지털 블럭;
    전원 전압에 연결되어 소정의 전류량을 공급하는 전류원;
    상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 디지털 블럭에서 인가된 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러; 및
    상기 제2출력단의 전류를 바이어스 전류로 적용하여, 상기 디지털 블럭에서 인가된 클럭 신호가 로우값인 경우 샘플 모드 동작을 수행하고 상기 클럭 신호가 하이값인 경우 인티그레이션 모드 동작을 수행하는 스위치드 커패시터 회로를 포함하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  4. 제 3 항에 있어서,
    상기 디지털 블럭은
    듀티비가 50인 클럭 신호와 듀티비가 75인 클럭 신호 중 어느 하나의 클럭 신호를 선택하기 위한 스위치; 및
    상기 클럭 신호를 상기 바이어스 조절용 트랜지스터 및 상기 스위치드 커패시터 회로에 인가하기 위한 클럭 인가 수단을 포함하는 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  5. 제 3 항에 있어서,
    상기 스위치드 커패시터 회로는
    입력단에 연결된 샘플링용 커패시터;
    출력단에 연결된 인티그레이션용 커패시터; 및
    마이너스 입력단이 상기 샘플링용 커패시터 및 상기 인티그레이션용 커패시터에 연결되고, 플러스 입력단이 그라운드에 연결되며, 출력단이 상기 인티그레이션용 커패시터에 연결되는 OP 앰프를 포함하는 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  6. 복수의 스위치드 커패시터 회로; 및
    상기 복수의 스위치드 커패시터 회로에 바이어스 전류를 인가하는 저전력 바이어스 회로를 포함하고,
    상기 저전력 바이어스 회로는
    전원 전압에 연결되어 소정의 전류량을 공급하는 전류원;
    상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미러;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 공급되는 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터; 및
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러를 포함하고,
    상기 복수의 스위치드 커패시터 회로는
    상기 클럭 신호가 로우값인 경우 샘플 모드 동작을 수행하고, 상기 클럭 신호가 하이값인 경우 인티그레이션 모드 동작을 수행하는 스위치드 커패시터 회로인 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  7. 제 6 항에 있어서,
    상기 복수의 스위치드 커패시터 회로는
    입력단에 연결된 샘플링용 커패시터;
    출력단에 연결된 인티그레이션용 커패시터; 및
    마이너스 입력단이 상기 샘플링용 커패시터 및 상기 인티그레이션용 커패시터에 연결되고, 플러스 입력단이 그라운드에 연결되며, 출력단이 상기 인티그레이션용 커패시터에 연결되는 OP 앰프를 포함하는 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  8. 제 7 항에 있어서,
    상기 복수의 스위치드 커패시터 회로는
    각각의 스위치드 커패시터 회로의 출력단이 다른 스위치드 커패시터 회로의 샘플링용 커패시터에 연결되는 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터.
  9. 델타 시그마 모듈레이터를 포함하는 심박 조율 장치에 있어서,
    심장 박동을 아날로그 입력 신호로 변환하는 센서부;
    상기 아날로그 입력 신호를 디지털 신호로 변환하는 델타 시그마 모듈레이터;
    소정의 주기로 기준 클럭을 생성하는 스톱 워치; 및
    상기 디지털 신호 및 상기 기준 클럭에 따라 전기 자극을 출력하는 전기 충격부를 포함하고,
    상기 델타 시그마 모듈레이터는
    서로 다른 듀티비의 클럭 신호 중 어느 하나의 클럭 신호를 출력하는 디지털 블럭;
    전원 전압에 연결되어 소정의 전류량을 공급하는 전류원;
    상기 전류원에 연결되어 제1출력단에 상기 전류량을 공급하는 제1 전류 미 러;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 클럭 신호가 로우값인 경우에 온 되는 바이어스 조절용 트랜지스터;
    상기 제1 전류 미러의 제1출력단과 상기 전원 전압 사이에 연결되어 상기 전류원의 전류량과 상기 바이어스 조절용 트랜지스터에 흐르는 전류량의 차에 해당하는 전류를 제2출력단에 공급하는 제2 전류 미러; 및
    상기 제2출력단의 전류를 바이어스 전류로 적용하여 상기 클럭 신호에 따라 샘플 모드 또는 인티그레이션 모드 중 어느 하나의 동작을 수행하는 스위치드 커패시터 회로를 포함하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 포함하는 심박 조율 장치.
  10. 제 9 항에 있어서,
    상기 스위치드 커패시터 회로는
    상기 클럭 신호가 로우값인 경우 샘플 모드 동작을 수행하고, 상기 클럭 신호가 하이값인 경우 인티그레이션 모드 동작을 수행하는 것을 특징으로 하는 낮은 전력소모를 갖는 델타 시그마 모듈레이터를 포함하는 심박 조율 장치.
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