DE3100154C2

DE3100154C2 - Verfahren und Vorrichtung zur Analog-Digital-Umwandlung mittels Verschiebesignalen

Info

Publication number: DE3100154C2
Application number: DE3100154A
Authority: DE
Inventors: Philip Stephen Portland Oreg. Crosby; Dale A. Aloha Oreg. Jordon
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1980-01-09
Filing date: 1981-01-07
Publication date: 1984-10-25
Also published as: DE3100154A1; GB2067373B; US4447803A; JPS56104533A; CA1175148A; JPS613133B2; NL8007088A; GB2067373A

Abstract

In einem Offset-Digital-Zitter-Generator wird eine Reihe von diskreten Analogwerten erzeugt, die während jeder Wiederholung eines zu digitalisierenden Signals konstant bleiben. Diese Analogwerte werden mit dem zu digitalisierenden analogen Eingangswert summiert. Die Zitterzustände weisen zwei wesentliche Charakteristiken auf: ein bit-Umkehrschema, in dem eine Sequenz von Zitterwerten zur fortschreitenden Maximalisierung der Auflösung des Digitalisierers verwendet wird, und ein Versetzen der Werte um einen bestimmten Betrag, um so die Genauigkeit des Digitalisierers statistisch zu verbessern.

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Analog-Digital-Umwandlung, bei denen die in die digitale Form umzusetzenden Eingangssignale in aufeinanderfolgenden Codierschritten entweder unmittelbar oder unter Einbeziehung von Verschiebesignalen, die auf den Einheitspegel der Stelle mit der niedrigsten Wertigkeit des Datenformats eines eine vorgegebene Stellenzahl aufweisenden Quantisierers abgestimmt sind, in dem Quantisierer miteinander verglichen werden.

Ein Verfahren und eine Vorrichtung dieser Gattung s.nd bereits bekannt (DE-OS 24 55 052). Die in die digitale Form umzusetzende Eingangssignale werden bei dieser bekannten Vorrichtung einem nach dem Parallelverfahren arbeitenden Analog-Digital-Umwandler zugeführt. Der Analog-Digital-Umwandler enthält eine Reihe von Komparatoren, denen ein Codierer nachgeschaltet ist. Die Ausgänge des Codierers speisen einen Digital-Analog-Umwandler, an dem ein Addierwerk angeschlossen ist, Die Referenzspannungen an den entsprechenden Eingängen der Komparatoren werden periodisch erhöht und erniedrigt. Die Verschiebespannung zwischen zwei aufeinanderfolgenden Perioden entspricht dem halben digitalen Einheitspege! derjenigen Stelle des Analog-Digital-Umsetzers, die die niedrigste Wertigkeit hat. Im Addierwerk wird diese Verschiebespannung dem Ausgangssignal des Digital-Analog-

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Wandlers hinzugefügt Mit dieser Vorrichtung kann eine große Wiedergabegenauigkeit des analogen Signals am Ausgang des Addierwerks trotz einer geringen Zahl paralleler Ausgänge des Codierers erreicht werden.

Es ist auch ein nach dem Wägeverfahren arbeitender Analog-Digital-Umwandler bekannt, bei dem ein Verschiebestrom dem zu messenden Strom überlagert wird. Der Verschiebestrom entspricht der Hälfte des kleinsten binär gestuften Teilstroms. Durch diesen Analog-Digital-Umwi.nd!er läßt sich für eine gegebene Anzahl digitaler Stufen das Auflösungsvermögen um den Faktor zwei erhöhen (DE-AS 12 07 642).

Ber einer bekannten Anordnung zur Fernübertragung digitaler Videosignale werden dem analogen Videosignal vor der Analog-Digital-Umsetzung Verschiebesignale überlagert. Die Verschiebesigr.ale bestehen aus einer Reihe elektrischer Impulse, die eine Anzahl diskreter, gleich wahrscheinlicher Amplitudenwerte haben. Die Amplitudenwerte liegen innerhalb des Quantisierungsschritts des Analog-Digital-Umwandlers. Der Mittelwert der Verschiebesignale ist null. Dem analogen Videosignal werden vorgegebene muster von Verschiebungssignalen überlagert. Die Muster sind iiirch Matrizen vorgegeben (US-PS 37 39 082).

Schließlich ist ein Analog-Digital-Wandler bekannt, der nur in einem Teilbereich des vom Eingangssignal beanspruchten Bereichs nach dem Parallelverfahren arbeitet. Liegt das Signal außerhalb des Teilbereiches, dann erzeugt der Analog-Digital-Umsetzer ein Anzeigesignal, das die Lage des Eingangssignals ober- oder unterhalb des Teilbereichs angibt. Anschließend wird ein Verschiebesignal, dessen Größe einem der außerhalb des Teilbereichs liegenden Abschnitte entspricht, dem Eingangssignal überlagert, bevor das so erhaltene Signal in die digitale Form umgewandelt wird. Dieses vom Analog-Digital-Umwandler erzeugte Signal wird mit einem digitalen Wert vereinigt, der wiederum der Größe des außerhalb des Teilbereichs liegenden Bereichs entspricht. Das analoge Verschiebesignal und der digitale Wert haben bei der Überlagerung bzw. Vereinigung umgekehrte Vorzeichen (DE-OS 25 21 705).

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs erläuterten Gattung derart weiterzuentwickeln, daß die bei der Analog-Digital-Umwandlung auftretenden Fehler bei vorgegebener Zahl der Ausgänge des jeweiligen Analog-Digital-Umwandlers noch stärker verkleinert werden können.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß dem Eingangssigna! in einer Anzahl von aufeinanderfolgenden Codierschritten jeweils ein unterschiedliches analoges Verschu;besignal einer Folge von Verschiebcsignalen dieser überlagert wird, daß der Einheitspegd in gleichmäßig große Bereiche unterteilt wird, die mit zunehmender Anzahl von Codierschritten in kleinere Bereiche unterteilt werden und daß die in der Folge nacheinander auftretenden Verschiebesignale auf die Grenzen der Bereiche bezogen sind.

Hierdurch läßt sich der Quantisierungsfehler verkleinern, ohne daß die Anzahl der Ausgänge des jeweiligen Analog-Digital-Umsetzer erhöht wird. Der Quantisierungsfehler wird umso kleiner, je mehr Codierschritte mit den entsprechenden Verschiebesignalen ausgeführt werden. Die Auflösung der Analog-Digital-Umwandlung wird deshalb verbessert. Hierbei ist ein Abschneidepunkt, im folgenden mit η bezeichnet, als die analoge Eingangsspannu'.ip definiert, bei der ein digitaler Ausgangscode von η gleich wahrscheinlich einem von η + '. ist. Daher ist bekannte,! Analog-Digital-Umwandlungsverfahren ein Fehler von +/—'^der Stelle mit der niedrigsten Wertigkeit eigen. Bisher wurde zur Verringerung dieser Fehlerspannung die Zahl der bits im Ausgangscode vergrößert.

Bei einer bevorzugten Ausführungsform ist vorgesehen, daß in weiteren Codierschritten die Reihenfolge jeweils unter Hinzufügung eines einem ganzzahligen Vielfachen des dem Einheitspegel entsprechenden Verschiebesignals wiederholt wird.

ίο Mit dieser Maßnahme wird die Genauigkeit bei der Analog-Digital-Umwandlung verbessert. Die Genauigkeit der Umwandlung hängt von Offsetfehlern, Skalenfaktorfehlern, Linearitätsfehlern und von der Nichtmonotonie ab. Die auf diesen Fehlern beruhende Ungenauigkeit wird mit dem vorstehend beschriebenen Verfahren reduziert

Eine Vorrichtung zur Durchführung der vorstehend beschriebenen Verfahren besteht erfindungsgemäß darin, daß das umzusetzende analoge Eingangssignal einerseits an einem Taktgeber zur Impulserzeugung mit einer der Rate des analogen Eingang·,'^:gnals entsprechenden Wicdcrholratc und andererseits; sn einem Summierer anliegt, wobei dem Taktgeber ein Digital-Analog-Wandler zur Umwandlung eines digitalen Signals in ein analoges Verschiebesignal über einen ß-bii-Zähler nachg^schaltet ist, an den Steuereingänge des Digital-Analog-Wandlers gekoppelt sind und daß der Summierer zur Vereinigung des analogen Eingangssignals mit dem analogen Verschiebesignal mit seinem Ausgang an den Eingang eines m-bit-Quantisierers angeschlossen ist

Die Erfindung wird im folgenden an Hand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert, aus dem sich weitere Merkmale sowie Vorteile ergeben.

Die einzige Zeichnung zeigt ein Blockdiagramm einer Schaltungsanordnung zum Verbessern der Genauigkeit und der Auflösung eines Digitalisierers gemäß der vorliegenden Erfindung. Das zu digitalisierende Analogsignal geht über die Eingangsleitung 100 in das System ein und wird an einen Summierverstärker 50 gekoppelt. Es ν ,rd daneben an einen Taktgenerator 10 angelegt, der ein Taktsignal am Ende jeder Wiederholungsperiode des Eingangssignals erzeugt Der Ausgang des Taktgenerators 10 ist mit dem Takt-Eingang eines Zählers 30 verbunden.

Der Zähler 30 empfängt weiterhin auf einer Eingangsleitung 20 einen Rücksetzimpuls, der zum Schaffen einer Startbedingung an den Rücksetzeingang von Zähler 30 angelegt ist. Der Rücksetzimpuls kann durch ein Ereignis außerhalb des Digitalisiersystems erzeugt werden, beispielsweise eine Folge beim Einschalten. Der Zähler 30 kann ein konventioneller Zähler mit Binär»usgang sein. Ein 5-bit Zähler ist nur zur Erläuterung gezeigt. In der dargestellten Zeichnung bezeichnen der (?o-Ausgang die S'elle für das niedrigst- u;>d der (Jt-Ausgang die Stelle für das höchstwertige Bit (die Bits mit dem niedrigsten und dem höchsten Stellenwert sind im folgenden auch mit LSB und MSB bezeichnet) des Zählerausgangswor.s. Die Ausgänge des Zählers 30 liegen direkt an den Dateneingängen eines Digital-Analog-Wandlers (D/A-Wandlers) 40, der ein beliebiger kommerziell erhältlicher D/A-Wandler se^;n kann, dessen Zahl von Eingangsbits natürlich der Zahl der bits im Ausgangswort des Zählers 30 entsprechen sollte. Demzufolge ist hier ein 5-bit Digital-Analog-Wandler dargestellt. Der Ausgang des Wandlers 40 ist an einen Eingang einer Summiervorrichtung 50 angelegt, deren an-

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derer Eingang das ursprüngliche iinaloge Eingangssignal empfängt. Der Summierer kann einen Operationsverstärker, ein Widerstandsnetzwerk oder dergleichen umfassen.

Der Ausgang des Summierverstärkers 50 ist an den Eingang eines Wellenform-Digitalisierers 60 gelegt, dieser kann jeden konventionellen Wellenformdigitalisierer umfassen, der beispielsweise einen Quantisierer, einen Taktgenerator und zum Speichern nachfolgender Proben des quantisierten Signals geeignete Speicher enthält. Zur Erläuterung ist ein 8-bit Quantisierer im Wellenformdigitalisierer 60 verwendet. Dieser Quantisierer zeigt den voranstehend beschriebenen Fehler von + /—'/2 LSB. Der beispielhaft gezeigte Quantisierer weist eine Eingangsspannung für Vollaussteuerung von IO Volt auf. In einem solchen Quantisierer beträgt die äquivalente Eingangsspannung zum LSB des digitalen Ausgangsworts 39,1 mV.

ni*> AiiccranocIpituriDi-n vnn 7äh\pT 10 sind so an die o—"o~' — ·- ** "o - ** --■ —■■■■ ■

Eingänge des Digital-Analog-Wandlers 40 angeschlossen, daß der DAC 40 Ausgangsspannungen gemäß folgender Tabelle erzeugt:

Zählerz ustand

Ausgangsspannung des Wandlers 40/mV

00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 OHIO 01111 10000 10001 10010 10011 10100 10101 10110 10111 11000 11001 11010 11011 11100 11101 11110 11111

19,5

9,8

29,3

4,9

24,4

14,7

33,6

78,2

97,7

88,0

107,5

83,1 ·

102,6

92,9

111,8

39.1

58,6

48,9-

68,4-

44,0-

63,5 ■

53,8

72,7 ·

1173

136,8 ■

127,1 ■

146.6 ■ 122,2-

141.7 ■ 132,0 150,0

• 1/2 LSB

■ 1/4 LSB

• 3/4 LSB

• 1/8 LSB

■ 5/8 LSB

• 3/8 LSB 7/8 LSB 2LSB 1-1/2 LSB 2-1/4 LSB

• 2-3/4 LSB 2-1/8 LSB 2-5/8 LSB 2-3/8 LSB 2-7/8 LSB 1 LSB

• 1-1/2 LSB 1-1/4 LSB 1-3/4 LSB 1-1/8 LSB 1-5/8 LSB 1-3/8 LSB

• 1-7/8 LSB 3LSB 3-1/2 LSB 3-1/4 LSB 3-3/4 LSB 3-1/8 LSB 3-5/8 LSB 3-3/8 LSB 3-7/8 LSB

10

15

20

25

30

35

40

45

50 signals erzeugt ein individuelles diskretes Ausgangssignal des Wandlers 40. Aus der voranstehenden Tabelle wird deutlich, daß das Ausgangssignal des Digital-Analog-Wandlers 40 zyklisch 32 Verschiebesignalzustände durchläuft, von denen jeder fortschreitend zu dem Eingangssignal vor der 8-bit Quantisierung im Wellenformdigitalisierer 60 addiert wird.

Die Betriebsweise gemäß der vorliegenden Erfindung kann am besten mit der Zeichnung im Zusammenhang mit der folgenden Beschreibung verstanden werden. Durch eine nicht dargestellte externe Vorrichtung wird der Zähler zurückgesetzt und sein Ausgangszustand ist der Anfangs-(lnitialisierungs-)Zustand 00000. Die anfängliche Wiederholung des Analogsignals wird zu dem Ausgangssignal des Digital-Analog-Wandlers summiert, das zu diesem Zeitpunkt Null ist, und durch den Wellenform-Digitalisierer 60 digitalisiert. Dieses Verfahren würde natürlich ein digitales Ausgangssignal abhängig von der Auflösung und Genauigkeit des 8-bit Quantisierers des Wellenform-Digitalisierers 60 erzeugen.

Auf diese Weise wird ein Feld (A) von anfänglichen analogen Eingangswerten in ein Feld (Do) von anfänglichen digitalen Ausgangswerten überführt: (A)-(Do). Gegen Ende der ersten Wiederholung des analogen Eingangssignals wird durch den Taktgenerator 10 ein Taktimpuls erzeugt und an den Binärzähler 30 angelegt. Das Ausgangssignal von Zähler 30 wird um Eins auf 00001 erhöht. Wie in der voranstehenden Tabelle beschrieben setzt der Digital-Analog-Wandler 40 dieses Zählerausgangssignal um in das analoge Äquivalent von 'Λ LSB des Systemquantisierers. Dieser Analogwert wird im Summierer 50 mit dem analogen Eingangssignal zur Erzeugung des Feldes (A + V₂ LSB) summiert.

Dieses Feld wird digitalisiert und so das digitale Feld [Di] erzeugt. Die Felder [D₀] und [Di] können zur Erzeugung eines neuen Feldes [Do + ι] addiert werden.

Das Ergebnis des voranstehenden Verfahrens ist eine effektive Verdoppelung der Auflösung des 8-bit Quantisierers. Durch geeignete mathematische Verfahren kann man zeigen, daß das neue Feld [D₀ + ι] gleich dem Feld digitaler Ausgangswerte ist, das durch einen 9-bit Quantisierer erzeugt wird, der auf das analoge Feld [A + V₄ LSB] wirkt. Der Quantisierer hat nun 512 [T) statt 256 (2⁸) effektive Quantisierungspegel, seine Auflösung ist daher verdoppelt. Wird diese Sequenz zwei weitere Male durchgeführt, so ist das Ausgangssignal des Quantisierers gleich der 10-bit Quantisierung des analogen Eingangssignals [A + V₈ LSB]. Daher ist nach einer gegebenen Zahl von 2^R Wiederholungen die Anzahl Q effektiver Quantisierungspegel gleich:

60

Nach Empfang eines Rücksetzimpulses befindet sich der Zähler 30 in seinem Anfangszustand (00000). Am Ende jeder Wiederholungsperiode des stetigen analogen Eingangssignals wird vom Taktgenerator 10 ein Taktimpuls erzeugt Dieser Taktimpuls wird an einen Takteingang des Binärzählers 30 gegeben, der die 32 Zählerzustände erzeugt, die in voranstehender Tabelle aufgeführt sind. Jede Wiederholung des Eingangs- ^R>

wobei

55 M = Anzahl der bit des Quantisieres und
R = Exponent der Zweierpotenz gleich der Anzahl der Wiederholungen

Wird beispielsweise in einer bevorzugten Ausführungsform der vorliegenden Erfindung die voranstehende Sequenz acht mal wiederholt, so ergibt sich:

Wiederholungen = 2^R
8 =2«

R =3

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Daher ist die Zahl der effektiven Quantisierungspegel:

Q „ 2<^M * ^R>

Q = 2<^{8 +} J)

Q = 2»

Demzufolge weist der ursprüngliche 8-bil Quantisierer ⁿun die effektive Auflösung eines 11-bit Quantisierer!; ?uf. Ebenfalls ist der Quantisierungsfehler von ursprünglich V₂ LSB bei einem 8-bit Quantisierer auf

V₂(I-V₂") LSB

verringert worden.

Die vorliegende Erfindung kompensiert ebenfalls Fehler in der Lage jedes der Abschneidepunkte im Quantisierer. Beispielsweise kann der erste Abschneidepunkt nicht bei genau + V₂ LSB liegen, die Differenzen der Abschneidepunkte können nicht alle gleich sein oder sich nicht gleichförmig ändern. Die vorliegende Erfindung versetzt die voranstehend beschriebene Zittersequenz um ganzzahlige Vielfache eines LSB. Dies wird aus der Tabelle deutlich, in der nach den ersten acht Wiederholungen die nächsten acht Wiederholungen um zwei LSB versetzt sind, die folgenden acht um ein LSB und die letzten acht um drei LSB versetzt sind. So werden in der bevorzugten Ausführungsform der Fig. 1 die Lagefehler von vier benachbarten Abschneidepunkten zusammen in der Kombination der vom Quantisierer erzeugten 32 digitalen Felder gewichtet. Ur'er der Annahme einer statistischen Verteilung der Fehler der Abschneidepunkte wird der quadratische Mittelwert (rms) des Fehlers um einen Faktor verringert, der der Quadratwurzel der Anzahl der Abschneidepunkte entspricht, die von dem versetzten Signal überstrichen werden. Im voranstehend beschriebenen Beispiel werden die Fehler daher um einen Faktor 2 verringert.

Die voranstehende Beschreibung wurde nicht durch eine große Menge von Einzelheiten und spezieller Information über solche Dinge wie Schaltung, Zeitablauf und ähnliches belastet, da derartiges zum Können des Fachmanns gehört Es wird daher für Fachleute offenbar sein, daß vielfältige Änderungen der voranstehend beschriebenen bevorzugten Ausführungsform vorgenommen werden können, ohne den Bereich der vorliegenden Erfindung in ihrem weiteren Aspekt zu verlassen. Die Patentansprüche sollen alle Änderungen innerhalb des Erfindungsgedankens einschließen.

Hierzu 1 Blatt Zeichnungen

60

65

Claims

31 OO Patentansprüche:

1. Verfahren zur Analog-Digital-Umwandlung, bei dem ein periodisches, in digitale Form umzusetzendes Eingangssignal in aufeinanderfolgenden Codierschritten entweder unmittelbar oder unter Einbeziehung von Verschiebesignalen, die auf den Einheitspegel der Stelle mit der niedrigsten Wertigkeit des Daienformats eines eine vorgegebene Stellenzahl aufweisenden Quantisierers abgestimmt sind, in dem Quantisierer miteinander verglichen wird, dadurch gekennzeichnet, daß dem Eingangssignal in einer Anzahl von aufeinanderfolgenden Codierschritten jeweils ein unterschiedJiches analoges is Verschiebesignal einer Folge von Verschiebesignalen überlagert wird, daß der Einheitspegel in gleichmäßig große Bereiche unterteilt wird, die mit zunehmender Anzahl von Codierschritten in kleinere Bereiche unterteilt werden und daß die in der Folge nacheinander auftretenden Verschiebesignale auf die Grenzen der Bereiche bezogen sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in weiteren Codierschritten die Folge jeweils unter Hinzufügung eines einem ganzzahligen Vielfachen des dem Einheitspegel entsprechenden Verschiebesignals wiederholt wrd.

3. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das umzusetzende analoge Eingangssignal einerseits an einem Taktgeber (10) zur Impulserzeugung mit eiiiir der Rate des analogen Eingangssignals entsprechenden Wiede^holrate und andererseits an einem Summierer (50) anliegt, wobei dem Taktgeber (10) ein DigitalAna! <g- Wandler (40) zur Umwandlung eines digitalen Signals in ein analoges Verschiebesignal über einen n-bit-Zähler (30) nachgeschaltet ist, an den Steuereingängen des Digital-Analog-Wandlers (40) gekoppelt sind und daß der Summierer (50) zur Vereinigung des analogen Eingangssignals mit dem analogen Verschiebesignal mit seinem Ausgang an den Eingang eines /n-bit-Quantisierers (60) angeschlossen ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß mit dem m-bit-Quantisierer (60) ein analoges Eingangssignal in ein digitales Ausgangssignal umwandelbar ist.

5. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der m-bit-Quantisierer (60) seinen Takt ebenfalls vom Taktgeber (10) erhält.

6. Vorrichtung nach Anspruch 3 oder einem der folgenden Ansprüche, dadurch gekennzeichnet, daß der n-bit-Zähler (30) ein Binärzähler ist.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die 2" Zustände des /7-bit-Zählers (30) eine entsprechende Anzahl der analogen Verschiebesignale erzeugen, die für jede Wiederholung des analogen Eingangssignals gleich sind.

8. Vorrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß nach 2" Wiederholungen des analogen Eingangssignals die Anzahl Q von effektiven Quantisierungspegeln des m-bit-Quantisierers (60) gleich 2<^M * ^R> ist, wobei R der Exponent zur Basis zwei der Anzahl der Wiederholungen ist.

9. Vorrichtung nach Anspruch 6 oder einem der folgenden Ansprüche, dadurch gekennzeichnet, daß der erste Ausgangszustand des Binärzählers (30) die Erzeugung eines Verschiebesignals mit dem Wert Null durch den n-bit-Digital-Analog-Wandler (40) bewirkt; daß der zweite Ausgangszustand ein Verschiebesignal erzeugt das dem halben Einheitspegel der Stelle mit der niedrigsten Wertigkeit des Quantisierers (60) gleich ist; daß der dritte Ausgangszustand ein Verschiebesignal erzeugt, das gleich 'Λ des Einheitspegels der Stelle mit der niedrigsten Wertigkeit des Quantisierers (60) ist; daß der vierte Ausgangszustand ein Verschiebesignal gleich ³/₄ des Einheitspegels der Stelle mit der niedrigsten Wertigkeit des Quantisierers (60) erzeugt; daß der fünfte Ausgangszustand ein Verschiebesignal gleich Vs des Einheitspegels der Stelle mit der niedrigsten Wertigkeit des Quantisierers (60) erzeugt; daß der sechste Ausgangszustand ein Verschiebesignal gleich V₈ des Einheitspegels der Stelle mit der niedrigsten Wertigkeit des Quantisierers (60) erzeugt; daß der siebte Ausgangszustand ein Verschiebesignal gleich Vg des Einheitspegels der Stelle mit der niedrigsten Wertigkeit des Quantisierers (60) erzeugt; und daß der achte Ausgangszustand ein Verschiebesignal gleich Ve des Einheitspegeis der Steile mit der niedrigsten Wertigkeit des Quantisierers (60) erzeugt.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der neunte bis sechzehnte Ausgangszustand des Binärzählers (30) die Erzeugung je eines Verschiebesignals von zwei Einheitspegeln größer als jeder irer ersten eins bis acht Ausgangszustände durch den n-bit-Digital-Analog-Wandler (40) bewirken; daß die siebzehnten bis vierundzwanzigsten Ausgangs?ustände je ein Verschiebesignal von einem Einheitspegel größer als jeder der ersten eins bis acht Ausgangszustände erzeugen; und daß die fünfundzwanzigsten bis zweiunddreißigsten Ausgangszustände je ein Verschiebesignal von drei Einheitspegeln größer als jeder der ersten eins bis acht Ausgangszustände erzeugen.