DE2850059A1

DE2850059A1 - Digital/analog-wandler

Info

Publication number: DE2850059A1
Application number: DE19782850059
Authority: DE
Inventors: Adrian Paul Brokaw
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-11-21
Filing date: 1978-11-18
Publication date: 1979-07-12
Also published as: GB2008876A; FR2409638A1; GB2008876B; JPS5490957A; NL7811460A; CA1141034A; US4363024A

Description

Die vorliegende Erfindung betrifft einen D/A-Wandler nach dem Gattungsbegriff des Anspruches 1. In gleicher Weise bezieht sie sich auf A/D-Wandler und insbesondere auf solche Wandler, die gemäß dem u2.55-Verdichtungsgesetz betrieben werden.

Über eine Anzahl von Jahren wurden Sprachsignale über Telefonleitungen mittels der Pulscodemodulation (P(M) übertragen. Bei der Pulscodemodulation wird jede Abtastung eines analogen Signales quantisiert, d.h. es wird auf einen Quantisierungspegel innerhalb einer Anzahl vorbestimmter Quantisierungspegel abgerundet, wobei sich die Differenz zwischen den Pegeln in Form quantisierter Schritte darstellt. Jedem Pegelquantum ist ein digital codiertes Wort mit verschiedenen binären Bits zugeordnet. Auf diese Weise kann ein kontinuierliches analoges Signal durch eine Reihe von Codewörtern mit mehreren Bits dargestellt werden. ·

Da jede Abtastung auf ein Pegelquantum abgerundet wird, tritt ein Fehler in dem codierten Signal auf, der als Quantisierungsfehler- bekannt ist und als Quantisierungsrauschen auftritt. Wenn der Abstand zwischen den Pegelquanten gleichförmig ist, d.h. wenn die Schritte eine konstante Höhe aufweisen, so befindet sich der Quantisierungsfehler innerhalb eines Einstellbereiches unabhängig von dem Pegel des Signales. Das Signal/Rauschverhältnis variiert somit mit dem Signalpegel. Ein konstanter Schritt bzw. ein linearer Code führt zu dem geringsten akzeptierbaren Signal/Rauschverhältnis, und kann gebildet werden, indem der Abstand zwischen den Pegelquanten abnimmt. Dies führt jedoch zu einem geringeren Abstand, als er erforderlich ist, um das minimale Signal/Rauschverhältnis bei einem Signal mit höherem Pegel zu erfüllen. Ein abnehmender Abstand zwischen den Pegel-

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quanten erfordert eine erhöhte Anzahl von Bits in jedem codierten Wort, wobei vorgezogen wird, die .Anzahl der Bits gering zu halten.

Um ein im wesentlichen gleichförmiges Signal/Rauschverhältnis über den gesamten Bereich der analogen Signalamplituden zu bilden und somit die Anzahl der Bits pro Wort zu vermindern, während ein minimales Signal/Rauschverhältnis aufrechterhalten wird, sind nicht-lineare digitale Codes entwiekelt worden. In diesen Codes wachsen die Schritte zwischen den Pegelquanten bei höheren Pegelquanten. Der Signalfehler wächst somit mit dem Pegel des Signales an und das Verhältnis von Signal zu Rauschen bleibt im wesentlichen konstant. Ein solcher Code folgt einem Gesetz, das als u-Verdichtungsgesetz bekannt ist. In der US-PS 3 882 wurden D/A~Wandler und A/D-¥andler dargestellt und beschrieben, die gemäß·dem p~Verdichtungsgesetz arbeiten. Gemäß dieser Patentschrift steuern bei dem D/A-Wandler logische Schaltkreise schrittweise ein Dämpfungsglied in dem RUckführungsschaltkreis eines Operationsverstärkers. Bei dem A/D-Wandler wird das Analogsignal über ein schrittweise betätigbares Dämpfungsglied einem Vergleicher zugeführt und Logikschaltkreise steuern aufgrund des Ausgangssignales des Vergleichers ein sich schrittweise annäherndes Digitalsignal.

Obgleich in dieser älteren Patentschrift ein wirksamer Codierer/ Decodierer für die Codierung gemäß dem u-Verdichtungsgesetz offenbart wird, liefert die dox"t beschriebene Einrichtung ö^eö-och keine Codierung und Decodierung gemäß dem immer häufiger aufkommenden μ-255-Verdichtungsgesetz. Bei diesem Code ist das Analogsignal linear innerhalb von Segmenten oder Gruppen von Schritten quantisiert, d.h., daß der Abstand zwischen den Quantisierungspegeln

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innerhalb eines jeden Segmentes konstant bleibt. Jedes Segment, das sechszehn Schritte umfaßt, ist jedoch von einer unterschiedlichen Länge. Die Segmentlängen und somit der Abstand der Schritte innerhalb der Segmente wächst mit dem Signaleingang. Gemäß Fig. 1 nähern sich die Segmente zwischen den Endpunkten 22 einem u-Codierungsgesetz an, '.;älirend die Schritte innerhalb eines jeden Segmentes in Form einer vereinfachten linearen Codierung auftreten.

Gemäß Fig. 2 umfaßt das u-255-Codewort ein Vorzeichenbit 24, drei Segmentbits 26 und vier Stufenbits 28. Die drei Segmentbits definieren eines von acht Segmenten für ein positives oder negatives Signal. Die Quantisierungspegel an den Endpunkten eines jeden Segmentes variieren nicht linear mit dem analogen Signal. Die vier Stufenbits definieren irgendeinen von sechszehn Schritten innerhalb des durch die Segmentbits definierten Segmentes. Die Schritte innerhalb des Segmentes variieren linear mit dem Vierbit-Stufencode. Dies bedeutet, daß der Abstand zwischen irgendeinem Quantisierungspegel innerhalb des Segmentes und einem der Endpunkte dieses Segmentes bestimmt werden kann, indem der Viert des Vierbit-Stufencodes mit einer ersten Konstanten multipliziert wird und eine zweite Konstante hinzuaddiert wird, die Null sein kann.

Im Hinblick auf eine genauere Definition des ρ-255-Verdichtungsgesetzes sowohl bei der Codierung als auch bei der Decodierung sei auf die CCITT-Empfehlungen, Band III, und insbesondere auf die Empfehlungen 6.711 auf den Seiten 375 und 376 verwiesen. Es sei festgehalten, daß bei der Codierung das erste Segment ein erstes Intervall bzw. Schritt mit einer Einheit umfaßt, während alle anderen Intervalle dieses Segmentes zwei Einheiten

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"betragen. Dies rührt daher, daß der Digitalcode den Wert zwischen zwei Codierer-Entscheidungswerten definiert. Durch Bildung eines Halbschrittes in dem Codierungsprozeß befindet sich der Wert des ersten Digitalcodes auf dem ersten Quantisierungspegel usw..

Obgleich eine Anzahl von Verfahren zur Verwirklichung der direkten Codierung und Decodierung des p-255~Verdichtungsgcsetzes entwickelt \/orden sind, sind die meisten dieser Verfahren aufwendig und erfordern eine Anzahl von Operationsverstärkern und A/D-Wandlern mit hoher Präzision.

Es ist die Aufgabe der vorliegenden Erfindung, Schaltkreise für die Analog/Digital- und Digital/Analog-Wandlung von Signalen gemäß einem Verdichtungsgesetz anzugeben, die zu nicht linear gewichteten Gruppen führen, wobei jede Gruppe linear gewichtete-Schritte aufweist. Insbesondere ist es die Aufgabe der vorliegenden Erfindung, A/D- und D/A-Wandler zu schaffen, die gemäß dem p-255-Verdichtungsgesetz arbeiten. Dabei sollen diese Wandler billig sein und einen relativ einfachen Aufbau aufweisen, wobei eine genaue Umwandlung gemäß den CCITT-Einpfehlungen gewährleistet ist. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch f gekennzeichneten Erfindung.

Gemäß dem erfindungsgemäßen Prinzip umfaßt ein D/A-Wandler einen Verstärker mit einem Rückf ührungsschaltkreis, der ein ■ Widerstands-Lelterdämpfungsglied umfaßt, welches an ein Referenzpotential anschließbar ist. Eine Stromquelle oder -senke ist ebenfalls an den Eingang des Verstärkers angeschlossen und umfaßt ein zweites Widerstands-Leiternetzwerk. Die Dämpfung des Dämpfungsgliedes und der Strompegel der Stromquelle bzw. -senke

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wird gemäß einem Digitalsignal verändert, um ein analoges Ausgangssignal an dem Verstärker auszugeben.

Gemäß weiteren Prinzipien der vorliegenden Erfindung umfaßt ein D/A-Wandler ein gleiches Dämpfungsglied und eine gleiche Stromquelle bzw. -senke, die an den Eingang eines Vergleichers angeschlossen sind. Ein Logikschaltkreis spricht auf das Ausgangssignal des Vergleichers an, um die Dämpfung des Dämpfungsgliedes und den Strompegel der Stromquelle bzw. »senke zu verändern und auf diese Weise ebenfalls ein digitalen Ausgangssignal zu bilden, das dem analogen Eingang entspricht.

Gemäß weiteren Prinzipien der vorliegenden Erfindung ist der D/A-Wandler so aufgebaut, daß er ein Digitalsignal decodiert,

das Bits X^, Xp, und X_m und Y₁, Y₂?.... und Y_n aufweist,

so daß der Verstärker eine Ausgangsspannung gemäß folgender Gleichung bildet:

e =

(V + Q (Y₁ Y₂...Y_n)) - V,

wobei e dem analogen Ausgangssignal in beliebigen Einheiten entspricht, V eine Referenzspannung darstellt, (X₁Xp ... X_m) die Dezimalzahl entsprechend der binären Zahl darstellt, die durch Komplementierung von X₁, Xp, ... und X erhalten wird, (Y₁Yp ...Y) die Dozimalzahl entsprechend der Binärzahl darstellt, die aus der Komplementierung von Y₁, Yp, ... und Y resultiert, lind wobei P und Q Konstanten sind.

Gemäß einem weiteren Prinzip der vorliegenden Erfindung ist der A/D-Wandler so aufgebaut, daß der Vergleicher einen Gleichgewichtszustand anzeigt, wenn die folgende Gleichung erfüllt ist:

(e + V) P ~(^X1^X2^##'³V-Q(S + (Y₁ Y₂... Y_n)) = O, 909828/0604

wobei S eine Konstante ist.

Die vorstehend genannten sowie weitere Ziele, Merkmale und Vorteile der Erfindung gehen aus der folgenden speziellen Beschreibung eines bevorzugten Ausführungsbeispieles der Erfindung hervor, wobei diese in den beigefügten Zeichnungen dargestellt ist. In den Zeichnungen beziehen sich gleiche Bezugszeichen auf gleiche Teile innerhalb der verschiedenen Darstellungen. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, die Betonung liegt stattdessen auf der Darstellung des Erfindungsprinzips. Es zeigen:

Fig. 1 ein Diagramm zur Veranschaulichung der Beziehimg zwischen den analogen und digitalen Signalen in einer Standard-15~Segrnent~ Annäherung an das u-255-Verdichtungsgesetz;

Fig. 2 eine schematische Darstellung der Bitzuordnung in einem 8-Bitcode, der die digitalen Signale gemäß Fig. 1 repräsentiert;

Fig. 3 ein Schaltungsdiagramm für die bevorzugte Ausführung des D/A-Decodierers gemäß der vorliegenden Erfindung; und

Fig. 4 ein Schaltungsdiagramm für den A/D-Codierer gemäß der λ'-orliegenden Erfindung.

Gemäß Fig. 2 ist der Wandler gemäß der vorliegenden Erfindung so ausgelegt v/orden, daß er ein 8-Bit-Codewort codiert und decodiert, das ein Vorzeichenbit 24, drei Segmentbits A, B und C und vier Stufenbits D, E, F und G umfaßt. Für die Zwecke der

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Erläuterung ist jede Kombination dieser Buchstaben in einer Klammer als die Dezimalzahl entsprechend der Binärzahl definiert, die durch Komplementierung dieser Bits erhalten wird. Wenn beispielsweise die Werte der Bits A, B und C 1, O und X betragen, so weist die durch Komplementierung von A, B und C erhaltene Binärzahl den Wert 010 auf und die dieser Binärzahl entsprechende Dezimalzahl besitzt den Wert 2. Unter Bezugnahme auf die CCITT-Empfehlungen ist ersichtlich, daß die Reihe von Werten für (ABCDEFG) eine Zählfolge entsprechend den Entscheidungswerten bzw. Schrittzahlen bilden. In den CCITT-Empfehlungen besitzt das Codewort für einen Analogwert von O den Wert 11111111 bzw. 01111111 und die nachfolgenden Codeworte ergeben sich durch Herabzählen auf 10000000 bzw. OOÖOOOOO für die höchsten Werte von positiven und negativen Signalen. Wenn beispielsweise der positive Code von 10000000 bei Null auf 11111111 'für den höchsten Wert fortschreitet, so wird es nicht erforderlich, die Bits zu komplementieren.

Es wurde herausgefunden, daß der Wert des Deccdiererausganges eine Punktion der in der zuvor beschriebenen Weise ausgedrückten Entscheidungszahl ist. Die Funktion ist durch folgende Gleichung festgelegt:

e « 2^°) (33 + 2 DEFG) - 33 (1)

wobei e der Absolutwert des gewünschten Ausgangssignales in beliebigen Einheiten ist. Die zusätzlichen Zahlen in der Gleichung v/eisen die gleichen beliebigen Einheiten auf. Der tatsächliche Ausgang des Decodierers wird, durch die ausgewählte Einheit festgelegt. Durch die Einheit wird der Bereich der Ausgangswerte in einfacher Weise festgelegt.

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Fig. 3 zeigt einen D/A-Wandler für die Decodierung des 8~Bit-Codes gemäß Fig. 2. Der analoge Ausgang e des Schaltkreises kann durch eine Anzahl von Schalterstellungen vorgegeben v/erden, und es kann gezeigt werden, daß die Lösung der Schaltkreisgleichung der Gleichung (1) entspricht.

Der D/A-V/andler umfaßt einen Verstärker 40 mit einem invertierenden Eingang 41 und einem nicht-invertierenden Eingang 42, der an Massepotential angeschlossen ist. Ein analoger Signalausgang e wird von der Ausgangsleitung 43 des Verstärkers abgenommen. Ein Rückführungsschaltkreis von der Aus gangs leitung 43 auf den Eingang 41 umfaßt ein Dämpfungsglied 44. Dieses Dämpfungsglied ist über eine' Leitung 46 an eine Refcrenzspannungsquelle 48 anschließbar. Die Bezugsspannungsquelle liefert eine Bezugsspannung von plus bzw. minus 33 Einheiten auf der Leitung 46 im Hinblick auf das Massepotential auf der Leitung 50. Das Vorzeichen der Bezugsspannung wird durch eine interne Logikeinrichtung vorgegeben, die auf ein Signal 52 anspricht. Das Signal 52 wird durch den Wert des Vorzeichenbits 24 in dem digitalen Eingangs-Codewort festgelegt. Eine Stromquelle bzw. -senke 54 ist zwischen dem Verstärkereingang 41 und der Bezugsspannungsleitung 46 aiigeschlossen.

Das Dämpfungsglied 44 ist demjenigen ähnlich, wie es in der eingangs erwähnten US-PS dargestellt und beschrieben ist, und umfaßt einen Widerstand 56 mit einer beliebigen Widerstandseinheit R und drei Stufen entsprechend den Codebits A, B und C. Die Dämpfungsstufe entsprechend dem Bit A umfaßt einen ersten Widerstand 58 in Reihe mit dem Widerstand 56 und einen zweiten Widerstand 60, der an die Bezugspotentialleitung 46 angeschlossen ist. Die Widerstandswerte der Widerstände 58 und 60 betragen 15R und 16R/15 entsprechend. Mittels eines Schalters 62 kann

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die Stufe in den Dämpfungsschaltkreis 44 eingesetzt oder aus diesem entfernt v/erden. In der dargestellten Schalterstellung wird der Widerstand 58 umgangen und der Widerstand 60 befindet sich in einem offenen Schaltkreis. Die dargestellte Stellung entspricht einem Wert von 1 für das Bit A, wodurch die Stufe aus dem Dämpfungsglied abgetrennt wird. J3ai der dargestellten Schalterstellung wird der Ausgangsv/iderstand der Stufe in einfacher Weise durch den Widerstand R des Widerstandes 56 vorgegeben.

Mit einem Wert von O für das Bit A wird der Schalter 62 in die andere Stellung bewegt und die Widerstände 58 und 60 sind in das Dämpfungsglied eingeschaltet. In diesem Fall bilden die Widerstände 56, 58 und 60 einen Spannungsteiler, der das darüber anliegende Signal um 1/16 dämpft, d.h., es wird ein Dämpfungsfaktor von 16 vorgegeben. Der Ausgangsv/iderstand der Stufe A entspricht immer noch dem Wert R und dem Wert des Widerstandes 60, der zu den Widerständen 56 und 58 parallelgeschaltet ist. Da der Ausgangswiderstand keine Änderung erfährt, wird somit der Betrieb der nachfolgenden Stufen in dem Dämpfungsglied durch die Stellung des Schalters 62 nicht beeinflußt.

Die zweite Stufe entspricht dem Bit B und umfaßt die Widerstände 64 und 66 und einen Schalter 68. Der Widerstand 64 besitzt einen Wert von 3 R und wird durch den Schalter 68 umgangen, wenn das Bit B einen Wert von 1 besitzt. Der Widerstand 66 mit einem Wert von 4 R/3 liegt in einem offenen Schaltkreis, wenn das Bit B den Viert 1 besitzt. In der dargestellten Schalterstellung wird der Ausgangsv/iderstand der Stufe B durch den Ausgangsv/iderstand R der Stufe A gebildet. Bei einem Wert von 0 für das Bit B entspricht der Ausgangswiderstand der Stufe B demjenigen des Wider-

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Standes 66 parallel zu dem Widerstand 64 und dem Ausgangswiderstand R der Stufe A. Der sich ergebende Ausgangswiderstand entspricht weiterhin dem Wert R.

Wenn sich der Schalter 68 in der dem Bitwert O entsprechenden Stellung befindet, so bildet die Stufe B einen Spannungsteiler, der den Ausgangswiderstand R der Stufe A und die Widerstände 64 und 66 umfaßt. Der resultierende Dämpfungsfaktor der Stufe B entspricht dem Wert 4.

Die Stufe C umfaßt zwei Widerstände 70 und 72 und einen Schalter 74, der wie in den vorangegangenen Stufen angeordnet ist. Der Widerstand 70 besitzt einen Wert von R und der Widerstand 72 weist einen Wert von 2R auf, was zu einem Ausgangswiderstand von R und einem Dämpfungsfaktor von 2 führt.

Da die Ausgangsspaniiung jeder Stufe durch die Stellung der Schaltsr 60, 66 und 72 nicht beeinflußt wird, können die Faktoren des Dämpfungsgliedes 44 unabhängig manipuliert werden, ohne daß dies einen Einfluß auf irgendeine andere Stufe besitzt.

Da jede Stufe des Dämpfungsgliedes seinerseits das Signal dämpft, setzen sich die Dämpfungen multiplikativ zusammen. Wenn jede Stufe in dem Dämpfungsglied 44 eingeschaltet ist, so führt die Stufe A zu einer Dämpfung von 1/16 "bzw. 2~ , die Stufe B zu einer Dämpfung von 1/4 bzw. 2" und die Stufe C zu einer Dämpfung von 1/2 bzw. 2~ . Diese Dämpfungen werden multiplikativ zusammengesetzt, was zu einer Gesamtdämpfung von 2~^ ' führt, was einer Dämpfung von 2~^ ' entspricht, wobei A=O, B=O und C - 0. Es ist ersichtlich, daß die Dämpfung von 2~^^ABC) für alle Werte von (ABC) erfüllt ist. Somit werden die Dämpfungsfaktoren

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nicht linear im Hinblick auf ABC gewichtet.

Wenn das Vorzeichenbit 24 ein positives Analogsignal anzeigt, so beträgt die Referenzspannung V auf der Leitung 46 minus 33 Einheiten. Bei einem negativen analogen Ausgangssignal beträgt die Referenzspannung plus 33 Einheiten. Der Absolutwert der Spannung über der multiplikativen Leiter 44 entspricht somit der Summe des Absolutwertes des analogen Ausgangssignales e und des Absolutwertes der Referenzspannung V. Die Ausgangsspannung ¥ des offenen Schaltkreises der Leiter beträgt somit im Hinblick auf die Bezugsspannung:

¥ = (e -:- 33) 2'^(ABC) (2)

Setzt man den Meßpunkt von dem Referenzpotential auf Massepotential um, so beträgt die Ausgangsspannung der multiplikativen Leiter im Hinblick auf Masse:

¥ = (e + 33) 2-^(ABC).-33 (3)

Bei einem Ausgangswiderstand von R ergibt sich der Ausgangsstrom I der multiplikativen Leiter durch die Ausgangs spannung des offenen Schaltkreises dividiert durch R bzw.:

I - C(e + 33) 2~⁽™⁾-33)/R (4)

Der positive Eingang des Operationsverstärkers ist an Masse angeschlossen und der Operationsverstärker 40 besitzt das Bestreben, die Dämpfungsleiter in einen Zustand zu steuern, in dem der Ausgangsstrom des Dämpfungsgliedes den Wert O aufweist. Wenn

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somit die Stromquelle bzw. -senke von der Eingangsleitung 41 abgetrennt wird, so reduziert sich die Stromgleichung (4) auf folgende Gleichung:

(e + 33) 2-^(ABC)~33 - O (5)

Für die acht Werte von (ABC) führt die Lösung der Gleichung (5) für das analoge Ausgangssignal e zu den folgenden analogen Aus gangswert en:

O, 33, 99, 231, 495, 1023, 2079 und 4191.

Unter Bezugnahme auf die CCITT-Empfehiungen ist ersichtlich, daß diese Ausgangssignale den Anfangswerten eines jeden der u-255-Segmente entsprechen.

Gemäß Fig.-3 besteht die Stromquelle bzw. -senke 54 aus einer Widerstandsleiter mit vier Stufen, wobei jede Stufe einem Bit D, E, F oder G zugeordnet ist.. Ein Widerstand SO mit einem Wert von 2R ist zwischen die letzte Stufe G und Masse geschaltet. Die Stufe G umfaßt einen Widerstand 82 mit einen Wert von 2R und einen Schalter 84, der sich in einer Stellung gemäß dem Wert 1 für das Bit G befindet. Die Stufe F umfaßt einen Widerstand 86 mit einem Widerstand von 2R und einen Schaltor 88, der ebenfalls in einer Position gemäß den Bitwert 1 dargestellt ist. Ein Widerstand 90 mit dem Wert R trennt die Stufen F und G. In gleicher Weise umfaßt die Stufe E einen Widerstand 92 und einen Schalter 94 und ist von der Stufe F durch einen Widerstand 9& getrennt. Die Stufe D umfaßt einen Widerstand 98 und. einen Schalter 100 und ist von der Stufe E durch einen Widerstand 102 getrennt. Ein Eingangswiderstand 104 stellt den Stromfluß durch die Leiter fest_r

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Hinsichtlich der Stufe G wird deren Eingangswiderstand durch die Widerstände 32 und 80 vorgegeben, die parallelgeschaltet sind und bei einem Wert von jeweils 2R zu einem Eingangswiderstand mit dem Wert R führen. Der Eingangswiderstand der Stufe F wird durch den Widerstand des Widerstandes 86 parallel zu dem Widerstand 90 in Reihe mit der Stufe G- gebildet. Die Stufe F besitzt somit ebenfalls einen Eingangsv/iderstand mit dem Wert R. In gleicher Weise besitzt jede Stufe der Stromquelle bzw«, -senke- innerhalb der Leiter einen Eingangswiderstand mit dem Wert R.

Jede Stufe der Leiter ist an Masse angeschlossen, wenn ein entsprechender Schalter die dem Binärwert 1 entsprechende Stellung einnimmt. Bei einem Binärwort für das entsprechende Bit von O verbindet der zugehörige Schalter eine Stufe mit dem Eingang 41 des Operationsverstärkers 40. Da der Operationsverstärker, das Bestreben hat, seine Eingangsspannung auf 0 zu steuern, und jede Stufe entweder mit dem Eingang 41 oder mit dem Massepotential auf der Leitung 42 verbunden ist, wird der gleiche Strombetrag durch jede Stufe unabhängig von den Schalterstellungen gezogen.

Der gesamte Leiterstrom wird durch den Strom gebildet, der über einen Widerstand von R. in Reihe mit dem Widerstand 104 bei einer Spannung von plus bzw. minus 33 Einheiten gezogen wird. Der Widerstand 104 besitzt einen Widerstandswert von R/32. Unter Verwendung des Ohmschon Gesetzes ergibt sich ein Gesaratstrom durch die Leiter von 32/R Einheiten. Schaut man in die Stufe D der Widerstandsleiter, so sieht der Strom, der über den Widerstand 98 gezogen wird, einen Widerstand von 2R. Wenn sich der Schalter 100 in der dargestellten Stellung befindet,

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so "besitzt dieser Strom keinen Einfluß auf die Ausgangs spannung e. Wenn jedoch der Schalter 100 bei einem Wert von 0 für das Bit D in die andere Stellung gebracht wird, so wird ein Strom von 16/R von der Leitung 41 gezogen bzw. in diese eingespeist.

Von den 16/R~Stroineinheit,en durch den Widerstand 102 wird die Hälfte bzw. 8/R-Einheiten über den Widerstand 92 der Stufe E auf die Leitungen 41 und 42 gegeben» In gleicher Weise verlaufen 4/R-Stroraeiiiheiten über die Stufe F und 2/R-Stromeinheiten über die Stufe G. Der gesamte an die Leitung 41 abgegebene Strom beträgt somit 2 (DEFG)/R~Stromeinheitcn bzw. allgemeiner ausgedrückt (DEFG) Q, wobei Q eine Konstante ist. Unter Verwendung der Konstante Q ergeben sich die Strompegel bzw. Faktoren für die vier Stufen folgendermaßen:

8Q, 4Q, 20. und Q.

Somit sind die Stromfaktoren im Hinblick auf die DEFG linear gewichtet.

Wenn der Operationsverstärker den Schaltkreis ins Gleichgewicht gebracht hat, so ist der Strom 2(DEFG)/R dem Ausgangsstrom des Dämpfungsgliedes in Gleichung (4) gleich. Eine Gleichsetzung dieser Ströme führt zu folgender Gleichung:

2(DEFG)/R = ((e + 33)2~^(ABC)-33)/R (6) die sich auf folgende Gleichung reduziert:

(e + 33)2~^(ABC)-2(16 + (DEFG)) -1=0 (7)

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Die analoge Ausgangsspannung e kann durch die Gleichung (7) ermittelt werden, wobei die Lösung dieser Gleichung identisch mit der Lösung der Gleichung (1) ißt. Die Werte des analogen Ausgangssignales e, die durch den Schaltkreis gemäß Fig. 3 erzeugt werden,wobei die Leiterschalter und die Bezugsspannung gemäß den Bits d^s digitalen Eingangssignales eingestellt werden, entsprecl'jen somit genau der p-255-Ausgangserweiterung.

Verschiedene Änderungen können in dem Schaltkreis gemäß Fig. 3 vorgenommen werden. Beispielsweise kann die Bezugsspannung 48 in der dargestellten Weise eine durch das Vorzeichenbit gesteuerte Be ztigö spannung sein oder sie kann eine Bezugs spannung mit einem einzigen Wert sein, wobei das analoge Ausgangssignal e einem umschaltbaren Signalinverter zugeführt wird.

Der Widerstand 104 kann entfallen und sein Widerstand kann in einer der Leitern enthalten sein, da er nur das Verhältnis der Ströme zwischen den beiden Leitern mißt. In der praktischen Ausführungsform ist somit bei einer Aufwertung der Widerstände der Stromleiter um einen Faktor von 33/32 bzw» bei einer Abwertung der multiplikativen Leiter um den gleichen Betrag der Widerstand 104 nicht länger erforderlich.

Jeder der Schalter in dem Schaltkreis umfaßt vorzugsweise zwei Feldeffekttransistoren (FETs) _t die gemäß dem genannten US-Patent 3 882 484 dtirch logische Schaltkreise gesteuert werden. Die sehr kleinen Widerstände dieser Schalter wurden in der Beschreibung bislang nicht berücksichtigt. Die Widerstände der Schalter in den vertikalen Zweigen können kompensiert werden,- indem die Widerstände der Widerstände in diesen Zweigen um gleiche Beträge reduziert werden. Andererseits können die Schalterwider-

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stände absichtlich hoch vorgegeben werden, so daß die Funktion des Widerstandes 104 entfällt.

Die den Widerständen 58, 64 und 70 parallelgeschalteten Schalter können in ihrem Widerstand den Widerstandsgrößen so angepaßt werden, daß der Widerstand in aufeinanderfolgenden Knoten des multiplikativen Abschnittes anwächst. Der Widerstand 56 kann in seinem Wert um drei Schalter-Widerstandswerte reduziert v/erden. Die Ausgangsimpedanz der aus den Widerständen 56_f 58 und 60 bestehenden Kombination kann um ungefähr zwei Schalter-Widerstandswerte reduziert v/erden. Schließlich kann die Ausgangsimpedanz bestehend aus den Widerständen 64 und 66 und dem vorangegangenen Schaltkreis um ungefähr einen Schalter-Widerstandswert reduziert werden, um die gleiche Netz-Ausgangsimpedanz wie die Stromleiter aufzuweisen. Durch Wiedereinstellung der gewünschten Impedanz an jedem Knoten unter Einschließung des kumulativen Schalter-Widerstandswertes kann das nominelle Schaltverhältnis aufrechterhalten werden, ohne daß eine unerwünschte Zwischenwirkung zwischen multiplikativen Bits auftritt.

Eine allgemeinere Beschreibung des D/A-Wandlers kann erfolgen, indem eine Anzahl m von Segmentbits _} wie beispielsweise X,,, X₂,.... und X_m und einer Anzahl η von Stufenbits, wie beispielsweise Y^, Y₂,.,. und Y definiert werden. Die Gleichung (1), die die Auflösung der Schaltkreisgleichung darstellt, kann somit für einen D/A-Wandler mit ra Dämpfungsstufen und η Stromquellenstufen in der folgenden Weise verallgemeinert werdenι

s = p(^X1^X2*^rtXm^ (Y -!- Q(Y₁Y₂. ..Y_n)) - V ,

wobei P und Q Konstanten darstellen.

Der A/D-Codierer gemäß Fig. 4 umfaßt Därnpfungs- und Stromquellenelemente in der gleichen Weise, wie sie der D/A-T'/andler aufweist. Ein analoges Eingangssignal e, das der Leitung 120 zugeführt wird, verläuft durch ein Dämpfungsglied 122 zu dem Eingang 124 eines Vergleichers 126. Der andere Eingang des Vergleichers 126 ist an eine Entscheidungspimkt-Referenzspannung angeschlossen, die in dem"vorliegenden Fall dem Massepotential entspricht. Ferner ist mit dem Eingang 124 des Vergleichers 126 eine Stromquelle bzw» -senke 130 verbunden.

Der Ausgang 132 des Vergleichers wird einer Steuerlogik 134 zugeführt. Die Steuerlogik spricht auf die Polarität des Ausgangssignales des Vergleichers an, um die Stellungen der verschiedenen Leiterschalter über die Schaltersteuerung 136 zu steuern und einen digitalen Hinweis auf die Schalterstellungen über die Ausgangspuffer 133 zu liefern. Eine Bezugsspannungsquelle 140 spricht auf ein Signal von dem Steuerlogikschaltkreis 134 an, um eine Bezugsspannung V von plus bzw. minus 33 Einheiten zu liefern. Das Dämpfungsglied 122 und die Stromquelle bzw. -senke I30 sind über die Leitung 142 an die Bezugsspannungsquelle 140 anschließbar.

Um den Eingang 124 des VergLeichers 126 um eine Einheit zu verschieben, ist ein Inverter 144 zusammen mit Widerständen 146, 148 und 150 "zwischen die Leitung 142 und den Vergleichereingang 124 geschaltet.

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Das Dämpfungsglied 122 und die Stromquelle bzw. -senke 130 sind mit jenen Elementen identisch, die zuvor in "bezug auf den D/A-Wandler beschrieben wurden. Läßt man momentan die Auswirkung des Inverters 144 und des zugeordneten Schaltkreises außer Acht, so ist die Betriebsweise des Schaltkreises folgendermaßen« Befinden sich alle Schalter in der dargestellten Stellung, d.h. alle Bits besitzen den Binärwert 1, so bestimmt der Vergleicher 126 und der logische Schaltkreis 134 das Vorzeichen des Eingangssignales. Diese Information wird in der Steuerlogik 134 gespeichert und verwendet, um die Polarität des Referenzpotentiales auf der Leitung 142 zu steuern. P¹Ur ein positives analoges Signal ist die Referenzspannung negativ und für ein negatives analoges Signal ist die Referenzspannung positiv.

Ein Zahler in dem Steuerlogikschaltkreis 134 steuert die Schalter in jeder Stufe vom einen Ende der Skala bis zu dem anderen. Der Vergleicher 126 zeigt sodann an, wann das Ausgangssignal den Nullpunkt durchläuft. Die Stellungen der Schalter beim Nulldurchgang zeigen etwa das PCH-u-Codierungsgesetz an.

Die vorstehend erwähnte Betriebsweise entspricht nicht genau dem u-255~Codierungsgesetz. Eine Diskrepanz ergibt sich aufgrund des Codes des ersten Schrittes des ersten Segmentes, der nur die Hälfte der Größe der verbleibenden Schritte des Segmentes aufweist. Diese Halbschritt-Verschiebung zentriert die Codeumschaltungcii zwischen den Schritten der Decodierer-Ausgangsfunktion. Um diese Halbschritt-Verschiebung zu berücksichtigen, ist der den Inverter 144 aufweisende Invertierungsschaltkreis vorgesehen. Der Invertierungsschaltkreis liefert eine Stromeinheit mit einer Polarität, die derjenigen der Stroni-

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quelle bzw. -senke 130 entgegengesetzt ist, an den Eingang 124 des Vergleichers 126. Mit dieser Modifikation des A/D-Codierers kann die Bedingung für das Gleichgewicht des Codierschaltkreises durch eine Modifikation der Gleichung (7) ausgedrückt werden:

(e + 33)2"^(ABC^-2(16 + (DEFG)) = O (8)

Benutzt man das gleiche allgemeine Schema wie bei dem D/A-Wandler, so befindet sich ein A/D-Wandler gemäß der vorliegenden Erfindung mit m Dämpfungsstufen und η Stromquellen bzw. -senkonstufen im Gleichgewicht, wenn die folgende Gleichung erfüllt ist:

(e + V)P~^^X1^X2^##*^Xm^- Q(S + (Y₁Yp. ..Y_n)) =0, wobei P, Q" und S Konstante darstellen.

Anstelle der Verwendung des Widerstandes 146 am Eingang des Inverters 144 kann der Strom am Eingang des Inverters auch an dem Widerstand 152 abgenommen werden, wobei die Widerstände 148 υηύ 150 in geeigneter Weise zu bemessen sind, so daß ein Strom den Eingang 124 des Vergleichers ansteuert, der der Hälfte des Stromes im Widerstand 152 entspricht»

Weiterhin kann zur Erzielung der Verschiebung um eine Einheit eine Spannung der Referenzspannungsquelle 14O mit einer Einheit entnommen werden und benutzt werden, um einen Spannungsfolger anzusteuern, der an den Eingang 128 des Vergleichers 126. angeschlossen ist. Die Leitung 156 nach Masse wird in diesem Fall an der Stelle xx unterbrochen. Wenn der Widerstand 154 sodarai eliminiert und kurzgeschlossen wird, so erfüllt der Wandler genau die Gleichung: (S):.

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Obgleich unterstellt- worden ist, daß ein Zähler in einfacher Weise die Leiterschalter durch einen binären Zählstancl steuert, der beim Nulldurchgang angehalten wird, kann eine schnellere Umwandlung erzielt werden, indem eine ausgefeiltere Steuerlogik benutzt wird, um eine sukzessive Annäherungsroutine auszuführen, wie dios im Stand der Technik bekannt ist.

Während die Erfindung unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel dargestellt und beschrieben worden ist, ist es für den Fachmann, selbstverständlich, daß verschiedene Änderungen vorgenommen werden können, ohne daß hierbei von dem Rahmen der Erfindung abgewichen wird_f wie er durch die angefügten Ansprüche definiert ist.

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Claims

17» November 1973 GzHz/Ra.

Analog Devices, Inc.

Digital/Analog-Wandler

Patentansprüche

Digital/Analog-Wandler, gekennzeichnet durch einen Verstärker,

Mittel zur Vorgabe eines Referenzpotentials, einen Rückführungsschaltkreis vom Ausgang auf den Eingang des Verstärkers mit einem Dämpfungsglied, welches ein auf das Referenzpotential bezogenes schaltbares Widerstands-Leiternetzwerk aufweist,

eine Stromquelle oder -senke, die an den Eingang des Verstärkers angeschlossen ist und ein Widerstands-Leiterrietzwerk aufweist, und

Mittel zum Einstellen der Dämpfung des Dämpfungsgliedes und des Strompegsls der Stromquelle oder -senke gemäß einem digitalen Eingangssignal.

9 0Π'v

2. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet,

daß das Dämpfungsglied mehrere im wesentlichen unabhängige Stufen aufweist, wobei jeder Stufe ein entsprechender Dämpfungsfaktor innerhalb mehrerer Dämpfungsfaktoren zugeordnet ist;

daß die Mittel zur Einstellung der Dämpfung entsprechende Schalteinrichtungen umfassen, die an die Stufen angeschlossen sind, wobei jede Stufe in das Dämpfungsglied eingeschaltet oder aus diesem herausgeschaltet werden kann, um multiplikativ den der Stufe zugeordneten Dämpfungsfaktor dem Dämpfungspegel des Dämpfungsgliedes beizufügen bzw. von diesem abzuziehen, und wobei die Dämpfungsfaktoren nichtlinear im Hinblick auf einen ersten Teil des digita-' len Eingangssignales gewichtet sind; daß die Stromquelle oder -senke mehrere im wesentlichen unabhängige Stufen aufweist- wobei jeder Stufe ein entsprechender Stromfaktor zugeordnet ist; und daß die Mittel zur Einstellung des Strompegels entsprechende Sehalteinrichtungen umfassen, die an die Stufen angeschlossen sind, wobei .jede Stufe in die Stromquelle oder -senke eingeschaltet oder aus dieser herausgeschaltet werden kann, um additiv den der Stufe zugeordneten Stromfaktor dem Strompegel hinzuzufügen oder abzuziehen, und wobei die Stromfaktoren linear im Hinblick auf einen zweiten Teil des digitalen Eingangssignales gewichtet sind.

3. Digital/Analog-Wandler nach Anspruch 2 zur Umwandlung eines

Digitalsignales mit den Bits X^, ^X2'*^#"^Xm ¹⁰¹^^{- Y}1 * ^Y2'"^n^f dadurch gekennzeichnet,

daß das Dämpfungsglied m Stufen aufweist und jede der entsprechenden an die Stufen angeschlossenen Sehalteinrichtungen

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durch den Binärwert der entsprechenden Bits X₁, X₂,... und X_ gesteuert wird, und

daß die Stromquelle oder -senke η-Stufen aufweist und die entsprechenden an die Stufen angeschlossenen Schalteinrichtungen durch den Binärwert der entsprechenden Bits ^Y1' ^2 ^€ * * ¹^ ^n Sesteuert werden, und wobei die Widerstandswerte des Widerstands-Leiternetzwerkes und das Referenzpotential so eingestellt sind, daß der Verstärker eine Ausgangsspannung gemäß folgender Gleichung aufweist:

e = ρ(^Χ1^Χ2···^Χπι) (V + Q(Y₁Y₂^Y_n)) - V,

worin darstellen: e das gewünschte Ausgangssignal in beliebigen Einheiten, V die Referenzspannung, (X₁X₂...X_1n) die Dezimalzahl entsprechend der Binärzahl X₁X₂...X_m bzw. der durch Komplementierung von X₁, X₂,...X_m erhaltenen Binärzahl, (Y₁Y₂...Y_n) die Dezimalzahl entsprechend der Binärzahl Υ-ιΥρ·'·^η ^zw· ^^er aurch Komplementierung von Y₁, Y₂,... und Y erhaltenen Binärzahl, und P und Q vorbestimmte Konstanten.

Digital/Analog-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit aufweist und daß die Einrichtung zur Bildung eines Referenzpotentiales eine Logikeinrichtung zur Bildung einer negativen Referenzspannung V bei positivem Ausgangssignal e und zur Bildung einer positiven Referenzspannung V bei negativem Ausgangssignal e aufweist.

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Digital/Analog-Wandler nach Anspruch 2 zur Umwandlung eines Digitalsignales mit sieben Bits A, B, C, D, E, P und G, dadurch gekennzeichnet,

daß das Differenzierglied drei Stufen aufweist und jede der entsprechenden an die Stufen angeschlossenen Schalteinrichtungen entsprechend dem Binärwert der Bits A_s B, C gesteuert werden, und

daß die Stromquelle oder -senke vier Stufen aufweist und die entsprechenden an die Stufen angeschlossenen Schalteinrichtungen entsprechend dem Binärwert der Bits D, E, P oder G gesteuert werden, und wobei die Widerstandswerte des Widerstands-Leiternetzwerkes und das Referenzpotential so eingestellt sind, daß der Verstärker eine Ausgangsspannung gemäß folgender Gleichung aufweist:

(V + 2DEFG) - V ,

worin darstellen: e das gewünschte Ausgangssignal in beliebigen Einheiten, V die Referenzspannung, (ABC) die Dezimalzahl entsprechend der Binärzahl ABC bzw. entsprechend der durch Komplementierung von A, B und C erhaltenen Binärzahl, und (DEFG) die Dezimalzahl entsprechend der Binärzahl DEFG bzw. der durch entsprechende Komplementierung von^Dj E, F und G erhaltenen Binär zahl. *■

6. Digital/Analog-Wandler nach Anspruch 5? dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit aufweist^ und daß die Mittel zur Bildung eines Referenzpotentiales eine Logikeinrichtung zur Bildung einer negativen Referenzspannung V bei positivem Ausgangssignal e und zur Bildung einer positiven Referenzspannung V bei negativem Ausgangssignal e aufweist.

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7. Digital/Analog-Wandler nach Anspruch 5, daduch gekennzeichnet, daß die Referenzspannung V einen Wert von 33 Einheiten besitzt,

8. Digital/Analog-Wandler nach Anspruch 2, dadurch gekennzeichnet, daS das Dämpfungsglied drei Stufen mit entsprechenden Dämpfungsfaktoren von 16, 4 und 2 aufweist, und daß die Stromquelle oder -senke 4 Stufen mit entsprechenden Strompegeln von 8Q, 4Q, 2Q und Q umfaßt, wobei Q eine vorbestimmte Konstante darstellt.

9. Digital/Analog-Wandler, gekennzeichnet durch: einen Verstärker;

Mittel zur Bildung eines Referenzpotentiales; einen Rückführungsschaltkreis von dem Ausgang des Verstärkers auf dessen Eingang mit einem Dämpfungsglied, wobei das Dämpfungsglied mehrere im wesentlichen unabhängige Stufen umfaßt und jeder Stufe ein entsprechender Dämpfungsfaktor zugeordnet ist, und wobei Mittel vorgesehen sind, um jede der Stufen in das Dämpfungsglied ein- oder auszuschalten, um multiplikativ den der Stufe zugeordneten Dämpfungsfaktor dem Dämpfungspegel des Dämpfungsgliedes hinzuzufügen oder von diesem abzuziehen, wobei die Dämpfungsfaktoren nichtlinear im Hinblick auf einen ersten Teil des digitalen Eingangssignales gewichtet sind;

eine Stromquelle oder -senke mit mehreren im wesentlichen unabhängigen Stufen, wobei jeder Stufe ein entsprechender Stromfaktor zugeordnet ist und wobei Mittel vorgesehen sind, um die Stufen in die Stromquelle oder -senke ein- oder auszuschalten, um additiv den der Stufe zugeordneten Strorafaktor dem Strompegel der Stromquelle oder -senke hinzu-

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zufügen bzw. von diesem abzuziehen, wobei die Stromfaktoren linear im Hinblick auf einen zweiten Teil des digitalen Eingangssignales gewichtet sindj und

Mittel zur Einstellung der Dämpfung des Dämpfungsgliedes und des Strompegels der Stromquelle oder -senke in Übereinstimmung :«it dem digitalen Eingangssignal.

10. Digital/Analog-Wandler nach Anspruch 9 zur Umwandlung eines Digitalsignales mit den Bits X₁, ^χρ*···^πι "¹¹^^- ^I^f ^2'"^#Yn' dadurch gekennzeichnet,

daß das Dämpfungsglied m Stufen umfaßt und die entsprechenden an die Stufen angeschlossenen Sehalteinrichtungen gemäß den Binärwerten der entsprechenden Bits X₁, X₂ t··· "³^ ^j_n S^e~ steuert werden,

daß die Stromquelle oder -senke η Stufen umfaßt und die entsprechenden an die Stufen angeschlossenen Schalteinrichtunge'n in Übereinstimmung mit den Binärwerten der entsprechenden Bits Y₁, Y₂,... und Y_n gesteuert werden, und daß die Werte der Schaltkreiselemente in jeder der Stufen so gewählt sind, daß der Verstärker eine Ausgangsspannung gemäß folgender Gleichung aufweist:

e =

(V + Q(Y₁ Y₂...Y_n) - V ,

worin darstellen: e das gewünschte Ausgangssignal in beliebigen Einheiten, V die Referenzspannung, (X^X₂...X^) die Dezimalzahl entsprechend der Binärzahl X₁X₂...X bzw. entsprechend der durch Komplementierung von X₁, X₂,... und X_1n erhaltenen Binärzahl, (Y₁ Y₂...Y_n) die Desimalzahl entsprechend der Binärzahl Y₁Y₂...Y bzw. der durch Komplemen tierung von Y₁, Y₂,... und Y_n erhaltenen Binärzahl, und P und Q vorbestimmte Konstanten.

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11. Digital/Analog-Wandler nach Anspruch 10, dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit umfaßt, und daß die Mittel zur Bildung eines Referenzpotentiales eine Logikeinrichtung umfassen, die bei einem positiven Ausgangssignal e eine negative Referenzspannung V und bei eineiu negativen Ausgangssignal e eine positive Referenzspannung V bildet.

12. Digital/Analog-Wandler nach Anspruch 9 zur Umwandlung eines Digitalsignales mit sieben Bits A, B, C, D, E, F und G, dadurch gekennzeichnet,

daß das Dämpfungsglied drei Stufen aufweist und die an die Stufen angeschlossenen Schalteinrichtungen gemäß den Binärwerten der entsprechenden Bits A, B und C gesteuert werden, und

daß die Stromquelle oder -senke vier Stufen aufweist und die an die Stufen angeschlossenen Schalteinrichtungen gemäß den Binärwerten der entsprechenden Bits D, E, F und G gesteuert werden, und

daß die Werte der Schaltkreiselemente in jeder der Stufen so gewählt werden, daß der Verstärker eine Ausgangsspannung gemäß der nachfolgenden Gleichung bildet:

,(ABC)

(V + 2DEFG) - V

Worin darstellen: e das gewünschte Ausgangssignal in beliebigen Einheiten, V die Referenzspannung, (ABC) die Dezimalsahl entsprechend der Binärzahl ABC bzw. entsprechend der durch 'Komplementierung von A₉ B und C erhaltenen Binärzahl, und (BEFG) die Dezimalzahl entsprechend der Binärzahl DEFG bzw. entsprechend der durch Komplementierung von D, E, F und G erhaltenen Binärzahl.

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13. Digital/Analog-Wandler nach Anspruch 12, dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit umfaßt, und daß die Mittel zur Bildung eines Referenzpotentiales eine Logikeinrichtung zur Bildung eines negativen Referenzspannung V bei positivem Ausgangssignal e und zur Bildung einer positiven Referenzspannung V bei negativem Ausgangssignal e umfaßt.

14. Digital/Analog-Wandler nach Anspruch 12, dadurch gekennzeichnet, daß die Referenzspannung einen Wert von 33 Einheiten aufweist.

15. Digital/Analog-Wandler nach Anspruch 9, dadurch gekennzeichnet, daß das Dämpfungsglied drei Stufen aufweist, die entsprechende Dämpfungsfaktoren von 16, 4 und 2 besitzen, und daß die Stromquelle oder -senke vier Stufen aufweist, die entsprechende Strompegel von 8Q, "4Q_? 2Q und Q besitzen, wobei Q eine vorbestimmte Konstante ist.

16. Analog/Digital-Wandler, gekennzeichnet durchs

einen Vergleicher zum Vergleich eines Vergleiehereinganges mit einer Spannung an einem Entscheidungspunkt und zur Vorgabe eines Ausgangssignales in Abhängigkeit von der Größe des Vergleichereinganges, bezogen auf die Spannung im Entscheidungspunktj

Mittel zur Bildung eines Referenzpotentiales; eine an den Eingang des Vergleichers angeschlossene Dämpfungseinrichtungj wobei die Dämpfungseinrichtung ein schaltbares auf das Referenzpotential bezogenes Widerstands-Leiteraetzwerk umfaßt?

d. Θ /

eine Stromquelle oder -senke, die ein an den Eingang des Vergleichers angeschlossenes Widerstands-Leiternetzwerk XMf aßt;

eine auf die Polarität des Vergleicherausganges ansprechende Logikeinrichtung, die an die Dämpfungseinrichtung und die Stromquelle oder -senke angeschlossen ist, um sukzessive die Dämpfung des Dämpfungsgliedes und den Strompegel der Stromquelle oder -senke einzustellen; und

eine Ausgabeeinrichtung zur Bildung eines digitalen Hinweises auf den Dämpfungspegel und den Str'ompegel.

17. Analog/Digital~¥andler nach Anspruch 16, dadurch gekennzeichnet,

daß das Dämpfungsglied mehrere im wesentliehen unabhängige Stufen umfaßt, wobei jeder Stufe ein entsprechender Dämpfungsfaktor zugeordnet ist, daß Schalteinrichtungen an die Stufen angeschlossen sind, wobei jede der Stufen in das Dämpfungsglied ein— bzw. aus diesem herausgeschaltet werden kann, um multiplikativ den der Stufe zugeordneten Dämpfungsfaktor dem Dämpfungspegel des Dämpfungsgliedes hinzuzufügen bzw. von diesem abzuziehen, und wobei die Dämpfungsfaktoren nichtlinear im Hinblick auf einen ersten Teil des digitalen Hinweises gewichtet sind; und daß die Stromquelle oder -senke mehrere im v/es entlichen unabhängige Stufen umfaßt, wobei jeder Stufe ein entsprechender Stromfaktor zugeordnet ist, und daß entsprechende Schaltereinrichtungen an die Stufen angeschlossen sind, wobei jede der Stufen in die.Stromquelle oder -senke ein- bzw. aus dieser herausgeschaltet werden kann, um additiv den der Stufe zugeordneten Stromfaktor dem Strompegel hinzuzufügen oder von diesem abzuziehen, und wobei die

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Stromfaktoren linear im Hinblick auf einen zweiten Teil des digitalen Hinweises gewichtet sind.

18. Analog/Digital-Wandler nach Anspruch 17 zur Bildung eines Digitalcodes mit sieben Bits X₁, X₂, "»^ ^¹^ ^Y1» ^Y2 ^f"^# Yt dadurch gekennzeichnet,

daß jede der Stufen des Dämpfungsgliedes in das Dämpfungsglied ein- bzw. aus diesem herausgeschaltet werden kann in Übereinstimmung mit dem Binärwert des entsprechenden Bits X₁, Xo, ... oder X_m, und daß jede Stufe der Stromquelle oder -senke in die Stromquelle oder -senke ein- bzw. aus dieser herausgeschaltet v/erden kann in Übereinstimmung mit dem Binärwert des entsprechenden Bits Y₁, Y₂,... Y_n, wobei die.Widerstandswerte des Widerstands-Leiternetzwerkes und des Referenzpotentiales so eingestellt sind, daß der Ausgleichszustand des Schaltkreises für eine analoge Eingangsspannung e durch die Gleichung vorgegeben wird:

(e + ν)Ρ"^^Χ1^Χ2·"5η^ - Q(S+ (Y₁ Y₂...T_n)) = 0 ,

worin darstellen: e das analoge Eingangssignal in beliebi gen Einheiten, V die Referenzspannung, (X₁X₂...X_m) die Dezimalzahl entsprechend der Binärzahl X₁X₂...X bzw. der durch Komplementierung von X₁, X₂,... und X erhaltenen Binärzahl, (Y₁Y₂...Y) die Dezimalzahl entsprechend der Binär zahl Y-j^Yp*^#*^Yn ^^zw· ^{der durcn} Komplementierung von Y₁," Y₂,... und Y erhaltenen Binärzahl, und P, Q und S vorbestimmte Konstanten.

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19. Analog/Digital-Wandler nach Anspruch 18, dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit umfaßt, und daß die Mittel zur Bildung eines Referenzpotentiales eine Logikeinrichtung zur Bildung einer negativen Referenzspannung V bei positivem analogem Eingangssignal e und zur BiId¹JuIg einer positiven Referenzspannung V bei negativem analogem Eingangssignal e umfaßt.

20» Analog/Digital-Wandler nach Anspruch 17 zur Bildung eines Digitalcodes mit sieben Bits A, B, C, D, E, P und G, dadurch gekennzeichnet,

daß jede der Stufen des Dämpfungsgliedes in das Dämpfungsglied ein- bzw. aus diesem herausgeschaltet wird in Übereinstimmung mit dem Binärwert eines entsprechenden Bits A, B oder C, und daß jede Stufe der Stromquelle oder -senke in die Stromquelle oder -senke ein- bzw. aus dieser herausgeschaltet wird in Übereinstimmung mit dem Binärwert eines entsprechenden Bits D, E, F oder G, und daß die Widerstandswerte des Widerstands-Leiternetzwerkes und das Referenzpotential so gewählt sind, daß der Ausgleichszustand des . Schaltkreises für eine analoge Eingangsspannung e durch folgende Gleichung vorgegeben ist: '

(e + V)2"^(ABC)-2(16 + (DEFG)) = 0

worin darstellen:' e das analoge Eingangssignal in beliebigen Einheiten, V die Referenzspannung, (ABC) die Dezimalzahl entsprechend der Binärzahl ABC bzw. entsprechend der durch Komplementbildung von A, B und C gebildeten Binärzahl, und (DEFG) die Dezimalzahl entsprechend der Binärzahl DEFG "bzw. entsprechend der durch Komplementbildung von D, E, F und G gebildeten Binärzahl.

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21. Analog/Digital-Wandler nach Anspruch 20, dadurch gekennzeichnet, daß das Digitalsignal ferner ein VorzeichenMt umfaßt, und daß die Mittel zur Bildung eines Referenzpotentiales eine Logikeinrichtung zur Bildung einer negativen Referenzspannung V bei positivem analogem Eingangssignal e und zur Bildung einer positiven Referenzspannung V "bei negativem analogem Eingangssignal e umfassen.

22. Analog/Digital-Wandler nach Anspruch 20, dadurch gekennzeichnet, daß die Referenzspannung V einen Wert von 33 Einheiten auf v/eist. -

23. Analog/Digital-Wandler nach Anspruch 17, dadurch gekennzeichnet, daß das Dämpfungsglied drei Stufen aufweist, die entsprechende Dämpfungsfaktoren von 16, 4 und 2 besitzen, und daß die Stromquelle oder -senke vier Stufen aufweist, die entsprechende Strompegel von 8Q, 4Q, 2Q und Q besitzen, wobei Q eine vorbestimmte Konstante ist.

24. Analog/Digital-Wändler, gekennzeichnet durch:

einen Vergleicher zum Vergleich eines Vergleichereinganges mit einer Spannung an einem Entscheidungspunkt und zur Vorgabe eines Ausgangssignales in Abhängigkeit von der Größe des Vergleichereinganges,bezogen auf die Spannung an dem Entscheidungspunkt}

Mittel zur Bildung eines Referenzpotentiales; ein an den Eingang des Vergleichers angeschlossenes Dämpfungsglied, welches mehrere im wesentlichen unabhängige Stufen aufweist, wobei jeder Stufe ein entsprechender Dämpfungsfaktor zugeordnet ist und wobei Mittel zum Einschalten bzw. zum Heraustrennen der Stufen in bzw„ aus dem Dämpfungsglied

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vorgesehen sind, um multiplikativ den der Stufe zugeordneten Dämpfungsfaktor dem Dämpfungspegel des Dämpfungsgiiedes hinzuzufügen bzw. abzuziehen, und wobei die Dämpfungsfaktoren nichtlinear im Hinblick auf einen ersten Teil eines digitalen Ausgangssignales gewichtet sind; eine Stromquelle oder -senke mit mehreren im wesentlichen unabhängigen Stufen, wobei jeder Stufe ein entsprechender Stromfaktor zugeordnet ist und wobei Mittel zum Einschalten bzw. zum Heraustrennen der Stufen in bzw. aus der Stromquelle oder -senke vorgesehen sind, um additiv den der Stufe zugeordneten Stromfaktor dem Strompegel der Stromquelle oder -senke hinzuzufügen oder abzuziehen, wobei die Stromfaktoren linear im Hinblick auf einen zweiten Teil des digitalen Ausgangssignales gewichtet sind; eine auf die Polarität des Vergleicher-Ausgangssignales ansprechende und an das Dämpfungsglied und die Stromquelle oder- -senke angeschlossene Logikeinrichtung, um sukzessive die Dämpfung des Dämpfungsgliedes und den Strompegel der Stromquelle oder -senke einzustellen; und eine Ausgabeeinrichtung zur Vorgabe eines digitalen Ausgangssignales, das den Dämpfungspegel und den Strompegel anzeigt.

25. Analog/Digital-Wandler nach Anspruch 24 zur Bildung eines Digitalcodes mit sieben Bit X^, X₂,... und X_1n und Y^, Y₂,.., und Y , dadurch gekennzeichnet,

daß jede der Stufen des Dämpfungsgliedes in dieses ein- bzw. aus diesem herausgeschaltet wird gemäß dem Binärwert eines entsprechenden Bits X^, X₂.,. oder X^ und daß jede Stufe der Stromquelle oder -senke in diese ein- bzw. aus dieser herausgeschaltet wird in Übereinstimmung mit dem

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Binärwert eines entsprechenden Bits Y₁, Yg,... oder Y_n, wobei die Werte der Schaltkreiselemente in jeder der Stufen so gewählt sind, daß der Ausgleichszustand des Schaltkreises für eine analoge Eingangsspannung e durch folgende Gleichung vorgegeben ist:

(e + V)P" ^A" 'V-Q(S + (Ii₁ Y₂... Y_n)) = O ,

worin darstellen: e das analoge Eingangssignal in beliebigen Einheiten, (X^X₂...X_m) die Dezimalzahl entsprechend der Binärzahl X₁X₂...X bzw. entsprechend der durch Komplementierung von X₁, X₂J.«,. und X_n erhaltenen Binärzahl, (Y₁Y₂...Y_n) die Dezimalzahl entsprechend der Binärzahl Y₁Y₂.*.Y_n bzw. entsprechend der durch Komplementierung von Y₁, Y₂,... und Y erhaltenen Binärzahl, und P, Q und S vorbestimmte Konstanten.

26. Analog/Digital-Wandler nach Anspruch 25, dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit umfaßt, und daß die Einrichtung zur Vorgabe eines.Referenzpotentiales eine Logikeinrichtung zur Bildung einer negativen Referenzspannung V bei positivem analogem Eingangssignal e und zur Bildung einer positiven Referenzspannung V bei negativem analogem Eingangssignal e umfaßt.

27. Analog/Digital-Wandler nach Anspruch 24 zur Bildung eines Digitalcodes mit sieben Bits A, B, C, D, E, F und G, dadurch gekennzeichnet,

daß jede der Stufen des Dämpfungsgliedes in dieses ein- bzw. aus diesem herausschaltbar ist in Übereinstimmung mit dem Binärwert eines entsprechenden Bits A, B oder C,

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und daß jede Stufe der Stromquelle oder -senke in dieser ein- "bzw. aus dieser heraus schaltbar ist in Übereinstimmung mit dem Binärwert eines entsprechenden Bits D, E, F und G, wobei die Werte der Schaltkreiselemente in jeder der Stufen so gewählt sind, daß der Ausgleichszustand des Schaltkreises für eine analoge Eingangsspannung e durch folgende Gleichung vorgegeben ist:

(e + V)2"^(ABC)-2(16 + (DEFG)) = O ,

worin darstellen: e das analoge Eingangssignal in beliebigen Einheiten, (ABC) die Dezimalzahl entsprechend der Binärzahl ABC bzw. entsprechend der durch Komplementierung von A, B und C erhaltenen Binärzahl, und (DEFG) die Dezimalzahl entsprechend der Binärzahl DEFG bzw. entsprechend der durch· Komplementierung von D, E, F und G erhaltenen Binärzahl. ·

28. Analog/Digital-Wandler nach Anspruch 27, dadurch gekennzeichnet, daß das Digitalsignal ferner ein Vorzeichenbit umfaßt, und daß die Mittel zur Bildung eines Referenzpotentiales eine Logikeinrichtung zur Bildung einer negativen Referenzspannung V bei positivem analogem Eingangssignal e und zur Bildung einer positiven Referenzspannung V bei negativem analogem Eingangssignal e umfassen.

29. Analog/Digital-Wandler nach Anspruch 27, dadurch gekennzeichnet, daß die Referenzspannung V einen Wert von 33 Einheiten besitzt.

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30. Analog/Digital-Wandler nach Anspruch 24, dadurch gekennzeichnet, daß das Dämpfungsglied drei Stufen aufweist, die entsprechende Dämpfungsfaktoren von 16, 4 und 2 besitzen, und daß die Stromquelle oder -senke vier Stufen aufweist, die entsprechende Strompegel von 8Q, 4Q, 2Q und Q besitLön, wobei Q eine vorbestimmte Konstante ist.

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