Die Erfindung betrifft einen Digital/Analog-Wandler mit entsprechend dem Vorzeichen-Bit der zu wandelnden Bitkombination invertierbarem Ausgangsstrom, aufgebaut unter Verwendung eines binären Gewichtungsnetzwerkes, welches eine der Anzahl der zu wandelnden Bitkombinationen entsprechende Anzahl von Eingängen besitzt und das unter
Verwendung zweier dem Vorzeichen nach unterschiedlicher
Referenzspannungen betrieben wird.
Solche Digital/Analog-Wandler finden Anwendung in den sogenannten Segment-A/D-Wandlern, die es gestatten, die durch CCITT aufgestellten Codierungsgesetze (A-Gesetz oder ,u-Gesetz) schaltungsmässig nachzubilden. Schlussendlich erlauben sie damit den Aufbau von Codecs, die in der digitalen Nachrichtentechnik eine mögliche Schnittstelle zwischen der Digitaltechnik und der Analogtechnik, repräsentiert durch z. B.
sprachmodulierte Gleichströme, bilden.
Aus der Literatur ist eine ganze Reihe solchen Digital/Analog-Wandler bekannt. So zeigt z. B. das US-Patent 3 678 504 einen Segment-A/D-Wandler, dessen Gewichtungsnetz über mehrere Umschalter mit den Referenzspannungen +E und - E verbunden ist. Die Schalter e4, e5, e6, e7 werden durch die Binärstellen der zu decodierenden Codekombination betätigt. Für die Vorzeichenumkehr am Ausgang des Segment A/D-Wandlers wird die Polarität der Referenzspannungen +E und - E umgeschaltet.
Der Nachteil dieses Verfahrens besteht darin, dass sich das Gewichtsnetzwerk nur schwer direkt von komplementären MOS-Logikbausteinen ansteuern lässt.
Die Aufgabe der vorliegenden Erfindung liegt darin, eine Schaltung anzugeben, bei der das Gewichtungsnetzwerk durch komplementäre MOS-Logikbausteine leicht ansteuerbar ist und die als integrierter Schaltkreis einfach herstellbar ist. Diese Schaltung ist gekennzeichnet durch je eine jedem Eingang des Gewichtungsnetzwerkes zugeordnete, Schaltbare Spannungsquelle, die alle durch die positive Referenzspannung gespeist werden, durch je ein jeder Spannungsquelle als Schalteinheit vorgeschaltetes Exklusiv-ODER-Tor, durch jeweils einen ersten Eingang jedes Exklusiv-ODER-Tores, der jeweils mit einer Binärstelle der zu wandelnden Bitkombinationen verbunden ist, durch eine jeweils mit einem zweiten Eingang jedes Exklusiv-ODER-Tores verbundene Steuerleitung und durch einen durch die genannte Steuerleitung gesteuerten Schalter,
der im ersten Schaltzustand den aktuellen Gewichtungsnetzwerk-Ausgangsstrom auf der Ausgangsleitung des Gewichtungsnetzwerkes unbeeinflusst lässt, und der im zweiten Schaltzustand vom genannten Ausgangsstrom über einen Widerstand einen Strom abzuziehen gestattet, der dem maximal möglichen Gewichtungsnetzwerk-Ausgangsstrom entspricht.
Im folgenden wird die Erfindung anhand von drei Figuren beispielsweise näher erläutert. Es zeigen:
Fig. la Schaltbild des Digital/Analog-Wandlers
Fig. 1b Wahrheitstabelle für Exklusiv-ODER-Tor
Fig. 2 CMOS-Inverter als Puffer bzw. Spannungsquelle
Fig. 3 Ausführungsbeispiel eines Schalters
Fig. 1 zeigt das Schaltbild des Digital/Analog-Wandlers.
Dieser Wandler besteht aus einem bekannten Gewichtungsnetzwerk, das aus Widerständen R1 und R2 aufgebaut ist. Für die Werte der Widerstände gilt: R2 = 2R1. Hiermit bildet das Gewichtungsnetzwerk eine R-2R-Abzweigschaltung. Die insgesamt sechs Seitenwiderstände werden angesteuert durch je einen von sechs identischen Puffern P1, Po . . . P6, die selbst wiederum angesteuert werden über je eines von sechs Exklusiv ODER-Toren 11, 12... 16.
Fig. 1b gibt anhand einer kleinen Wahrheitstabelle an, welche logische Funktion durch das Exklusiv-ODER-Tor erfüllt wird.
Jedes der Exklusiv-ODER-Tore 11 bis 16 ist mit einem Eingang an eine gemeinsame Steuerleitung 21 angeschlossen.
Die anderen Eingänge stehen mit der nichtgezeichneten Eingangslogik in Verbindung und stehen jeweils für die Eingabe des logischen Wertes 0 oder 1 einer einzigen Binärstelle der zu decodierenden Binärkombination zur Verfügung.
Diese Eingänge sind mit B,, B1 . . . Bs bezeichnet. Die Puffer P bis P6 liegen alle gemeinsam an einer von der Referenzspannung + UO gesteuerten Leitung 22.
Am Ausgang des Gewichtungsnetzwerkes tritt der Ausgangsstrom i2 auf, der die Summe aller Gewichtungsströme darstellt. Dieser Strom wird vermindert, je nach dem Vorzeichen der zu decodierenden Binärkombination, durch einen weiteren Strom i3, der über den Schalter 31 und den Widerstand R4 zur negativen Referenzspannung - V0 fliesst.
Als endgültiger Ausgangsstrom erreicht damit der Strom ii = i2-i3 den Strom/Spannungs-Wandler 32, der ihn in eine Ausgangsspannung VA umwandelt.
Der Schalter 31 wird geschaltet durch die symbolisch gestrichelt dargestellte Leitung 21, die - wie gesagt - ebenfalls die Exklusiv-ODER-Tore 11 bis 16 schaltet.
Die Arbeitsweise der Schaltung nach Fig. la ist nun folgende: über die Eingänge B,, .... . Bs können die Werte logisch 0 oder 1 eingegeben werden, je nach der zu decodierenden Binärkombination. Über den Eingang VZ erfolgt die Eingabe des dem Vorzeichen entsprechenden logischen Wertes 0 oder 1 in die Steuerleitung 21.
Der Ausgangsstrom ii auf der Ausgangsleitung 23 beträgt dann
EMI1.1
mit i0 = Proportionalitätsfaktor
Bj = logischer Wert = 0 oder 1 = = dimensionsloser Gewichtsfaktor; (im gezeigten Beispiel 1, 1L 1'.n
2 4 8'16'32
Steht der Schalter 31 in der Stellung 0,so ist i2=i. Dieser Strom durchfliesst den Strom/Spannungs-Wandler 32 und dient hier als Mass für die zu decodierende Codekombination mit z. B. positivem Vorzeichen.
Wird nun das Vorzeichen umgekehrt, während die übrige Binärkombination unverändert bleibt, so liegt nun an der Steuerleitung 21 der umgekehrte logische Wert gegenüber dem ersten Fall an. Hierdurch werden über die Exklusiv-ODER Tore 11 bis 16 alle Eingangswerte Bo bis Bs invertiert.
Weiter wird der Schalter 31 umgeschaltet, so dass nun die Ausgangsleitung 23 über den Widerstand R4 mit der negativen Referenzspannung -V, verbunden ist. Der Strom ij hat dann den gleichen Wert wie vorher, jedoch die umgekehrte Richtung.
Diese Tatsache ist durch folgende Rechnung leicht zu beweisen: Werden die invertierten Eingangswerte mit Bj bezeichnet und wird Ru so gewählt, dass durch ihn der Strom
EMI1.2
fliesst, also der maximal mögliche Wert von i2, so gilti1 = i2-i3
EMI1.3
Da (Brl) = -Bj, wie anhand der Wahrheitstabelle
EMI2.1
Bj <SEP> | <SEP> BJ
<tb> O <SEP> 1
<tb> 1 <SEP> o <SEP>
<tb> zu ersehen ist, ergibt sich als Endergebnis für den Strom i1
EMI2.2
Dieser Strom ist betragsmässig gleich dem Strom im ersten Fall. Er weist jedoch das umgekehrte Vorzeichen auf. Hiermit ist die Berücksichtigung des Vorzeichens bei der Decodierung jeder Binärkombination auf einfache Weise möglich.
Die Voraussetzung ist nur, dass die negative Referenzspannung -V, und der Widerstand R4 aufeinander so abgestimmt werden, dass i3 gleich der maximalen Summe i2 max. aller Gewichtungsstörme auf der Ausgangsleitung 23 wird.
Zur Ergänzung der Figur la zeigt Fig. 2 die Schaltung des Puffers P1 detaillierter. Dieser besteht aus einem in der Literatur unter dem Namen CMOS-Inverter bekannten Kombination der beiden komplementären Feldeffekt Transistoren 41 und 42, die gemeinsam über den Inverter 43 vom Exklusiv-ODER-Tor 11 gesteuert werden. Der Inverter 43 ist notwendig, damit der Puffer P1 keine Inversion des Signals bewirkt. Er besteht aus bekannten CMOS-Bausteinen.
Die beiden Transistoren 41 und 42 liegen in Reihe zwischen der Masse und der Speiseleitung 22, an der die positive Referenzspannung + UO angelegt ist. An der Verbindung der beiden Transistoren ist der Seitenwiderstand R2 des Gewichtungsnetzwerkes angeschlossen.
Fig. 3 zeigt ein Ausführungsbeispiel des Schalters 31. Dieser besteht aus der Kombination der beiden Widerstände R3 und R4, die an ihrer Verbindungsstelle mit der Ausgangsleitung 23 des Gewichtungsnetzwerkes verbunden sind. Der Widerstand R4 ist entsprechend der Darstellung in Fig. 1 mit der negativen Referenzspannung - V0 verbunden. Der Widerstand R3 ist dagegen an den Ausgang des Puffers 48 angeschlossen, der mit seinem Speisungseingang an der positiven Referenzspannung + UO liegt. Der Steuereingang des Puffers ist über den Inverter 49 mit der Steuerleitung 21 verbunden. Durch logische Signale auf dieser Leitung 21 lässt sich somit ein Strom über den Widerstand R3 ein- bzw. ausschalten. Die Einheiten 48 und 49 sin in CMOS-Technik aufgebaut und entsprechen denjenigen, die anhand von Fig. 2 erklärt wurden.
Der Widerstand R4 hat denjenigen Wert, der weiter oben genau beschrieben wurde. Der Widerstand R3 ist in Abhängig keit von der Referenzspannung +UO so gewählt, dass durch ihn ein gleich grosser Strom fliessen kann wie durch den Widerstand R4. Hierdurrch können sich die Ströme durch R3 und R4 gegenseitig aufheben, was dem offenen Schaltzustand 0 von Schalter 31 entspricht. Fliesst durch den Widerstand R3 dagegen kein Strom, so entspricht dies dem eingeschalteten Zustand 1 von Schalter 31.
Für die Erfindung unwichtig ist, ob die Referenzspannungen + UO und -V, dem Betrage nach gleich oder verschieden sind.
Weiter ist die Ausführung der Puffer P1 bis P6 für die Erfindung von untergeordneter Bedeutung. Es muss nur sichergestellt sein, dass die Puffer niederohmige, schaltbare Spannungsquellen darstellen. Als drittes ist die Erfindung nicht von der Art und Grösse des Gewichtungsnetzwerkes abhängig. So spielt vor allem die Anzahl der Eingänge B keine Rolle, sofern der Widerstand R4 richtig angepasst ist.
Die geschilderte Schaltung findet als integrierter Schaltkreis zusammen mit einem digital schaltbaren Verstärker Anwendung als Segment-D/A-Wandler, der selbst wiederum zum Aufbau eines Codec dient.
PATENTANSPRUCH 1
Digital/Analog-Wandler mit entsprechend dem Vorzeichen-Bit der zu wandelnden Bitkombination invertierbarem Ausgangsstrom, aufgebaut unter Verwendung eines binären Gewichtungsnetzwerkes, welches eine der Anzahl der zu wandelnden Bitkombinationen entsprechende Anzahl von Eingängen besitzt und das unter Verwendung zweier dem Vorzeichen nach unterschiedlicher Referenzspannungen betrieben wird, gekennzeichnet, - durch je eine jedem Eingang des Gewichtungsnetzwerkes (Ra, R2) zugeordnete, schaltbare Spannungsquelle (po..
die alle durch die positive Referenzspannung (+UO) gespeist werden, - durch je ein jeder Spannungsquelle (P,... P6) als Schalteinheit vorgeschaltetes Exklusiv-ODER-Tor (11. . 16), - durch jeweils einen ersten Eingang (Bo ..... . Bs) jedes Exklusiv-ODER-Tores (11...
16), der jeweils mit einer Binärstelle der zu wandelnden Bitkombination verbunden ist, - durch eine jeweils mit einem zweiten Eingang jedes Exklusiv ODER-Tores verbundene Steuerleitung (21), - und durch einen durch die genannte Steuerleitung (21) gesteuerten Schalter (31), der im ersten Schaltzustand den aktuellen Gewichtsnetzwerk-Ausgangsstrom (i2) auf der Ausgangsleitung (23) des Gewichtungsnetzwerkes unbeeinflusst lässt, und der im zweiten Schaltzustand vom genannten Ausgangsstrom (i2) über einen Widerstand (R4) einen Strom (i3) abzuziehen gestattet, der dem maximal möglichen Gewichtungsnetzwerk-Ausgangsstrom entspricht.
UNTERANSPRÜCHE
1. Digital/Analog-Wandler nach Patentanspruch 1, dadurch gekennzeichnet, dass die schaltbaren Spannungsquellen (P1.
P6) aus je zwei in Reihe geschalteten, komplementären MOS Transistoren (41, 42) bestehen.
2. Digital/Analog-Wandler nach Patentanspruch I, dadurch gekennzeichnet, dass der Schalter (31) gebildet wird - durch eine schaltbare Spannungsquelle (48), die die positive Referenzspannung (+ UO) über einen ersten Widerstand (R3) mit der Ausgangsleitung (23) des Gewichtungsnetzwerkes zu verbinden gestattet, - durch einen zweiten Widerstand (R4), der die negative Referenzspannung (- V,) dauernd mit der Ausgangsleitung (23) des Gewichtungsnetzwerkes verbindet, wobei die Grösse der genannten Widerstände (R3, R4), so gewählt ist, dass sich die durch die Widerstände fliessenden Ströme (i3) in dem einen Schaltzustand der schaltbaren Spannungsquelle (48) gegenseitig vollständig kompensieren.
PATENTANSPRUCH II
Verfahren zum Betreiben des Digital/Analog-Wandlers nach Patentanspruch I, dadurch gekennzeichnet, dass die Steuerleitung (21) mit dem logischen Wert des Vorzeichen-Bits der zu wandelnden Bitkombination belegt wird.
**WARNUNG** Ende DESC Feld konnte Anfang CLMS uberlappen**.
The invention relates to a digital / analog converter with an output current which can be inverted in accordance with the sign bit of the bit combination to be converted, constructed using a binary weighting network which has a number of inputs corresponding to the number of bit combinations to be converted and the below
Use of two different signs
Reference voltages is operated.
Such digital / analog converters are used in what are known as segment A / D converters, which allow the coding laws established by CCITT (A law or u law) to be simulated in terms of circuitry. Ultimately, they allow the construction of codecs, which in digital communications technology represent a possible interface between digital technology and analog technology, represented by e.g. B.
voice-modulated direct currents.
A number of such digital / analog converters are known from the literature. So shows z. For example, US Pat. No. 3,678,504 discloses a segment A / D converter whose weighting network is connected to the reference voltages + E and -E via several changeover switches. The switches e4, e5, e6, e7 are operated by the binary digits of the code combination to be decoded. To reverse the sign at the output of the segment A / D converter, the polarity of the reference voltages + E and - E is switched.
The disadvantage of this method is that it is difficult to control the weight network directly by complementary MOS logic modules.
The object of the present invention is to provide a circuit in which the weighting network can be easily controlled by complementary MOS logic modules and which can be easily produced as an integrated circuit. This circuit is characterized by a switchable voltage source assigned to each input of the weighting network, all of which are fed by the positive reference voltage, by an exclusive OR gate connected as a switching unit upstream of each voltage source, by a first input of each exclusive OR gate , which is each connected to a binary digit of the bit combinations to be converted, by a control line connected to a second input of each exclusive OR gate and by a switch controlled by said control line,
which in the first switching state leaves the current weighting network output current on the output line of the weighting network unaffected, and which in the second switching state allows a current to be drawn from said output current via a resistor which corresponds to the maximum possible weighting network output current.
In the following, the invention is explained in more detail with reference to three figures. Show it:
Fig. La circuit diagram of the digital / analog converter
Fig. 1b Truth table for exclusive-OR gate
Fig. 2 CMOS inverter as a buffer or voltage source
Fig. 3 embodiment of a switch
Fig. 1 shows the circuit diagram of the digital / analog converter.
This converter consists of a known weighting network made up of resistors R1 and R2. The following applies to the values of the resistors: R2 = 2R1. The weighting network hereby forms an R-2R branch circuit. The total of six side resistances are controlled by one of six identical buffers P1, Po. . . P6, which in turn are controlled via one of six exclusive OR gates 11, 12 ... 16.
Fig. 1b uses a small truth table to indicate which logical function is fulfilled by the exclusive OR gate.
Each of the exclusive OR gates 11 to 16 has an input connected to a common control line 21.
The other inputs are connected to the input logic (not shown) and are each available for entering the logical value 0 or 1 of a single binary digit of the binary combination to be decoded.
These inputs are labeled B ,, B1. . . Bs called. The buffers P to P6 are all connected to a line 22 controlled by the reference voltage + UO.
At the output of the weighting network, the output current i2 occurs, which represents the sum of all weighting currents. This current is reduced, depending on the sign of the binary combination to be decoded, by a further current i3, which flows via switch 31 and resistor R4 to the negative reference voltage - V0.
The current ii = i2-i3 thus reaches the current / voltage converter 32 as the final output current, which converts it into an output voltage VA.
The switch 31 is switched by the line 21, shown symbolically in dashed lines, which - as said - also switches the exclusive-OR gates 11 to 16.
The mode of operation of the circuit according to FIG. La is now as follows: via the inputs B ,, ..... The logical 0 or 1 values can be entered, depending on the binary combination to be decoded. The input VZ is used to input the logical value 0 or 1 corresponding to the sign into the control line 21.
The output current ii on the output line 23 is then
EMI1.1
with i0 = proportionality factor
Bj = logical value = 0 or 1 = = dimensionless weight factor; (in the example shown 1, 1L 1'.n
2 4 8'16'32
If the switch 31 is in position 0, then i2 = i. This current flows through the current / voltage converter 32 and is used here as a measure for the code combination to be decoded with z. B. positive sign.
If the sign is now reversed, while the rest of the binary combination remains unchanged, the reverse logic value compared to the first case is now applied to the control line 21. As a result, all input values Bo to Bs are inverted via the exclusive OR gates 11 to 16.
The switch 31 is also switched over, so that the output line 23 is now connected to the negative reference voltage -V i via the resistor R4. The current ij then has the same value as before, but in the opposite direction.
This fact can easily be proven by the following calculation: If the inverted input values are denoted by Bj and Ru is chosen so that the current through it
EMI1.2
flows, i.e. the maximum possible value of i2, then i1 = i2-i3
EMI1.3
Da (Brl) = -Bj, as per the truth table
EMI2.1
Bj <SEP> | <SEP> BJ
<tb> O <SEP> 1
<tb> 1 <SEP> o <SEP>
<tb> can be seen, is the final result for the current i1
EMI2.2
The amount of this current is the same as the current in the first case. However, it has the opposite sign. This enables the sign to be taken into account in the decoding of each binary combination in a simple manner.
The only requirement is that the negative reference voltage -V and the resistor R4 are matched to one another so that i3 is equal to the maximum sum i2 max. of all weighting currents on the output line 23.
To complement FIG. 1 a, FIG. 2 shows the circuit of the buffer P1 in more detail. This consists of a combination of the two complementary field effect transistors 41 and 42, known in the literature under the name CMOS inverter, which are jointly controlled by the exclusive OR gate 11 via the inverter 43. The inverter 43 is necessary so that the buffer P1 does not cause an inversion of the signal. It consists of well-known CMOS components.
The two transistors 41 and 42 are in series between the ground and the feed line 22, to which the positive reference voltage + UO is applied. The side resistor R2 of the weighting network is connected to the connection between the two transistors.
3 shows an exemplary embodiment of the switch 31. This consists of the combination of the two resistors R3 and R4, which are connected at their connection point to the output line 23 of the weighting network. The resistor R4 is connected to the negative reference voltage - V0 as shown in FIG. 1. The resistor R3, on the other hand, is connected to the output of the buffer 48, the supply input of which is connected to the positive reference voltage + UO. The control input of the buffer is connected to the control line 21 via the inverter 49. By means of logic signals on this line 21, a current can thus be switched on or off via the resistor R3. The units 48 and 49 are constructed in CMOS technology and correspond to those which were explained with reference to FIG.
The resistor R4 has the value that was described in detail above. The resistor R3 is selected as a function of the reference voltage + UO so that the same current can flow through it as through the resistor R4. As a result, the currents through R3 and R4 can cancel each other out, which corresponds to the open switching state 0 of switch 31. If, on the other hand, no current flows through resistor R3, then this corresponds to switched-on state 1 of switch 31.
It is unimportant for the invention whether the reference voltages + UO and -V are the same or different in magnitude.
Furthermore, the design of the buffers P1 to P6 is of secondary importance for the invention. It only has to be ensured that the buffers represent low-resistance, switchable voltage sources. Third, the invention is not dependent on the type and size of the weighting network. Above all, the number of inputs B does not matter, as long as the resistor R4 is correctly adjusted.
The circuit described is used as an integrated circuit together with a digitally switchable amplifier as a segment D / A converter, which in turn is used to build a codec.
PATENT CLAIM 1
Digital / analog converter with an output current that can be inverted according to the sign bit of the bit combination to be converted, constructed using a binary weighting network, which has a number of inputs corresponding to the number of bit combinations to be converted and which is operated using two reference voltages with different signs , characterized, - by a switchable voltage source (po ..) assigned to each input of the weighting network (Ra, R2).
which are all fed by the positive reference voltage (+ UO), - by an exclusive OR gate (11th. 16) connected upstream of each voltage source (P, ... P6) as a switching unit, - by a first input (Bo ...... Bs) of each exclusive OR gate (11 ...
16), which is connected to a binary digit of the bit combination to be converted, - by a control line (21) connected to a second input of each exclusive OR gate, - and by a switch (31) controlled by said control line (21) which, in the first switching state, leaves the current weight network output current (i2) on the output line (23) of the weighting network unaffected, and which in the second switching state allows a current (i3) to be drawn from said output current (i2) via a resistor (R4), which corresponds to the maximum possible weighting network output current.
SUBCLAIMS
1. Digital / analog converter according to claim 1, characterized in that the switchable voltage sources (P1.
P6) consist of two complementary MOS transistors (41, 42) connected in series.
2. Digital / analog converter according to claim I, characterized in that the switch (31) is formed - by a switchable voltage source (48) which connects the positive reference voltage (+ UO) via a first resistor (R3) to the output line ( 23) of the weighting network, - through a second resistor (R4), which permanently connects the negative reference voltage (- V,) to the output line (23) of the weighting network, the size of the resistors (R3, R4) being so it is selected that the currents (i3) flowing through the resistors compensate each other completely in the one switching state of the switchable voltage source (48).
PATENT CLAIM II
Method for operating the digital / analog converter according to claim 1, characterized in that the control line (21) is assigned the logical value of the sign bit of the bit combination to be converted.
** WARNING ** End of DESC field could overlap beginning of CLMS **.