CH604427A5 - Parallel D:A converter for eight bit PCM words - Google Patents

Description

  
 



   Die Erfindung betrifft einen Digital/Analog-Wandler mit entsprechend dem Vorzeichen-Bit der zu wandelnden Bitkombination invertierbarem Ausgangsstrom, aufgebaut unter Verwendung eines binären Gewichtungsnetzwerkes, welches eine der Anzahl der zu wandelnden Bitkombinationen entsprechende Anzahl von Eingängen besitzt und das unter
Verwendung zweier dem Vorzeichen nach unterschiedlicher
Referenzspannungen betrieben wird.



   Solche Digital/Analog-Wandler finden Anwendung in den sogenannten Segment-A/D-Wandlern, die es gestatten, die durch CCITT aufgestellten Codierungsgesetze (A-Gesetz oder   ,u-Gesetz)    schaltungsmässig nachzubilden. Schlussendlich erlauben sie damit den Aufbau von Codecs, die in der digitalen Nachrichtentechnik eine mögliche Schnittstelle zwischen der Digitaltechnik und der Analogtechnik, repräsentiert durch z. B.



  sprachmodulierte Gleichströme, bilden.



   Aus der Literatur ist eine ganze Reihe solchen Digital/Analog-Wandler bekannt. So zeigt z. B. das US-Patent 3 678 504 einen Segment-A/D-Wandler, dessen Gewichtungsnetz über mehrere Umschalter mit den Referenzspannungen +E und - E verbunden ist. Die Schalter e4, e5, e6, e7 werden durch die Binärstellen der zu decodierenden Codekombination betätigt. Für die Vorzeichenumkehr am Ausgang des Segment A/D-Wandlers wird die Polarität der Referenzspannungen +E und - E umgeschaltet.



   Der Nachteil dieses Verfahrens besteht darin, dass sich das Gewichtsnetzwerk nur schwer direkt von komplementären MOS-Logikbausteinen ansteuern lässt.



   Die Aufgabe der vorliegenden Erfindung liegt darin, eine Schaltung anzugeben, bei der das Gewichtungsnetzwerk durch komplementäre MOS-Logikbausteine leicht ansteuerbar ist und die als integrierter Schaltkreis einfach herstellbar ist. Diese Schaltung ist gekennzeichnet durch je eine jedem Eingang des Gewichtungsnetzwerkes zugeordnete, Schaltbare Spannungsquelle, die alle durch die positive Referenzspannung gespeist werden, durch je ein jeder Spannungsquelle als Schalteinheit vorgeschaltetes Exklusiv-ODER-Tor, durch jeweils einen ersten Eingang jedes Exklusiv-ODER-Tores, der jeweils mit einer Binärstelle der zu wandelnden Bitkombinationen verbunden ist, durch eine jeweils mit einem zweiten Eingang jedes Exklusiv-ODER-Tores verbundene Steuerleitung und durch einen durch die genannte Steuerleitung gesteuerten Schalter,

   der im ersten Schaltzustand den aktuellen Gewichtungsnetzwerk-Ausgangsstrom auf der Ausgangsleitung des Gewichtungsnetzwerkes unbeeinflusst lässt, und der im zweiten Schaltzustand vom genannten Ausgangsstrom über einen Widerstand einen Strom abzuziehen gestattet, der dem maximal möglichen   Gewichtungsnetzwerk-Ausgangsstrom    entspricht.



   Im folgenden wird die Erfindung anhand von drei Figuren beispielsweise näher erläutert. Es zeigen:
Fig. la Schaltbild des Digital/Analog-Wandlers
Fig.   1b    Wahrheitstabelle für Exklusiv-ODER-Tor
Fig. 2 CMOS-Inverter als Puffer bzw. Spannungsquelle
Fig. 3 Ausführungsbeispiel eines Schalters
Fig. 1 zeigt das Schaltbild des Digital/Analog-Wandlers.



  Dieser Wandler besteht aus einem bekannten Gewichtungsnetzwerk, das aus Widerständen R1 und R2 aufgebaut ist. Für die Werte der Widerstände gilt:   R2 = 2R1.    Hiermit bildet das Gewichtungsnetzwerk eine R-2R-Abzweigschaltung. Die insgesamt sechs Seitenwiderstände werden angesteuert durch je einen von sechs identischen Puffern P1,   Po . .    . P6, die selbst wiederum angesteuert werden über je eines von sechs Exklusiv ODER-Toren 11, 12... 16.



   Fig.   1b    gibt anhand einer kleinen Wahrheitstabelle an, welche logische Funktion durch das Exklusiv-ODER-Tor erfüllt wird.



   Jedes der Exklusiv-ODER-Tore 11 bis 16 ist mit einem Eingang an eine gemeinsame Steuerleitung 21 angeschlossen.



  Die anderen Eingänge stehen mit der nichtgezeichneten Eingangslogik in Verbindung und stehen jeweils für die Eingabe des logischen Wertes 0 oder 1 einer einzigen Binärstelle der zu decodierenden Binärkombination zur Verfügung.



  Diese Eingänge sind mit   B,,      B1 . .    . Bs bezeichnet. Die Puffer   P    bis P6 liegen alle gemeinsam an einer von der Referenzspannung +   UO    gesteuerten Leitung 22.



   Am Ausgang des Gewichtungsnetzwerkes tritt der Ausgangsstrom i2 auf, der die Summe aller Gewichtungsströme darstellt. Dieser Strom wird vermindert, je nach dem Vorzeichen der zu decodierenden Binärkombination, durch einen weiteren Strom i3, der über den Schalter 31 und den Widerstand R4 zur negativen   Referenzspannung - V0 fliesst.   



  Als endgültiger Ausgangsstrom erreicht damit der Strom   ii    =   i2-i3    den Strom/Spannungs-Wandler 32, der ihn in eine Ausgangsspannung VA umwandelt.



   Der Schalter 31 wird geschaltet durch die symbolisch gestrichelt dargestellte Leitung 21, die - wie gesagt - ebenfalls die Exklusiv-ODER-Tore 11 bis 16 schaltet.



   Die Arbeitsweise der Schaltung nach Fig. la ist nun folgende: über die Eingänge   B,,      ....    . Bs können die Werte logisch 0 oder 1 eingegeben werden, je nach der zu decodierenden Binärkombination. Über den Eingang VZ erfolgt die Eingabe des dem Vorzeichen entsprechenden logischen Wertes 0 oder 1 in die Steuerleitung 21.

  Der Ausgangsstrom   ii    auf der Ausgangsleitung 23 beträgt dann
EMI1.1     
   mit i0    = Proportionalitätsfaktor
Bj = logischer Wert = 0 oder 1     = = dimensionsloser Gewichtsfaktor;  (im gezeigten Beispiel 1, 1L 1'.n
2 4 8'16'32   
Steht der Schalter 31 in der Stellung   0,so    ist   i2=i.    Dieser Strom durchfliesst den Strom/Spannungs-Wandler 32 und dient hier als Mass für die zu decodierende Codekombination mit z. B. positivem Vorzeichen.



   Wird nun das Vorzeichen umgekehrt, während die übrige Binärkombination unverändert bleibt, so liegt nun an der Steuerleitung 21 der umgekehrte logische Wert gegenüber dem ersten Fall an. Hierdurch werden über die Exklusiv-ODER Tore 11 bis 16 alle Eingangswerte Bo bis Bs invertiert.



  Weiter wird der Schalter 31 umgeschaltet, so dass nun die Ausgangsleitung 23 über den Widerstand R4 mit der negativen   Referenzspannung -V,    verbunden ist. Der Strom   ij    hat dann den gleichen Wert wie vorher, jedoch die umgekehrte Richtung.



   Diese Tatsache ist durch folgende Rechnung leicht zu beweisen: Werden die invertierten Eingangswerte mit Bj bezeichnet und wird Ru so gewählt, dass durch ihn der Strom
EMI1.2     
 fliesst, also der maximal mögliche Wert von i2, so   gilti1    =   i2-i3   
EMI1.3     
   Da (Brl) = -Bj, wie anhand der Wahrheitstabelle     
EMI2.1     

 Bj <SEP> &verbar; <SEP> BJ
<tb> O <SEP> 1
<tb>   1 <SEP> o    <SEP> 
<tb>  zu ersehen ist, ergibt sich als Endergebnis für den Strom   i1   
EMI2.2     

Dieser Strom ist betragsmässig gleich dem Strom im ersten Fall. Er weist jedoch das umgekehrte Vorzeichen auf. Hiermit ist die Berücksichtigung des Vorzeichens bei der Decodierung jeder Binärkombination auf einfache Weise möglich.

  Die Voraussetzung ist nur, dass die negative Referenzspannung    -V,    und der Widerstand R4 aufeinander so abgestimmt werden, dass i3 gleich der maximalen Summe   i2      max.    aller Gewichtungsstörme auf der Ausgangsleitung 23 wird.



   Zur Ergänzung der Figur la zeigt Fig. 2 die Schaltung des Puffers P1 detaillierter. Dieser besteht aus einem in der Literatur unter dem Namen CMOS-Inverter bekannten Kombination der beiden komplementären Feldeffekt Transistoren 41 und 42, die gemeinsam über den Inverter 43 vom Exklusiv-ODER-Tor 11 gesteuert werden. Der Inverter 43 ist notwendig, damit der Puffer P1 keine Inversion des Signals bewirkt. Er besteht aus bekannten CMOS-Bausteinen.



   Die beiden Transistoren 41 und 42 liegen in Reihe zwischen der Masse und der Speiseleitung 22, an der die positive Referenzspannung   + UO    angelegt ist. An der Verbindung der beiden Transistoren ist der Seitenwiderstand R2 des Gewichtungsnetzwerkes angeschlossen.



   Fig. 3 zeigt ein Ausführungsbeispiel des Schalters 31. Dieser besteht aus der Kombination der beiden Widerstände R3 und R4, die an ihrer Verbindungsstelle mit der Ausgangsleitung 23 des Gewichtungsnetzwerkes verbunden sind. Der Widerstand R4 ist entsprechend der Darstellung in Fig. 1 mit der negativen   Referenzspannung - V0 verbunden.    Der Widerstand R3 ist dagegen an den Ausgang des Puffers 48 angeschlossen, der mit seinem Speisungseingang an der positiven Referenzspannung +   UO    liegt. Der Steuereingang des Puffers ist über den Inverter 49 mit der Steuerleitung 21 verbunden. Durch logische Signale auf dieser Leitung 21 lässt sich somit ein Strom über den Widerstand R3 ein- bzw. ausschalten. Die Einheiten 48 und 49 sin in CMOS-Technik aufgebaut und entsprechen denjenigen, die anhand von Fig. 2 erklärt wurden.



   Der Widerstand R4 hat denjenigen Wert, der weiter oben genau beschrieben wurde. Der Widerstand R3 ist in Abhängig    keit von der Referenzspannung +UO so gewählt, dass durch ihn    ein gleich grosser Strom fliessen kann wie durch den Widerstand R4. Hierdurrch können sich die Ströme durch R3 und R4 gegenseitig aufheben, was dem offenen Schaltzustand 0 von Schalter 31 entspricht. Fliesst durch den Widerstand R3 dagegen kein Strom, so entspricht dies dem eingeschalteten Zustand 1 von Schalter 31.



   Für die Erfindung unwichtig ist, ob die Referenzspannungen +   UO      und -V,    dem Betrage nach gleich oder verschieden sind.



  Weiter ist die Ausführung der Puffer P1 bis P6 für die Erfindung von untergeordneter Bedeutung. Es muss nur sichergestellt sein, dass die Puffer niederohmige, schaltbare Spannungsquellen darstellen. Als drittes ist die Erfindung nicht von der Art und Grösse des Gewichtungsnetzwerkes abhängig. So spielt vor allem die Anzahl der Eingänge B keine Rolle, sofern der Widerstand R4 richtig angepasst ist.



   Die geschilderte Schaltung findet als integrierter Schaltkreis zusammen mit einem digital schaltbaren Verstärker Anwendung als Segment-D/A-Wandler, der selbst wiederum zum Aufbau eines Codec dient.



   PATENTANSPRUCH 1
Digital/Analog-Wandler mit entsprechend dem Vorzeichen-Bit der zu wandelnden Bitkombination invertierbarem Ausgangsstrom, aufgebaut unter Verwendung eines binären Gewichtungsnetzwerkes, welches eine der Anzahl der zu wandelnden Bitkombinationen entsprechende Anzahl von Eingängen besitzt und das unter Verwendung zweier dem Vorzeichen nach unterschiedlicher Referenzspannungen betrieben wird, gekennzeichnet, - durch je eine jedem Eingang des Gewichtungsnetzwerkes   (Ra,    R2) zugeordnete, schaltbare Spannungsquelle   (po..   



  die alle durch die positive Referenzspannung   (+UO)    gespeist werden, - durch je ein jeder Spannungsquelle   (P,...    P6) als Schalteinheit vorgeschaltetes Exklusiv-ODER-Tor (11. . 16),   - durch jeweils einen ersten Eingang (Bo ..... . Bs) jedes    Exklusiv-ODER-Tores (11...

   16), der jeweils mit einer Binärstelle der zu wandelnden Bitkombination verbunden ist, - durch eine jeweils mit einem zweiten Eingang jedes Exklusiv ODER-Tores verbundene Steuerleitung (21), - und durch einen durch die genannte Steuerleitung (21) gesteuerten Schalter (31), der im ersten Schaltzustand den aktuellen Gewichtsnetzwerk-Ausgangsstrom (i2) auf der Ausgangsleitung (23) des Gewichtungsnetzwerkes unbeeinflusst lässt, und der im zweiten Schaltzustand vom genannten Ausgangsstrom (i2) über einen Widerstand (R4) einen Strom (i3) abzuziehen gestattet, der dem maximal möglichen Gewichtungsnetzwerk-Ausgangsstrom entspricht.



   UNTERANSPRÜCHE
1. Digital/Analog-Wandler nach Patentanspruch 1, dadurch gekennzeichnet, dass die schaltbaren Spannungsquellen   (P1.   



  P6) aus je zwei in Reihe geschalteten, komplementären MOS Transistoren (41, 42) bestehen.



   2. Digital/Analog-Wandler nach Patentanspruch I, dadurch gekennzeichnet, dass der Schalter (31) gebildet wird - durch eine schaltbare Spannungsquelle (48), die die positive Referenzspannung (+   UO)    über einen ersten Widerstand (R3) mit der Ausgangsleitung (23) des Gewichtungsnetzwerkes zu verbinden gestattet, - durch einen zweiten Widerstand (R4), der die negative Referenzspannung   (- V,)    dauernd mit der Ausgangsleitung (23) des Gewichtungsnetzwerkes verbindet, wobei die Grösse der genannten Widerstände (R3, R4), so gewählt ist, dass sich die durch die Widerstände fliessenden Ströme (i3) in dem einen Schaltzustand der schaltbaren Spannungsquelle (48) gegenseitig vollständig kompensieren.

 

      PATENTANSPRUCH II   
Verfahren zum Betreiben des Digital/Analog-Wandlers nach Patentanspruch I, dadurch gekennzeichnet, dass die Steuerleitung (21) mit dem logischen Wert des Vorzeichen-Bits der zu wandelnden Bitkombination belegt wird.

**WARNUNG** Ende DESC Feld konnte Anfang CLMS uberlappen**.



   

Claims (1)

1. **WARNUNG** Anfang CLMS Feld konnte Ende DESC uberlappen **. EMI2.1 Bj <SEP> &verbar; <SEP> BJ <tb> O <SEP> 1 <tb> 1 <SEP> o <SEP> <tb> zu ersehen ist, ergibt sich als Endergebnis für den Strom i1 EMI2.2 Dieser Strom ist betragsmässig gleich dem Strom im ersten Fall. Er weist jedoch das umgekehrte Vorzeichen auf. Hiermit ist die Berücksichtigung des Vorzeichens bei der Decodierung jeder Binärkombination auf einfache Weise möglich. Die Voraussetzung ist nur, dass die negative Referenzspannung -V, und der Widerstand R4 aufeinander so abgestimmt werden, dass i3 gleich der maximalen Summe i2 max. aller Gewichtungsstörme auf der Ausgangsleitung 23 wird.

   Zur Ergänzung der Figur la zeigt Fig. 2 die Schaltung des Puffers P1 detaillierter. Dieser besteht aus einem in der Literatur unter dem Namen CMOS-Inverter bekannten Kombination der beiden komplementären Feldeffekt Transistoren 41 und 42, die gemeinsam über den Inverter 43 vom Exklusiv-ODER-Tor 11 gesteuert werden. Der Inverter 43 ist notwendig, damit der Puffer P1 keine Inversion des Signals bewirkt. Er besteht aus bekannten CMOS-Bausteinen.

   Die beiden Transistoren 41 und 42 liegen in Reihe zwischen der Masse und der Speiseleitung 22, an der die positive Referenzspannung + UO angelegt ist. An der Verbindung der beiden Transistoren ist der Seitenwiderstand R2 des Gewichtungsnetzwerkes angeschlossen.

   Fig. 3 zeigt ein Ausführungsbeispiel des Schalters 31. Dieser besteht aus der Kombination der beiden Widerstände R3 und R4, die an ihrer Verbindungsstelle mit der Ausgangsleitung 23 des Gewichtungsnetzwerkes verbunden sind. Der Widerstand R4 ist entsprechend der Darstellung in Fig. 1 mit der negativen Referenzspannung - V0 verbunden. Der Widerstand R3 ist dagegen an den Ausgang des Puffers 48 angeschlossen, der mit seinem Speisungseingang an der positiven Referenzspannung + UO liegt. Der Steuereingang des Puffers ist über den Inverter 49 mit der Steuerleitung 21 verbunden. Durch logische Signale auf dieser Leitung 21 lässt sich somit ein Strom über den Widerstand R3 ein- bzw. ausschalten. Die Einheiten 48 und 49 sin in CMOS-Technik aufgebaut und entsprechen denjenigen, die anhand von Fig. 2 erklärt wurden.

   Der Widerstand R4 hat denjenigen Wert, der weiter oben genau beschrieben wurde. Der Widerstand R3 ist in Abhängig keit von der Referenzspannung +UO so gewählt, dass durch ihn ein gleich grosser Strom fliessen kann wie durch den Widerstand R4. Hierdurrch können sich die Ströme durch R3 und R4 gegenseitig aufheben, was dem offenen Schaltzustand 0 von Schalter 31 entspricht. Fliesst durch den Widerstand R3 dagegen kein Strom, so entspricht dies dem eingeschalteten Zustand 1 von Schalter 31.

   Für die Erfindung unwichtig ist, ob die Referenzspannungen + UO und -V, dem Betrage nach gleich oder verschieden sind.

   Weiter ist die Ausführung der Puffer P1 bis P6 für die Erfindung von untergeordneter Bedeutung. Es muss nur sichergestellt sein, dass die Puffer niederohmige, schaltbare Spannungsquellen darstellen. Als drittes ist die Erfindung nicht von der Art und Grösse des Gewichtungsnetzwerkes abhängig. So spielt vor allem die Anzahl der Eingänge B keine Rolle, sofern der Widerstand R4 richtig angepasst ist.

   Die geschilderte Schaltung findet als integrierter Schaltkreis zusammen mit einem digital schaltbaren Verstärker Anwendung als Segment-D/A-Wandler, der selbst wiederum zum Aufbau eines Codec dient.

   PATENTANSPRUCH 1 Digital/Analog-Wandler mit entsprechend dem Vorzeichen-Bit der zu wandelnden Bitkombination invertierbarem Ausgangsstrom, aufgebaut unter Verwendung eines binären Gewichtungsnetzwerkes, welches eine der Anzahl der zu wandelnden Bitkombinationen entsprechende Anzahl von Eingängen besitzt und das unter Verwendung zweier dem Vorzeichen nach unterschiedlicher Referenzspannungen betrieben wird, gekennzeichnet, - durch je eine jedem Eingang des Gewichtungsnetzwerkes (Ra, R2) zugeordnete, schaltbare Spannungsquelle (po..

   die alle durch die positive Referenzspannung (+UO) gespeist werden, - durch je ein jeder Spannungsquelle (P,... P6) als Schalteinheit vorgeschaltetes Exklusiv-ODER-Tor (11. . 16), - durch jeweils einen ersten Eingang (Bo ..... . Bs) jedes Exklusiv-ODER-Tores (11...

   16), der jeweils mit einer Binärstelle der zu wandelnden Bitkombination verbunden ist, - durch eine jeweils mit einem zweiten Eingang jedes Exklusiv ODER-Tores verbundene Steuerleitung (21), - und durch einen durch die genannte Steuerleitung (21) gesteuerten Schalter (31), der im ersten Schaltzustand den aktuellen Gewichtsnetzwerk-Ausgangsstrom (i2) auf der Ausgangsleitung (23) des Gewichtungsnetzwerkes unbeeinflusst lässt, und der im zweiten Schaltzustand vom genannten Ausgangsstrom (i2) über einen Widerstand (R4) einen Strom (i3) abzuziehen gestattet, der dem maximal möglichen Gewichtungsnetzwerk-Ausgangsstrom entspricht.

   UNTERANSPRÜCHE 1. Digital/Analog-Wandler nach Patentanspruch 1, dadurch gekennzeichnet, dass die schaltbaren Spannungsquellen (P1.

   P6) aus je zwei in Reihe geschalteten, komplementären MOS Transistoren (41, 42) bestehen.

   2. Digital/Analog-Wandler nach Patentanspruch I, dadurch gekennzeichnet, dass der Schalter (31) gebildet wird - durch eine schaltbare Spannungsquelle (48), die die positive Referenzspannung (+ UO) über einen ersten Widerstand (R3) mit der Ausgangsleitung (23) des Gewichtungsnetzwerkes zu verbinden gestattet, - durch einen zweiten Widerstand (R4), der die negative Referenzspannung (- V,) dauernd mit der Ausgangsleitung (23) des Gewichtungsnetzwerkes verbindet, wobei die Grösse der genannten Widerstände (R3, R4), so gewählt ist, dass sich die durch die Widerstände fliessenden Ströme (i3) in dem einen Schaltzustand der schaltbaren Spannungsquelle (48) gegenseitig vollständig kompensieren.

   PATENTANSPRUCH II Verfahren zum Betreiben des Digital/Analog-Wandlers nach Patentanspruch I, dadurch gekennzeichnet, dass die Steuerleitung (21) mit dem logischen Wert des Vorzeichen-Bits der zu wandelnden Bitkombination belegt wird.