JP2004146828A - トランジスタアレイ及びその配置方法 - Google Patents

Abstract

【課題】温度分布及び工程変化による影響を最小化してトランジスタを配置することにより、トランジスタアレイから出力される信号が均一なレベル差を有して発生することができるようにするトランジスタアレイを提供する。
【解決手段】複数個のローと複数個のコラムで構成されたアレイの真ん中の対角線方向の領域に配置された複数個のＬＳＢトランジスタ、及び前記複数個のＬＳＢトランジスタの上部と下部との対角線方向の領域に各々配置された複数個のＭＳＢトランジスタ、を備える。
【選択図】図７

Description

　本発明はトランジスタアレイとその配置方法に係り、特に一つのチップ内に配置されたトランジスタの位置によるエラー値を考慮して配置されたトランジスタアレイ及びこのアレイの配置方法に関する。

　従来のトランジスタアレイの配置方法を、８ビットのデジタル信号を入力して変換して２５６個の多様なレベルを有するアナログ信号を発生するフラッシュ方式デジタルアナログ変換回路のトランジスタアレイを利用して説明すれば、次の通りである。

　図１は、従来のフラッシュ方式デジタルアナログ変換回路の一例の構成を示すブロック図であって、４−１５変換器１０−１および１０−２、ＭＳＢトランジスタアレイ２０−１、ＬＳＢトランジスタアレイ２０−２、ＭＳＢスイッチ３０−２、及びＬＳＢスイッチ３０−２で構成されている。

　図１で、ＭＳＢトランジスタアレイ２０−１は、トランジスタＭ１〜Ｍ１５で構成されて、ＬＳＢトランジスタアレイ２０−２はトランジスタＬ１〜Ｌ１５で構成されている。ＭＳＢトランジスタアレイ２０−１のトランジスタＭ１〜Ｍ１５の大きさが、ＬＳＢトランジスタアレイ２０−２のトランジスタＬ１〜Ｌ１５の大きさに比べて、１６倍大きく構成されている。すなわち、１６個のＬＳＢトランジスタが集まって一つのＭＳＢトランジスタを構成する。トランジスタＭ１〜Ｍ１５、Ｌ１〜Ｌ１５各々は、電源電圧ＶＣＣが印加されるドレインとバイアス電圧ＢＩＡＳが印加されるゲートとを有したＮＭＯＳトランジスタで構成されている。ＭＳＢスイッチ３０−１は、トランジスタＭ１〜Ｍ１５各々と出力信号Ａｏｕｔ発生端子間に連結したスイッチＭＳ１〜ＭＳ１５で構成されて、ＬＳＢスイッチ３０−２は、トランジスタＬ１〜Ｌ１５各々と出力信号Ａｏｕｔ発生端子間に連結したスイッチＬＳ１〜ＬＳ１５で構成されている。

　図１に示したブロックそれぞれの機能を説明すれば次の通りである。
　４−１５変換器１０−１は、８ビットのデジタル信号Ｂ８〜Ｂ１の上位４ビットのデジタル信号Ｂ８〜Ｂ５を変換して、１５ビットのデジタル信号ＭＯ１〜ＭＯ１５を生じる。上位４ビットのデジタル信号Ｂ５〜Ｂ８が“００００”ならば“００．．．０”のデジタル信号ＭＯ１〜ＭＯ１５を生じて、デジタル信号Ｂ５〜Ｂ８が“０００１”ならば“００．．．１”のデジタル信号ＭＯ１〜ＭＯ１５を生じる。そして、デジタル信号Ｂ５〜Ｂ８が“００１１”ならば“００．．．０１１”のデジタル信号ＭＯ１〜ＭＯ１５を生じる。すなわち、デジタル信号Ｂ５〜Ｂ８が１増加する時ごとに、デジタル信号ＭＯ１〜ＭＯ１５の１であるビット数が一つずつ増加する。

　４−１５変換器１０−２は、８ビットのデジタル信号Ｂ８〜Ｂ１の下位４ビットのデジタル信号Ｂ４〜Ｂ１を変換して、１５ビットのデジタル信号ＬＯ１〜ＬＯ１５を生じる。トランジスタセルＭ１〜Ｍ１５は、一定の量の電流を流して、トランジスタＬ１〜Ｌ１５も一定な量の電流を流す。この時、トランジスタＭ１〜Ｍ１５それぞれの大きさが、トランジスタＬ１〜Ｌ１５それぞれの大きさに比べて１６倍大きいので、トランジスタＭ１〜Ｍ１５各々を通じて流れる電流量は、トランジスタＬ１〜Ｌ１５各々を通じて流れる電流量の１６倍となる。

　ＭＳＢスイッチＭＳ１〜ＭＳ１５各々は、デジタル信号ＭＯ１〜ＭＯ１５各々が“ハイ”レベルならばオンされて、出力信号Ａｏｕｔ発生端子に電流を流す。ＬＳＢスイッチＬＳ１〜ＬＳ１５各々は、デジタル信号ＬＯ１〜ＬＯ１５各々が“ハイ”レベルならばオンされて、出力信号Ａｏｕｔ発生端子に電流を流す。ＭＳＢスイッチ３０−１とＬＳＢスイッチ３０−２を通して流れる電流が合わせられて、出力信号Ａｏｕｔ発生端子に流れるようになる。この時、出力信号Ａｏｕｔ発生端子を通して出力される電流のレベルは総２５６レベルになり、これら電流のレベル差は均一にしなければならない。

　ところが、従来のＭＳＢ及びＬＳＢトランジスタアレイの配置方法によって配置するようになれば、出力信号Ａｏｕｔ発生端子から出力されるアナログ信号のレベルが、均一なレベル差を有しないようになる。

　図２は、図１に示したフラッシュ方式デジタルアナログ変換回路のＭＳＢ及びＬＳＢトランジスタアレイの配置方法の一例を示すものであって、１６個の行と１６個の列で構成されたトランジスタアレイを示すものである。
　図２で、Ｔ１，１〜Ｔｎ，ｎは、アレイの領域を示すものであって、Ｔのすぐそばの数字は行を、最後の数字は列を示す。例えば、Ｔ１，１は１番目行と１番目列に配置したアレイの領域を示す。

　図２に示したトランジスタアレイの配置方法を説明すれば次の通りである。
　ＭＳＢトランジスタＭ１は、領域Ｔ１，１、Ｔ２，１、．．．、Ｔ１６，１各々にＬＳＢトランジスタの大きさと同一な大きさで配置されて、ＭＳＢトランジスタＭ２は、領域Ｔ１，２、Ｔ２，２、〜、Ｔ１６，２各々にＬＳＢトランジスタの大きさと同一な大きさで配置されて、ＭＳＢトランジスタＭ１５は、領域Ｔ１，１５、Ｔ２，１５、．．．、Ｔ１６，１５各々にＬＳＢトランジスタの大きさと同一な大きさで配置される。ＭＳＢトランジスタＭ１〜Ｍ１５各々を構成する１６個のトランジスタは同一列に並んで配置される。ＬＳＢトランジスタＬ１〜Ｌ１５は、領域Ｔ１，１６、Ｔ２，１６、．．．、Ｔ１５，１６各々に配置される。ＬＳＢトランジスタＬ１〜Ｌ１５も１６番目列に並んで配置される。

　図２に示した配置方法は、一つのチップ内に位置したトランジスタアレイのトランジスタが配置された位置によって他の温度分布及び工程変化を有するために、トランジスタアレイのトランジスタが同一な動作特性を示さないようになる。すなわち、トランジスタアレイのトランジスタが、温度分布及び工程変化によってエラー値を有するようになる。
　したがって、トランジスタアレイから出力される信号が均一なレベル差を有して発生することができない。

　図３は、図１に示したフラッシュ方式デジタルアナログ変換回路のＭＳＢ及びＬＳＢトランジスタアレイの他の例の配置方法を示すものであって、Ｔ１，１〜Ｔ１６，１６の領域に一つのトランジスタが各々配置される。

　図３に示したトランジスタアレイの配置方法を説明すれば次の通りである。
　ＬＳＢトランジスタＬ１〜Ｌ１５が、領域Ｔ１，８、Ｔ２，８、．．．、Ｔ１６，８各々に配置される。すなわち、ＬＳＢトランジスタＬ１〜Ｌ１５がアレイの真ん中の８番目列に並んで配置される。ＭＳＢトランジスタＭ１は、領域Ｔ１，１、Ｔ２，２、．．．、Ｔ７，７、Ｔ９，８、Ｔ１０，９、．．．、Ｔ１5，１５、Ｔ１６，１各々にＬＳＢトランジスタと同一な大きさで配置されて、ＭＳＢトランジスタＭ２は、領域Ｔ1，１5、Ｔ2，1、．．．、Ｔ８，７、Ｔ10，９，．．．，Ｔ１6，１5各々にＬＳＢトランジスタと同一な大きさで配置される。そして、ＭＳＢトランジスタＭ１５は、領域Ｔ１，２、．．．、Ｔ6，7、 Ｔ8，9、．．．、Ｔ１４，１5、Ｔ１５，１、Ｔ１６，２各々にＬＳＢトランジスタと同一な大きさで配置される。他のＭＳＢトランジスタＭ３〜Ｍ１４も、ＭＳＢトランジスタＭ１，Ｍ２，Ｍ１５と同様に、対角線方向の領域に配置される。すなわち、ＭＳＢトランジスタＭ１〜Ｍ１５各々が対角線方向の領域に配置される。

　図２及び図３に示した配置方法は、米国特許番号第５，５６８，１４５号に公開されている。
米国特許第５,５６８,１４５号

　図３に示した配置方法は、図２に示した配置方法の問題点を改善するためのものであって、温度分布及び工程変化による影響を減らすために同時にオンされるＭＳＢトランジスタＭ１〜Ｍ１５各々を対角線方向の領域に配置した。
　しかし、図３に示した配置方法は、ＬＳＢトランジスタＬ１〜Ｌ１５が真ん中の部分に寄り集まって配置されるために、温度分布及び工程変化による影響を完全に排除することはできない。
　したがって、トランジスタアレイから出力される信号が、相変らず均一なレベル差を有して発生することができない。

　本発明の目的は、温度分布及び工程変化による影響を最小化してトランジスタを配置することによって、トランジスタアレイから出力される信号が均一なレベル差を有して発生することができるようにするトランジスタアレイを提供することにある。
　本発明の他の目的は、前記目的を達成するためのトランジスタアレイの配置方法を提供することにある。

　前記目的を達成するための本発明のトランジスタアレイの第１形態は、複数個のローと複数個のコラムで構成されたアレイの真ん中の対角線方向の領域に配置された複数個のＬＳＢトランジスタ、及び前記複数個のＬＳＢトランジスタの上部と下部との対角線方向の領域に各々配置された複数個のＭＳＢトランジスタ、を備える、ことを特徴とする。

　前記目的を達成するための本発明のトランジスタアレイの第２形態は、複数個のローと複数個のコラムで構成されたアレイの第１四分面の真ん中の対角線方向の領域に配置された複数個の第１ＬＳＢトランジスタ、前記複数個の第１ＬＳＢトランジスタの上部と下部との対角線方向の領域に各々配置された複数個の第１ＭＳＢトランジスタ、前記アレイの第２四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＹ軸方向に対称するように配置された複数個の第２ＬＳＢトランジスタ及び複数個の第２ＭＳＢトランジスタ、前記アレイの第３四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＸ軸方向に対称するように配置された複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタ、及び前記アレイの第４四分面に前記複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタとＹ軸方向に対称するように配置された複数個の第４ＬＳＢトランジスタ及び複数個の第４ＭＳＢトランジスタ、を備える、ことを特徴とする。

　前記他の目的を達成するための本発明のトランジスタアレイの配置方法の第１形態は、複数個のローと複数個のコラムで構成されたアレイの真ん中の対角線方向の領域に複数個のＬＳＢトランジスタを配置する段階、及び前記複数個のＬＳＢトランジスタの上部と下部の対角線方向の領域に複数個のＭＳＢトランジスタ各々を配置する段階を備える、ことを特徴とする。

　前記他の目的を達成するための本発明のトランジスタアレイの配置方法の第２形態は、複数個のローと複数個のコラムで構成されたアレイの第１四分面の真ん中の対角線方向の領域に複数個の第１ＬＳＢトランジスタを配置する段階、前記複数個の第１ＬＳＢトランジスタの上部と下部に対角線方向の領域に複数個の第１ＭＳＢトランジスタ各々を配置する段階、前記アレイの第２四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＹ軸方向に対称するように複数個の第２ＬＳＢトランジスタ及び複数個の第２ＭＳＢトランジスタを配置する段階、前記アレイの第３四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＸ軸方向に対称するように複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタを配置する段階、及び前記アレイの第４四分面に前記複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタとＹ軸方向に対称するように複数個の第４ＬＳＢトランジスタ及び複数個の第４ＭＳＢトランジスタを配置する段階、を備える、ことを特徴とする。

　本発明のトランジスタアレイ及びこのアレイの配置方法は、トランジスタアレイを構成するトランジスタを配置時に温度分布及び工程変化による影響を最小化できる。
　したがって、本発明のトランジスタアレイを備えるフラッシュ方式デジタルアナログ変換回路のような回路素子の動作特性が改善させることができる。

　以下、添附した図面を参考にしながら本発明のトランジスタアレイ及びこのアレイの配置方法を説明すれば次の通りである。
　本発明においては、温度分布及び工程変化によるエラー分布を示す一般的なシステマティック及びグレーデッドエラー分布図を利用してトランジスタアレイを配置する方法を提案する。

　図４Ａ、図４Ｂは、一般的な一つのチップ内にトランジスタが配置された位置によるシステマティック（ｓｙｓｔｅｍａｔｉｃ）及びグレーデッド（ｇｒａｄｅｄ）エラー分布図を各々示すグラフである。
　図４Ａ、図４Ｂに示したグラフの下の面が一つのチップ内にトランジスタが配置された位置を示して、縦軸が各位置に配置されたトランジスタに対するエラー値を示す。

　図４Ａのエラー分布図を見れば、真ん中の部分に配置されたトランジスタのエラー値は０ないし０．１の値を有して、真ん中の部分から遠く配置されるほどトランジスタのエラー値が大きくなる。縁部分に配置されたトランジスタは０．９ないし１のエラー値を有する。すなわち、図４Ａに示したエラー分布図は空間的なエラー分布を有する。

　そして、図４Ｂのエラー分布図を見れば、真ん中の部分に配置されたトランジスタのエラー値は０．０のエラー値を有して、真ん中の部分から右側に遠く配置されるほどトランジスタのエラー値が大きくなって、真ん中の部分から左側に遠く配置されるほどトランジスタのエラー値が小さくなる。すなわち、図４Ｂに示したエラー分布図は平面的なエラー分布を有する。

　図５は、図４Ａに示したシステマティックエラー分布を線形化してモデリングしたエラー分布図を示すグラフであって、エラー値に加重値を附与して−１５から１５までのエラー値で示したものである。

　図５に示したエラー分布図から分かるように、トランジスタアレイの真ん中の部分に配置されたトランジスタのエラー値は−１５ないし−１０の値を有して、真ん中の部分から遠ざかるほどトランジスタのエラー値が大きくなる。すなわち、縁部分に配置されたトランジスタのエラー値は１０ないし１５の値を有する。

　図６は、図５のエラー分布図に示したエラー値によってトランジスタアレイのトランジスタの配置された位置によるエラー値を示したものである。
　図６に示したように、トランジスタアレイが配置されるチップの領域を３２×３２に分けて各位置によるエラー値を示すものであって、１四分面４０−１の右側に傾いた対角線方向、２四分面４０−２の左側に傾いた対角線方向、３四分面４０−３の左側に傾いた対角線方向、及び４四分面４０−４の右側に傾いた対角線方向の領域はエラー値が０になる。そして、０のエラー値を有した領域から内部に入る対角線方向の領域は−１になって、最も内側の領域は−１５になる。すなわち、エラー値が０である領域を基準にして内部に入りながらエラー値が１ずつ小さくなる。そして、０のエラー値を有した領域の外部に出てくる対角線方向の領域は１になって、最も外側の方の領域は１５になる。すなわち、エラー値が０である領域を基準にして外部に出ながらエラー値が１ずつ大きくなる。

　図７は、本発明のトランジスタアレイの一実施例の配置方法を示すものであって、図１に示したＬＳＢトランジスタＬ１〜Ｌ１５が真ん中の対角線方向の領域に並んで配置されて、ＭＳＢトランジスタＭ１〜Ｍ１５各々がＬＳＢトランジスタＬ１〜Ｌ１５の上部と下部に対角線方向の領域に配置される。

　図７に示したトランジスタアレイの配置をさらに詳細に説明すれば次の通りである。
　ＬＳＢトランジスタＬ１〜Ｌ１５は、領域Ｔ１，１６、Ｔ２，１５、．．．、Ｔ１６，１に並んで配置されて、ＭＳＢトランジスタＭ１は領域Ｔ２，１６、Ｔ３，１５、．．．、Ｔ１６，２、Ｔ１６，１６各々にＬＳＢトランジスタと同一な大きさで配置される。ＭＳＢトランジスタＭ２は、領域Ｔ１，１４、Ｔ２，１３、．．．、Ｔ１４，１、Ｔ１５，１６、Ｔ１６，１５各々にＬＳＢトランジスタと同一な大きさで配置されて、ＭＳＢトランジスタＭ１５は、領域Ｔ２，１６、Ｔ３，１５、．．．、Ｔ１５，３、Ｔ１６，２、Ｔ１，１各々にＬＳＢトランジスタと同一な大きさで配置される。他のＭＳＢトランジスタＭ３〜Ｍ１４各々も対角線方向に配置する。すなわち、ＭＳＢトランジスタＭ１〜Ｍ１５各々は、ＬＳＢトランジスタＬ１〜Ｌ１５の上部の対角線方向の領域Ｔ２，１６、Ｔ３，１５、．．．、Ｔ１６，２から上部の隅領域Ｔ１，１まで対角線方向に逐次並んで配置されて、また、ＬＳＢトランジスタＬ１〜Ｌ１５の下部の対角線方向の領域Ｔ２，１６、Ｔ３，１５、．．．、Ｔ１５，３、Ｔ１６，２から下部の隅位置Ｔ１６，１６まで対角線方向に逆順で並んで配置される。

　すなわち、図７に示したトランジスタアレイの配置方法は、ＬＳＢトランジスタＬ１〜Ｌ１５それぞれのエラー値はすべて０であって、ＭＳＢトランジスタＭ１〜Ｍ１５それぞれの１６個のトランジスタのエラー値を合せた値がすべて０になる。

　図７に示したトランジスタアレイの配置方法は、ＭＳＢトランジスタＭ１〜Ｍ１５だけでなくＬＳＢトランジスタＬ１〜Ｌ１５も対角線方向に配置することによって、図３に示した従来の方法に比べて温度分布及び工程変化による影響を排除することができる。
　しかし、図７に示した配置方法は、図６に示したような完全に対称的な配置を有しないために、温度分布及び工程変化による影響を完全に排除することができない。

　図８は、本発明のトランジスタアレイの望ましい実施例の配置方法を示すものであって、図７に示したＭＳＢトランジスタＭ１〜Ｍ１５各々が１６個のＬＳＢトランジスタで構成されているが、図８ではＭＳＢトランジスタＭ１〜Ｍ１５各々が６４個のＬＳＢトランジスタに分けられて構成されている。図８に示した一つの領域に配置されるトランジスタの大きさは、図７に示した一つの領域に配置されるトランジスタの大きさの１／４になる。

　図８に示したトランジスタアレイの配置方法は、図６に示したエラー値を考慮して配置されるが、ＬＳＢトランジスタＬ１〜Ｌ１５それぞれのエラー値が０になって、ＭＳＢトランジスタＭ１〜Ｍ１５各々を構成する６４個のトランジスタのエラー値を合せた値が０になるように配置する。

　すなわち、１四分面４０−１に配置されるトランジスタアレイは、図７に示したトランジスタアレイの配置と同一に配置して、２四分面４０−２に配置されるトランジスタアレイは１四分面４０−１に配置されるトランジスタアレイとＹ軸方向に対称するように配置する。そして、３四分面４０−３に配置されるトランジスタアレイは１四分面４０−１に配置されるトランジスタアレイとＸ軸方向に対称するように配置して、４四分面４０−４に配置されるトランジスタアレイは３四分面４０−３に配置されるトランジスタアレイとＹ軸方向に対称するように配置する。

　図８に示した配置方法は、トランジスタの位置によるエラー値を基礎にして、トランジスタアレイを構成するＬＳＢ及びＭＳＢトランジスタを完全対称するように配置することによって、温度分布及び工程変化による影響を最小化できる。
　したがって、トランジスタアレイから出力される信号が均一なレベル差を有して発生することができる。

　上述した実施例ではトランジスタアレイを例に挙げて説明したが、キャパシターアレイを配置する場合にも同一な方法で配置することが可能である。
　前記では本発明の望ましい実施例を参照しながら説明したが、該技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる、ということを理解することができる。

　本発明は、トランジスタアレイとその配置方法にかかわる技術分野を伴なう産業において、幅広く適用することができる。

従来のフラッシュ方式デジタルアナログ変換回路の構成の一例を示すブロック図である。 図１に示したフラッシュ方式デジタルアナログ変換回路のＭＳＢ及びＬＳＢトランジスタアレイの配置方法の一例を示す図である。 図１に示したフラッシュ方式デジタルアナログ変換回路のＭＳＢ及びＬＳＢトランジスタアレイの配置方法の他の例を示す図である。 一般的な一つのチップ内にトランジスタが配置された位置によるシステマティック及びグレーデッドエラー分布図を示すグラフである。 同じく、一般的な一つのチップ内にトランジスタが配置された位置によるシステマティック及びグレーデッドエラー分布図を示すグラフである。 図４.Ａに示したシステマティックエラー分布を線形化してモデリングしたエラー分布図を示すグラフである。 図５のエラー分布図に示したエラー値によってトランジスタアレイのトランジスタの配置された位置によるエラー値を示す図ある。 本発明のトランジスタアレイの配置方法の一実施例を示す図である。 本発明のトランジスタアレイの配置方法の望ましい実施例を示す図である。

符号の説明

　　　　Ｔ1,1〜Ｔ16,16　領域
　　　　Ｌ１〜Ｌ１５　　ＬＳＢトランジスタ
　　　　Ｍ１〜Ｍ１５　　ＭＳＢトランジスタ

Claims (20)

1. 　複数個のローと複数個のコラムで構成されたアレイの真ん中の対角線方向の領域に配置された複数個のＬＳＢトランジスタと、
   　前記複数個のＬＳＢトランジスタの上部と下部に対角線方向の領域に各々配置された複数個のＭＳＢトランジスタと、を備える、ことを特徴とするトランジスタアレイ。
2. 　前記複数個のＭＳＢトランジスタ各々は、前記ＬＳＢトランジスタと同一な大きさを有した複数個のトランジスタで構成される、ことを特徴とする請求項１に記載のトランジスタアレイ。
3. 　前記複数個のＭＳＢトランジスタは、
   　前記複数個のＬＳＢトランジスタが配置された領域の上部の対角線方向の領域から上部の隅領域まで前記複数個のＭＳＢトランジスタが対角線方向に逐次配置されて、
   　前記複数個のＬＳＢトランジスタが配置された領域の下部の対角線方向の領域から下部の隅領域まで前記複数個のＭＳＢトランジスタが対角線方向に逆順で配置される、ことを特徴とする請求項１に記載のトランジスタアレイ。
4. 　複数個のローと複数個のコラムで構成されたアレイの第１四分面の真ん中の対角線方向の領域に配置された複数個の第１ＬＳＢトランジスタと、
   　前記複数個の第１ＬＳＢトランジスタの上部と下部に対角線方向の領域に各々配置された複数個の第１ＭＳＢトランジスタと、
   　前記アレイの第２四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＹ軸方向に対称するように配置された複数個の第２ＬＳＢトランジスタ及び複数個の第２ＭＳＢトランジスタと、
   　前記アレイの第３四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＸ軸方向に対称するように配置された複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタと、
   　前記アレイの第４四分面に前記複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタとＹ軸方向に対称するように配置された複数個の第４ＬＳＢトランジスタ及び複数個の第４ＭＳＢトランジスタと、を備える、ことを特徴とするトランジスタアレイ。
5. 　前記複数個の第１、第２、第３、及び第４ＭＳＢトランジスタ各々は、
   　前記ＬＳＢトランジスタと同一な大きさを有した複数個のトランジスタで構成される、ことを特徴とする請求項４に記載のトランジスタアレイ。
6. 　前記複数個の第１ＭＳＢトランジスタは、
   　前記複数個の第１ＬＳＢトランジスタが配置された領域の上部の対角線方向の領域から上部の隅領域まで対角線方向に前記複数個の第１ＭＳＢトランジスタが逐次配置されて、
   　前記複数個の第１ＬＳＢトランジスタが配置された領域の下部の対角線方向の領域から下部の隅領域まで対角線方向に前記複数個の第１ＭＳＢトランジスタが逆順で配置される、ことを特徴とする請求項４に記載のトランジスタアレイ。
7. 　複数個のローと複数個のコラムで構成されたアレイの真ん中の対角線方向の領域に複数個のＬＳＢトランジスタを配置する段階と、
   　前記複数個のＬＳＢトランジスタの上部と下部に対角線方向の領域に複数個のＭＳＢトランジスタ各々を配置する段階と、を備える、ことを特徴とするトランジスタアレイの配置方法。
8. 　前記複数個のＭＳＢトランジスタ各々を、
   　前記ＬＳＢトランジスタと同一な大きさを有した複数個のトランジスタで構成されるように配置する、ことを特徴とする請求項７に記載のトランジスタアレイの配置方法。
9. 　前記複数個のＭＳＢトランジスタを配置する段階は、
   　前記複数個のＬＳＢトランジスタが配置された領域の上部の対角線方向の領域から上部の隅領域まで対角線方向に前記複数個のＭＳＢトランジスタを逐次配置して、
   　前記複数個のＬＳＢトランジスタが配置された領域の下部の対角線領域から下部の隅領域まで対角線方向に前記複数個のＭＳＢトランジスタを逆順で配置する、ことを特徴とする請求項７に記載のトランジスタアレイの配置方法。
10. 　複数個のローと複数個のコラムで構成されたアレイの第１四分面の真ん中の対角線方向の領域に複数個の第１ＬＳＢトランジスタを配置する段階と、
    　前記複数個の第１ＬＳＢトランジスタの上部と下部との対角線方向の領域に複数個の第１ＭＳＢトランジスタ各々を配置する段階と、
    　前記アレイの第２四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＹ軸方向に対称するように複数個の第２ＬＳＢトランジスタ及び複数個の第２ＭＳＢトランジスタを配置する段階と、
    　前記アレイの第３四分面に前記複数個の第１ＬＳＢトランジスタ及び前記複数個の第１ＭＳＢトランジスタとＸ軸方向に対称するように複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタを配置する段階と、
    　前記アレイの第４四分面に前記複数個の第３ＬＳＢトランジスタ及び複数個の第３ＭＳＢトランジスタとＹ軸方向に対称するように複数個の第４ＬＳＢトランジスタ及び複数個の第４ＭＳＢトランジスタを配置する段階と、を備える、ことを特徴とするトランジスタアレイの配置方法。
11. 　前記複数個の第１、第２、第３、及び第４ＭＳＢトランジスタ各々を、
    　前記ＬＳＢトランジスタと同一な大きさを有した複数個のトランジスタで構成されるように配置する、ことを特徴とする請求項１０に記載のトランジスタアレイの配置方法。
12. 　前記複数個の第１ＭＳＢトランジスタは、
    　前記複数個の第１ＬＳＢトランジスタが配置された領域の上部の対角線方向の領域から上部の隅領域まで対角線方向に前記複数個の第１ＭＳＢトランジスタを逐次配置して、
    　前記複数個の第１ＬＳＢトランジスタが配置された領域の下部の対角線方向の領域から下部の隅領域まで対角線方向に前記複数個の第１ＭＳＢトランジスタを逆順で配置する、ことを特徴とする請求項１０に記載のトランジスタアレイの配置方法。
13. 　アレイの中央部の対角線方向に配置した複数個の第１トランジスタと、
    　前記複数個の第１トランジスタそれぞれの上部と下部との対角線方向に配置した各複合トランジスタの構成要素（ｃｏｍｐｏｎｅｎｔ）トランジスタと共に配置された複数個の構成要素トランジスタを各々備える複数個の第２または複合トランジスタと、を備える、ことを特徴とするトランジスタアレイ。
14. 　前記複数個の第１トランジスタ上に配置された複数個の第２トランジスタは、前記複数個の第１トランジスタに近い対角線方向領域からエッジ領域に増加する手順で配列して、
    　前記複数個の第１トランジスタ下に配置された複数個の第２トランジスタは、前記複数個の第１トランジスタに近い対角線方向領域からエッジ領域に減少する手順で配列する、ことを特徴とする請求項１３に記載のトランジスタアレイ。
15. 　前記トランジスタアレイは、さらに大きいアレイの１四分面を定義して、
    　前記さらに大きいアレイは前記第１四分面に隣接して配置された第２、第３、第４四分面をさらに備えて、
    　前記第２四分面は前記第１四分面の前記トランジスタアレイのＹ軸方向に対称で、前記第３四分面は前記第１四分面の前記トランジスタアレイのＸ軸方向に対称で、前記第４四分面は前記第３四分面のトランジスタのＹ軸方向に対称である、ことを特徴とする請求項１４に記載のトランジスタアレイ。
16. 　前記さらに大きいアレイは、前記複数個の第１トランジスタのそれぞれのエラー値が約０になって、前記第２または構成要素トランジスタ各々を構成する複数個の構成要素トランジスタのエラー値の総合計が約０になるようにするためにエラー値を考慮して配列される、ことを特徴とする請求項１５に記載のトランジスタアレイ。
17. 　前記複数個の第１トランジスタ各々は、下位ビットトランジスタを備えて、前記複数個の第２トランジスタ各々は上位ビットトランジスタを備える、ことを特徴とする請求項１３に記載のトランジスタアレイ。
18. 　前記アレイは、デジタルアナログ変換回路を具現する、ことを特徴とする請求項１３に記載のトランジスタアレイ。
19. 　前記手順は、ビット位置の大きさに対応する、ことを特徴とする請求項１４に記載のトランジスタアレイ。
20. 　前記エラー値は、前記複数個の第１トランジスタの前記エラー値に対して正規化された加重値を有する、ことを特徴とする請求項１６に記載のトランジスタアレイ。

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