JP3152301B2 - デジタル可変容量回路 - Google Patents
デジタル可変容量回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル可変容量
回路に関し、特にアナログ−デジタル変換器またはデジ
タル−アナログ変換器において、容量の比率を用いてア
ナログ信号を高精度に比較するために用いられるデジタ
ル可変容量回路に関するものである。
回路に関し、特にアナログ−デジタル変換器またはデジ
タル−アナログ変換器において、容量の比率を用いてア
ナログ信号を高精度に比較するために用いられるデジタ
ル可変容量回路に関するものである。
【０００２】
【従来の技術】デジタル可変容量回路は、容量値の調節
を行う回路であれば各種回路に適用することが可能であ
るが、特にアナログ−デジタル変換器またはデジタル−
アナログ変換器において、容量の比率を用いてアナログ
信号を高精度に比較するために用いられることがある。
を行う回路であれば各種回路に適用することが可能であ
るが、特にアナログ−デジタル変換器またはデジタル−
アナログ変換器において、容量の比率を用いてアナログ
信号を高精度に比較するために用いられることがある。
【０００３】これらデジタル可変容量回路は、単一容量
アレイまたは２進重み付け容量アレイと呼ばれるもの
で、特に容量の相対比率に高精度が必要となる。つま
り、単一容量アレイであれば、各容量が十分に等しい値
になっていることが重要であり、また２進重み付け容量
アレイであれば上位の容量素子は下位の容量素子の正確
に２倍であることが重要となる。
アレイまたは２進重み付け容量アレイと呼ばれるもの
で、特に容量の相対比率に高精度が必要となる。つま
り、単一容量アレイであれば、各容量が十分に等しい値
になっていることが重要であり、また２進重み付け容量
アレイであれば上位の容量素子は下位の容量素子の正確
に２倍であることが重要となる。
【０００４】２進重み付けアレイは単一容量アレイに比
べてスイッチ数が少なくてすむという利点がある。ま
た、これら単一容量アレイおよび２進重み付けアレイを
デジタル可変容量回路として用いると、入力デジタルコ
ードに対して容量値が直線的に変化するようなデジタル
可変容量回路となる。
べてスイッチ数が少なくてすむという利点がある。ま
た、これら単一容量アレイおよび２進重み付けアレイを
デジタル可変容量回路として用いると、入力デジタルコ
ードに対して容量値が直線的に変化するようなデジタル
可変容量回路となる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来こ
のような場合は、容量の相対比率に高精度が要求される
ため、同一形状および同一構造の単位容量素子を用いて
各容量を形成し、またウェハー面内での傾斜的な製造誤
差を打ち消すために、角度を変えて配置した複数の単位
容量素子を用いるなど、レイアウトを行う上での工夫が
必須である。これにより面積増加およびレイアウトが複
雑になるという欠点が生じる。
のような場合は、容量の相対比率に高精度が要求される
ため、同一形状および同一構造の単位容量素子を用いて
各容量を形成し、またウェハー面内での傾斜的な製造誤
差を打ち消すために、角度を変えて配置した複数の単位
容量素子を用いるなど、レイアウトを行う上での工夫が
必須である。これにより面積増加およびレイアウトが複
雑になるという欠点が生じる。
【０００６】本発明の目的は、容量素子の相対精度およ
び絶対精度が十分高精度でない場合、すなわち容量素子
を異なる材料、形状、構造などで構成し、素子の製造ば
らつき等が大きい場合においても、全体的なデジタル可
変容量の分解能を劣化させることがないようにし、高精
度で面積が小さくレイアウト工夫が不要なデジタル可変
容量回路を提供することにある。
び絶対精度が十分高精度でない場合、すなわち容量素子
を異なる材料、形状、構造などで構成し、素子の製造ば
らつき等が大きい場合においても、全体的なデジタル可
変容量の分解能を劣化させることがないようにし、高精
度で面積が小さくレイアウト工夫が不要なデジタル可変
容量回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、２進化
重み付けされた容量値Ｃｂn（ｎは整数）を有するｎ個
の容量手段と、それぞれ前記各容量手段に接続され、前
記各容量手段の接続を切り替えるためのｎ個のスイッチ
Ｓnと、前記各ｎ個のスイッチＳn（ｎは整数）に接続さ
れ、該各スイッチＳnを制御するための制御手段を有
し、前記容量値の重みの値Ｃｂn／Ｃｂn-1が２より小さ
く１より大きいことを特徴とするデジタル可変容量回路
が得られる。
重み付けされた容量値Ｃｂn（ｎは整数）を有するｎ個
の容量手段と、それぞれ前記各容量手段に接続され、前
記各容量手段の接続を切り替えるためのｎ個のスイッチ
Ｓnと、前記各ｎ個のスイッチＳn（ｎは整数）に接続さ
れ、該各スイッチＳnを制御するための制御手段を有
し、前記容量値の重みの値Ｃｂn／Ｃｂn-1が２より小さ
く１より大きいことを特徴とするデジタル可変容量回路
が得られる。
【０００８】さらに、本発明によれば、Ｃｏを必要とさ
れる分解能すなわち容量値の許容可変ステップ量とし、
ｅｎをｎ番目の容量値の製造ばらつき等による誤差を示
すものとし、前記容量値Ｃｂｎは、ｎが１のときには以
下の数式（１）を、 Ｃｂ1≦Ｃｏ／（１＋ｅ1）…（１） ｎが２以上のときには以下の数式（２）をＣｂ ｎ ≦２（Ｃｂ ｎ−１ ）／（１＋ｅ ｎ ）…（２） 満たすように決定されることを特徴とするデジタル可変
容量回路が得られる。
れる分解能すなわち容量値の許容可変ステップ量とし、
ｅｎをｎ番目の容量値の製造ばらつき等による誤差を示
すものとし、前記容量値Ｃｂｎは、ｎが１のときには以
下の数式（１）を、 Ｃｂ1≦Ｃｏ／（１＋ｅ1）…（１） ｎが２以上のときには以下の数式（２）をＣｂ ｎ ≦２（Ｃｂ ｎ−１ ）／（１＋ｅ ｎ ）…（２） 満たすように決定されることを特徴とするデジタル可変
容量回路が得られる。
【０００９】さらに、本発明によれば、前記容量値Ｃｂ
nは製造ばらつき等により（１±ｅn）×Ｃｂnにばらつ
くことを意味し、ｅnの値は１未満であることを特徴と
するデジタル可変容量回路が得られる。
nは製造ばらつき等により（１±ｅn）×Ｃｂnにばらつ
くことを意味し、ｅnの値は１未満であることを特徴と
するデジタル可変容量回路が得られる。
【００１０】さらに、本発明によれば、前記各容量手段
は容量素子であり、容量値が大である上位の容量値をＭ
ＯＳで構成し、中間の容量をポリ容量で構成し、下位の
容量値をメタル（配線）容量で構成することを特徴とす
るデジタル可変容量回路が得られる。
は容量素子であり、容量値が大である上位の容量値をＭ
ＯＳで構成し、中間の容量をポリ容量で構成し、下位の
容量値をメタル（配線）容量で構成することを特徴とす
るデジタル可変容量回路が得られる。
【００１１】さらに、本発明によれば、前記メタル（配
線）容量で多層配線プロセスを用いている場合において
は、容量の両電極となる配線層の選び方によって配線層
間の膜厚が異なり単位容量が異なる事を利用して、例え
ば第１層と第２層からなるメタル容量を単位面積あたり
の容量値が大きな容量素子として使用し、第１層と第３
層からなるメタル容量を単位面積あたりの容量値が小さ
な容量素子として使用することを特徴とするデジタル可
変容量回路が得られる。
線）容量で多層配線プロセスを用いている場合において
は、容量の両電極となる配線層の選び方によって配線層
間の膜厚が異なり単位容量が異なる事を利用して、例え
ば第１層と第２層からなるメタル容量を単位面積あたり
の容量値が大きな容量素子として使用し、第１層と第３
層からなるメタル容量を単位面積あたりの容量値が小さ
な容量素子として使用することを特徴とするデジタル可
変容量回路が得られる。
【００１２】さらに、本発明によれば、前記容量値の分
解能及び可変量を一定にし、各容量素子の誤差が等しい
とした場合、前記数式（１）及び前記数式（２）におい
て不等号を等号で示すように、前記容量値Ｃｂnを決定
し、該容量素子の個数を最小にすることを特徴とするデ
ジタル可変容量回路が得られる。
解能及び可変量を一定にし、各容量素子の誤差が等しい
とした場合、前記数式（１）及び前記数式（２）におい
て不等号を等号で示すように、前記容量値Ｃｂnを決定
し、該容量素子の個数を最小にすることを特徴とするデ
ジタル可変容量回路が得られる。
【００１３】さらに、本発明によれば、前記ｎ個の容量
手段と前記ｎ個のスイッチＳnに反復増幅器が接続さ
れ、下位側の容量手段の一端が接地され、前記反転増幅
器のミラー効果を利用して小さい容量素子で大容量を作
ることを特徴とするデジタル可変容量回路が得られる。
手段と前記ｎ個のスイッチＳnに反復増幅器が接続さ
れ、下位側の容量手段の一端が接地され、前記反転増幅
器のミラー効果を利用して小さい容量素子で大容量を作
ることを特徴とするデジタル可変容量回路が得られる。
【００１４】
【発明の実施の形態】本発明は、スイッチを介して複数
の容量素子の接続を切換え全体の容量値を変化させるよ
うなデジタル可変容量回路に関するものであり、その各
容量素子の部分において製造ばらつき等を考慮して容量
値を重み付けすることにより製造ばらつき等による精度
劣化をなくし、かつ、面積および回路規模が最適化でき
ることを特徴としている。
の容量素子の接続を切換え全体の容量値を変化させるよ
うなデジタル可変容量回路に関するものであり、その各
容量素子の部分において製造ばらつき等を考慮して容量
値を重み付けすることにより製造ばらつき等による精度
劣化をなくし、かつ、面積および回路規模が最適化でき
ることを特徴としている。
【００１５】図１に、本発明によるデジタル可変容量回
路を示すように、重み付けされた容量値Ｃｂnに設計さ
れた容量列と、スイッチ列Ｓnと、カウンタ回路５で構
成され、本発明に従って、製造ばらつき等により容量値
Ｃｂnがばらついた場合に精度劣化することがない様に
製造ばらつき等を考慮して容量値Ｃｂnを２進未満の重
み付けで設計している。
路を示すように、重み付けされた容量値Ｃｂnに設計さ
れた容量列と、スイッチ列Ｓnと、カウンタ回路５で構
成され、本発明に従って、製造ばらつき等により容量値
Ｃｂnがばらついた場合に精度劣化することがない様に
製造ばらつき等を考慮して容量値Ｃｂnを２進未満の重
み付けで設計している。
【００１６】この２進未満の重み付けによる容量値Ｃｂ
nは、具体的には以下の数１で表される条件式を満たす
ように決定される。ここで、Ｃｏは必要とされる分解能
すなわち容量値の許容可変ステップ量であり、ｅnはｎ
番目の容量値の製造ばらつき等による誤差を示し設計
値：Ｃｂnの容量値が製造ばらつき等により（１±ｅn）
×Ｃｂnにばらつくことを意味する。ｅnの値は通常数％
であり、以下の数１で示される容量値の重みの値：Ｃｂ
n／Ｃｂn-1は２未満となる。この様に容量値を設計する
ことで、製造ばらつき等によりデジタル可変容量の分解
能がＣｏより大きくなることを防ぎ、精度劣化をなくす
ことが出来る。
nは、具体的には以下の数１で表される条件式を満たす
ように決定される。ここで、Ｃｏは必要とされる分解能
すなわち容量値の許容可変ステップ量であり、ｅnはｎ
番目の容量値の製造ばらつき等による誤差を示し設計
値：Ｃｂnの容量値が製造ばらつき等により（１±ｅn）
×Ｃｂnにばらつくことを意味する。ｅnの値は通常数％
であり、以下の数１で示される容量値の重みの値：Ｃｂ
n／Ｃｂn-1は２未満となる。この様に容量値を設計する
ことで、製造ばらつき等によりデジタル可変容量の分解
能がＣｏより大きくなることを防ぎ、精度劣化をなくす
ことが出来る。
【００１７】図１を参照すると、本発明の一実施例とし
てのデジタル可変容量回路が示されている。本デジタル
可変容量回路は、容量値：Ｃｂnのｎ個の容量素子と、
各容量素子の接続を切換えるためのスイッチ列：Ｓ
nと、各スイッチを制御するための例えばバイナリカウ
ンタなどによる制御回路：ＢＣで構成される。この回路
において、製造ばらつき等により容量値：Ｃｂnがばら
ついた場合に精度劣化することがない様に製造ばらつき
等を考慮して容量値：Ｃｂnを２進未満の重み付けで設
計している。具体的には、以下の数１に示す条件式を満
たすようにＣｂnを設計している。
てのデジタル可変容量回路が示されている。本デジタル
可変容量回路は、容量値：Ｃｂnのｎ個の容量素子と、
各容量素子の接続を切換えるためのスイッチ列：Ｓ
nと、各スイッチを制御するための例えばバイナリカウ
ンタなどによる制御回路：ＢＣで構成される。この回路
において、製造ばらつき等により容量値：Ｃｂnがばら
ついた場合に精度劣化することがない様に製造ばらつき
等を考慮して容量値：Ｃｂnを２進未満の重み付けで設
計している。具体的には、以下の数１に示す条件式を満
たすようにＣｂnを設計している。
【００１８】
【数１】 ここで、Ｃｏは必要とされる分解能すなわちデジタル可
変容量回路の許容可変ステップ量であり、ｅnはｎ番目
の容量値の製造ばらつき等による誤差を示しており設計
値：Ｃｂnの容量値が製造ばらつき等により（１±ｅn）
×Ｃｂnにばらつくことを意味する。ｅnの値は通常、数
％であり、前記数１で示される容量値の重みの値：Ｃｂ
n／Ｃｂn-1は、２未満となる。この様に容量値を設計す
ることで、製造ばらつき等によりデジタル可変容量の分
解能がＣｏより大きくなることを防ぎ、精度劣化をなく
すことが出来る。なお、端子：０１、０２間の容量値す
なわちデジタル可変容量回路の容量値可変範囲は、最小
値が０で最大値がＣｂnの全合計値となる。
変容量回路の許容可変ステップ量であり、ｅnはｎ番目
の容量値の製造ばらつき等による誤差を示しており設計
値：Ｃｂnの容量値が製造ばらつき等により（１±ｅn）
×Ｃｂnにばらつくことを意味する。ｅnの値は通常、数
％であり、前記数１で示される容量値の重みの値：Ｃｂ
n／Ｃｂn-1は、２未満となる。この様に容量値を設計す
ることで、製造ばらつき等によりデジタル可変容量の分
解能がＣｏより大きくなることを防ぎ、精度劣化をなく
すことが出来る。なお、端子：０１、０２間の容量値す
なわちデジタル可変容量回路の容量値可変範囲は、最小
値が０で最大値がＣｂnの全合計値となる。
【００１９】以下、前記数１に示される関係式の導出過
程を詳細に説明する。ｎ番目の容量の設計値をＣｂnと
しそのばらつきを±ｅnとすると、ｎ番目の容量値：Ｃ
ｂnのばらつきによる最大値：Ｃａnおよび最小値：Ｃｃ
nは以下の数２に示される数式で与えられる。
程を詳細に説明する。ｎ番目の容量の設計値をＣｂnと
しそのばらつきを±ｅnとすると、ｎ番目の容量値：Ｃ
ｂnのばらつきによる最大値：Ｃａnおよび最小値：Ｃｃ
nは以下の数２に示される数式で与えられる。
【００２０】
【数２】 デジタル可変容量をゼロから順次大きくしていく場合を
考えると、ゼロの次は最下位すなわちｎ＝１番目のスイ
ッチ：Ｓ1がオンし容量値：Ｃｂ1に切換わる。この時、
分解能すなわち可変ステップ量は、ばらつきがなければ
Ｃｂ1−０＝Ｃｂ1であるが、ばらつきを考慮すると最大
でＣａ1−０＝Ｃａ1となる。この値がデジタル可変容量
回路の許容可変ステップ量：Ｃｏ以下であることが必要
となる。すなわち、以下の数３に示す数式を満たすよう
にＣａ1またはＣｂ1を設定すればよいことになる。
考えると、ゼロの次は最下位すなわちｎ＝１番目のスイ
ッチ：Ｓ1がオンし容量値：Ｃｂ1に切換わる。この時、
分解能すなわち可変ステップ量は、ばらつきがなければ
Ｃｂ1−０＝Ｃｂ1であるが、ばらつきを考慮すると最大
でＣａ1−０＝Ｃａ1となる。この値がデジタル可変容量
回路の許容可変ステップ量：Ｃｏ以下であることが必要
となる。すなわち、以下の数３に示す数式を満たすよう
にＣａ1またはＣｂ1を設定すればよいことになる。
【００２１】
【数３】 次にカウンタが１増加しｎ＝１番目のスイッチ：Ｓ1が
オフ、ｎ＝２番目のスイッチ：Ｓ2がオンした場合は、
容量値がＣｂ1からＣｂ2に切換わる。この時の可変ステ
ップ量の最大値はＣｂ1が最小にばらつきＣｂ2が最大に
ばらついた場合であり、これがＣｏ以下であることが必
要となる。この条件式を以下の数４に示す。
オフ、ｎ＝２番目のスイッチ：Ｓ2がオンした場合は、
容量値がＣｂ1からＣｂ2に切換わる。この時の可変ステ
ップ量の最大値はＣｂ1が最小にばらつきＣｂ2が最大に
ばらついた場合であり、これがＣｏ以下であることが必
要となる。この条件式を以下の数４に示す。
【００２２】
【数４】 ここで前記数３を前記数４の右辺に代入すると、Ｃａ2
の十分条件として、以下の数５に示す条件式が得られ
る。
の十分条件として、以下の数５に示す条件式が得られ
る。
【００２３】
【数５】 更にカウンタが１増加した場合はＳ1がオンするだけで
ありこの場合の条件は前記数３と同じになる。その次に
カウンタが１増加すると、Ｓ1、Ｓ2がオンの状態からＳ
1、Ｓ2がオフし、Ｓ3がオンするので、可変ステップ量
の最大値は、Ｃａ3−（Ｃｃ2＋Ｃｃ1）となる。従っ
て、以下の数６に示す条件式となることが必要となる。
ありこの場合の条件は前記数３と同じになる。その次に
カウンタが１増加すると、Ｓ1、Ｓ2がオンの状態からＳ
1、Ｓ2がオフし、Ｓ3がオンするので、可変ステップ量
の最大値は、Ｃａ3−（Ｃｃ2＋Ｃｃ1）となる。従っ
て、以下の数６に示す条件式となることが必要となる。
【００２４】
【数６】 ここでも同様に前記数６に前記数３を代入して、以下の
数７で示されるＣａ3の十分条件である条件式が得られ
る。
数７で示されるＣａ3の十分条件である条件式が得られ
る。
【００２５】
【数７】 さらに前記数７に前記数５を代入して、以下の数８が得
られる。
られる。
【００２６】
【数８】 Ｃａ4に関しても前記数６と同様に、以下の数９に示す
条件式が得られる。
条件式が得られる。
【００２７】
【数９】 前記数９に前記数３、前記数５、及び前記数８を代入し
て、以下の数１０で示されるＣａ4の十分条件である条
件式が得られる。
て、以下の数１０で示されるＣａ4の十分条件である条
件式が得られる。
【００２８】
【数１０】 この繰り返しにより、以下の数１１に示される条件式が
導出される。
導出される。
【００２９】
【数１１】 前記数１１に前記数２を代入してまとめると、以下の数
１２に示す条件式が得られる。
１２に示す条件式が得られる。
【００３０】
【数１２】 このように前記数３と前記数１２より、前記数１が得ら
れる。前記デジタル可変容量回路において、容量値の分
解能が小さく、容量値の可変量が大きく、容量素子の個
数ｋが少ないことが要求される。容量値の分解能および
可変量を一定にした場合、容量素子の個数ｋを最小すな
わち最適にするには、前記数１において不等号を等号で
示されるように設計する。
れる。前記デジタル可変容量回路において、容量値の分
解能が小さく、容量値の可変量が大きく、容量素子の個
数ｋが少ないことが要求される。容量値の分解能および
可変量を一定にした場合、容量素子の個数ｋを最小すな
わち最適にするには、前記数１において不等号を等号で
示されるように設計する。
【００３１】具体例として、分解能：Ｃｏ＝５［ｆ
Ｆ］、可変量：Ｃｔ＝１００［ｆＦ］すなわち可変範囲
が０〜１００［ｆＦ］であるとし、各容量素子の誤差：
ｅnは等しくｅ＝２５％であるとする。各容量素子の誤
差が等しいのでＣｂnは等比数列となり、初項：ａ＝Ｃ
ｂ1＝Ｃｏ／（１＋ｅ）、公比：ｒ＝２／（１＋ｅ）と
すると、以下の数１３に示される関係式が得られる。
Ｆ］、可変量：Ｃｔ＝１００［ｆＦ］すなわち可変範囲
が０〜１００［ｆＦ］であるとし、各容量素子の誤差：
ｅnは等しくｅ＝２５％であるとする。各容量素子の誤
差が等しいのでＣｂnは等比数列となり、初項：ａ＝Ｃ
ｂ1＝Ｃｏ／（１＋ｅ）、公比：ｒ＝２／（１＋ｅ）と
すると、以下の数１３に示される関係式が得られる。
【００３２】
【数１３】 これにＣｏ＝５［ｆＦ］、Ｃｔ＝１００［ｆＦ］、ｅ＝
２５％を代入すると、容量素子の個数ｋは、以下の数１
４に示されるように５．８９９以上となる。
２５％を代入すると、容量素子の個数ｋは、以下の数１
４に示されるように５．８９９以上となる。
【００３３】
【数１４】 従って、６個の容量素子を用いて前記分解能および可変
量のデジタル可変容量回路を作ることができる。この場
合の各容量素子の容量値を以下の表１に示す。
量のデジタル可変容量回路を作ることができる。この場
合の各容量素子の容量値を以下の表１に示す。
【００３４】
【表１】 図２は前記具体例、すなわち前記表１で設計したデジタ
ル可変容量回路の特性を示したグラフであり、図１にお
いてスイッチＳnに入力されるバイナリコードの値を横
軸にとり、図１において端子１、端子２から見た容量値
を縦軸にとって表示している。誤差を考慮しているので
重み付けの値が２より小さくなっており、バイナリコー
ドに対する容量値の特性は単純増加ではなくオーバーラ
ップするように増加しているのが特徴である。
ル可変容量回路の特性を示したグラフであり、図１にお
いてスイッチＳnに入力されるバイナリコードの値を横
軸にとり、図１において端子１、端子２から見た容量値
を縦軸にとって表示している。誤差を考慮しているので
重み付けの値が２より小さくなっており、バイナリコー
ドに対する容量値の特性は単純増加ではなくオーバーラ
ップするように増加しているのが特徴である。
【００３５】図３は本発明における前記具体例での分解
能を示したグラフであり、横軸に図１におけるスイッチ
Ｓnに入力されるバイナリコードの値を示し、縦軸に分
解能すなわち可変ステップ量を示してある。各容量素子
が誤差を持たない場合も、２５％以内の誤差を持つ場合
も分解能は５［ｆＦ］以下となっており、精度の劣化が
生じないことをグラフで示してある。
能を示したグラフであり、横軸に図１におけるスイッチ
Ｓnに入力されるバイナリコードの値を示し、縦軸に分
解能すなわち可変ステップ量を示してある。各容量素子
が誤差を持たない場合も、２５％以内の誤差を持つ場合
も分解能は５［ｆＦ］以下となっており、精度の劣化が
生じないことをグラフで示してある。
【００３６】なお、図１に示す本実施の形態における各
容量素子は同一構造である必要はなく、例えば容量値の
大きい素子には単位面積当たりの容量値が大きな容量素
子例えばＭＯＳ容量を用い、小さい容量素子には単位面
積当たりの容量値が小さな容量素子例えば多層配線にお
ける１層目と３層目の配線容量を用いるなどすることが
可能である。
容量素子は同一構造である必要はなく、例えば容量値の
大きい素子には単位面積当たりの容量値が大きな容量素
子例えばＭＯＳ容量を用い、小さい容量素子には単位面
積当たりの容量値が小さな容量素子例えば多層配線にお
ける１層目と３層目の配線容量を用いるなどすることが
可能である。
【００３７】本発明の他の実施の形態として、その基本
的構成は上記の通りであるが、各容量素子のうち容量値
の大きな素子についてさらに工夫している。図４におい
て、図１の構成と異なる点は、反転増幅器１０を用いて
大きな容量値Ｃｂk，Ｃｂk-1，Ｃｂk-2を形成している
点と、Ｃｂ1〜Ｃｂk-3の下位側の容量素子の一端が接地
されるように接続されている点である。一般的に増幅
率：−Ａの反転増幅器の入出力間に容量値Ｃ１の容量を
接続した場合、入力側から見ると接地電位との間に約Ａ
×Ｃ１の容量が付加したのと等価である。従って、反転
増幅器１０を用いることで、１／Ａ倍の容量値つまり１
／Ａ倍の面積の容量素子でそのＡ倍の容量値を形成する
ことができる。要求される容量値が大きいほど、増幅
器：Ａ１の面積よりも容量素子が（１／Ａ）倍になるこ
とで削減される面積の方が大きいので、面積を削減でき
るという効果がある。
的構成は上記の通りであるが、各容量素子のうち容量値
の大きな素子についてさらに工夫している。図４におい
て、図１の構成と異なる点は、反転増幅器１０を用いて
大きな容量値Ｃｂk，Ｃｂk-1，Ｃｂk-2を形成している
点と、Ｃｂ1〜Ｃｂk-3の下位側の容量素子の一端が接地
されるように接続されている点である。一般的に増幅
率：−Ａの反転増幅器の入出力間に容量値Ｃ１の容量を
接続した場合、入力側から見ると接地電位との間に約Ａ
×Ｃ１の容量が付加したのと等価である。従って、反転
増幅器１０を用いることで、１／Ａ倍の容量値つまり１
／Ａ倍の面積の容量素子でそのＡ倍の容量値を形成する
ことができる。要求される容量値が大きいほど、増幅
器：Ａ１の面積よりも容量素子が（１／Ａ）倍になるこ
とで削減される面積の方が大きいので、面積を削減でき
るという効果がある。
【００３８】反転増幅器１０を用いた場合、誤差ｅnに
は容量素子の誤差の他に、反転増幅器１０の増幅率の誤
差等を含める必要があり、これら全体の誤差を考慮して
容量値を重み付けすることで、デジタル可変容量回路の
分解能の劣化を防ぐことが出来る。
は容量素子の誤差の他に、反転増幅器１０の増幅率の誤
差等を含める必要があり、これら全体の誤差を考慮して
容量値を重み付けすることで、デジタル可変容量回路の
分解能の劣化を防ぐことが出来る。
【００３９】
【発明の効果】本発明によれば、各容量素子の部分にお
いて製造ばらつき等を考慮して容量値を重み付けしてい
るため製造ばらつき等により各容量素子が誤差を持った
場合でも分解能、すなわち可変ステップ量が許容値を超
えて大きくならない。従って、製造ばらつき等がある場
合でも精度劣化をなくすことができる。
いて製造ばらつき等を考慮して容量値を重み付けしてい
るため製造ばらつき等により各容量素子が誤差を持った
場合でも分解能、すなわち可変ステップ量が許容値を超
えて大きくならない。従って、製造ばらつき等がある場
合でも精度劣化をなくすことができる。
【００４０】また、本発明によれば、各容量素子の相対
比率に誤差が生じても重み付けの値を変えることで分解
能劣化を防ぐことができるため、相対比率を高精度に保
つための工夫、例えば、全ての容量素子を同一形状の単
位容量素子を用いて形成したり、傾斜誤差を無くすため
に素子の角度を変えて配置するなどの工夫を行う必要が
なくなり、レイアウトが簡便になり、面積を小さくする
ことができる。
比率に誤差が生じても重み付けの値を変えることで分解
能劣化を防ぐことができるため、相対比率を高精度に保
つための工夫、例えば、全ての容量素子を同一形状の単
位容量素子を用いて形成したり、傾斜誤差を無くすため
に素子の角度を変えて配置するなどの工夫を行う必要が
なくなり、レイアウトが簡便になり、面積を小さくする
ことができる。
【００４１】又、本発明によれば、分解能と可変量およ
び各容量素子の個数と誤差を定式化することにより、デ
ジタル可変容量回路の回路規模および面積を最適化する
ことができる。
び各容量素子の個数と誤差を定式化することにより、デ
ジタル可変容量回路の回路規模および面積を最適化する
ことができる。
【図１】本発明のデジタル可変容量回路の一実施の形態
を示した図である。
を示した図である。
【図２】本発明のデジタル可変容量回路の特性を示した
グラフである。
グラフである。
【図３】本発明における分解能を示したグラフである。
【図４】本発明のデジタル可変容量回路の他の実施の形
態を示した図である。
態を示した図である。
１，２，３ 端子 ５ バイナリカウンタ回路 １０ 反転増幅器
Claims (7)
- 【請求項１】 ２進化重み付けされた容量値Ｃｂｎ（ｎ
は整数）を有するｎ個の容量手段と、それぞれ前記各容
量手段に接続され、前記各容量手段の接続を切り替える
ためのｎ個のスイッチＳｎと、前記各ｎ個のスイッチＳ
ｎ（ｎは整数）に接続され、該各スイッチＳｎを制御す
るための制御手段を有し、前記容量値の重みの値Ｃｂｎ
／Ｃｂｎ−１が２より小さく１より大きいことを特徴と
するデジタル可変容量回路。 - 【請求項２】 Ｃｏを必要とされる分解能すなわち容量
値の許容可変ステップ量とし、ｅｎをｎ番目の容量値の
製造ばらつき等による誤差を示すものとし、前記容量値
Ｃｂｎは、ｎが１のときには以下の数式（１）を、 Ｃｂ1≦Ｃｏ／（１＋ｅ1）…（１） ｎが２以上のときには以下の数式（２）をＣｂ ｎ ≦２（Ｃｂ ｎ−１ ）／（１＋ｅ ｎ ）…（２） 満たすように決定されることを特徴とする請求項1記載
のデジタル可変容量回路。 - 【請求項３】 前記容量値Ｃｂｎは製造ばらつき等によ
り（１±ｅｎ）×Ｃｂｎにばらつくことを意味し、ｅｎ
の値は１未満であることを特徴とする請求項２記載のデ
ジタル可変容量回路。 - 【請求項４】 前記各容量手段は容量素子であり、容量
値が大である上位の容量値を単位面積あたりの容量値が
大であるＭＯＳトランジスタのゲート容量で構成し、中
間の容量をポリ容量で構成し、容量値が小である下位の
容量値を単位面積あたりの容量値が小であるメタル（配
線）容量で構成することを特徴とする請求項３記載のデ
ジタル可変容量回路。 - 【請求項５】 前記メタル（配線）容量で多層配線プロ
セスを用いている場合においては、容量の両電極となる
配線層の選び方によって配線層間の膜厚が異なり単位容
量が異なる事を利用して、例えば第１層と第２層からな
るメタル容量を単位面積あたりの容量値が大きな容量素
子として使用し、第１層と第３層からなるメタル容量を
単位面積あたりの容量値が小さな容量素子として使用す
ることを特徴とする、請求項４記載のデジタル可変容量
回路。 - 【請求項６】 前記容量値の分解能及び可変量を一定に
し、各容量素子の誤差が等しいとした場合、前記数式
（１）及び前記数式（２）において不等号を等号で示す
ように、前記容量値Ｃｂｎを決定し、該容量素子の個数
を最小にすることを特徴とする請求項２記載のデジタル
可変容量回路。 - 【請求項７】 前記ｎ個の容量手段と前記ｎ個のスイッ
チＳｎに反復増幅器が接続され、下位側の容量手段の一
端が接地され、前記反転増幅器のミラー効果を利用して
小さい容量素子で大容量を作ることを特徴とする請求項
１記載のデジタル可変容量回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32036798A JP3152301B2 (ja) | 1998-11-11 | 1998-11-11 | デジタル可変容量回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32036798A JP3152301B2 (ja) | 1998-11-11 | 1998-11-11 | デジタル可変容量回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150779A JP2000150779A (ja) | 2000-05-30 |
| JP3152301B2 true JP3152301B2 (ja) | 2001-04-03 |
Family
ID=18120695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32036798A Expired - Fee Related JP3152301B2 (ja) | 1998-11-11 | 1998-11-11 | デジタル可変容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152301B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057285A (ja) * | 2000-08-10 | 2002-02-22 | Sony Corp | 半導体集積回路装置 |
| US9143172B2 (en) | 2009-06-03 | 2015-09-22 | Qualcomm Incorporated | Tunable matching circuits for power amplifiers |
| US8963611B2 (en) | 2009-06-19 | 2015-02-24 | Qualcomm Incorporated | Power and impedance measurement circuits for a wireless communication device |
| US8072272B2 (en) | 2009-08-19 | 2011-12-06 | Qualcomm, Incorporated | Digital tunable inter-stage matching circuit |
| US9559639B2 (en) | 2009-08-19 | 2017-01-31 | Qualcomm Incorporated | Protection circuit for power amplifier |
| JP5527251B2 (ja) | 2011-02-24 | 2014-06-18 | 富士通セミコンダクター株式会社 | 可変容量回路 |
-
1998
- 1998-11-11 JP JP32036798A patent/JP3152301B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150779A (ja) | 2000-05-30 |
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