JP3133486B2 - 多段加重型コンデンサａ／ｄ変換器に於いて容量の整合性を高める装置と方法 - Google Patents
多段加重型コンデンサａ／ｄ変換器に於いて容量の整合性を高める装置と方法Info
- Publication number
- JP3133486B2 JP3133486B2 JP04154963A JP15496392A JP3133486B2 JP 3133486 B2 JP3133486 B2 JP 3133486B2 JP 04154963 A JP04154963 A JP 04154963A JP 15496392 A JP15496392 A JP 15496392A JP 3133486 B2 JP3133486 B2 JP 3133486B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- shield
- coupling
- converter
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0827—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of electromagnetic or electrostatic field noise, e.g. preventing crosstalk by shielding or optical isolation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
- H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、集積回路の
分野に関する。更に詳しくは、本発明は、多段加重型コ
ンデンサＡ／Ｄ変換器に於いて容量の整合性を高める装
置と方法に関する。
分野に関する。更に詳しくは、本発明は、多段加重型コ
ンデンサＡ／Ｄ変換器に於いて容量の整合性を高める装
置と方法に関する。
【０００２】
【従来の技術】集積回路の分野では、アナログからデジ
タルへの変換（Ａ／Ｄ変換）とデジタルからアナログへ
の変換（Ｄ／Ａ）を行うために２進法によって加重した
コンデンサ・アレイを使用することが知られている。高
性能のアナログ回路及びデジタル回路の両方で必要とさ
れるこのような変換を行う従来技術は、１個の集積回路
に経済的に内臓することができない。このようなコンデ
ンサ・アレイによる変換回路は、「ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ」、Ｖｏｌ．ＳＣ−１０、Ｎｏ．６、１９７５年１
２月に掲載されているＪ．Ｌ． ＭｃＣｒｅａｒｙと
Ｐ．Ｒ．Ｇｒａｙによる論文「Ａ１１−ＭＯＳ Ｃｈａ
ｒｇｅ Ｒｅｄｉｓｔｉｂｕｔｉｏｎ Ａｎａｌｏｇ−
ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃ
ｈｎｉｑｕｅｓ−Ｐａｒｔ Ｉ」に詳細に記載され、こ
の論文はここに参考として含まれている。
タルへの変換（Ａ／Ｄ変換）とデジタルからアナログへ
の変換（Ｄ／Ａ）を行うために２進法によって加重した
コンデンサ・アレイを使用することが知られている。高
性能のアナログ回路及びデジタル回路の両方で必要とさ
れるこのような変換を行う従来技術は、１個の集積回路
に経済的に内臓することができない。このようなコンデ
ンサ・アレイによる変換回路は、「ＩＥＥＥ Ｊｏｕｒ
ｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉ
ｔｓ」、Ｖｏｌ．ＳＣ−１０、Ｎｏ．６、１９７５年１
２月に掲載されているＪ．Ｌ． ＭｃＣｒｅａｒｙと
Ｐ．Ｒ．Ｇｒａｙによる論文「Ａ１１−ＭＯＳ Ｃｈａ
ｒｇｅ Ｒｅｄｉｓｔｉｂｕｔｉｏｎ Ａｎａｌｏｇ−
ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃ
ｈｎｉｑｕｅｓ−Ｐａｒｔ Ｉ」に詳細に記載され、こ
の論文はここに参考として含まれている。
【０００３】その後、新しく開発された変換機構は、図
１に示すように、２段加重型コンデンサ・ネットワーク
１０によって構成される。この２段ネットワーク１０
は、最上位ビット（ＭＳＢ）段１２と最下位ビット（Ｌ
ＳＢ）段１３を有する。各々の段１２と１３は、それぞ
れ所定数のコンデンサ１４〜１８と２０〜２５を有す
る。コンデンサ１４〜１８と２０〜２５は２進法によっ
て加重されている。即ち、もしコンデンサ２０、２１及
び１４の容量がＣであれば、コンデンサ２２と１５の容
量は２Ｃ（即ち２1 ＊Ｃ）であり、コンデンサ２３と１
６の容量は４Ｃ（即ち２2 ＊Ｃ）であり、コンデンサ２
４と１７の容量は８Ｃ（即ち２3 ＊Ｃ）であり、コンデ
ンサ２５と１８の容量は１６Ｃ（即ち２4 ＊Ｃ）であ
る。２つの段１２と１３は結合コンデンサ２７によって
接続され、その値は（３２／３１）＊Ｃに等しい。比較
器２８は反転構成でＭＳＢネットワーク１２に接続され
ている。一般的に複数のスイッチによって構成される切
り換えマトリックス２９によって、コンデンサ１４〜１
８と２０〜２５が入力電圧ＶINと基準電圧ＶREF+とＶ
REF-に交互に接続される。反転信号が、比較器２８の出
力３２によって与えられる。２段コンデンサ・ネットワ
ークは、「ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ」、Ｖｏｌ．ＳＣ−
１４、Ｎｏ．４、１９７９年８月に掲載されているＹ．
Ｓ．Ｔｅｅ、Ｌ．Ｍ．Ｔｅｒｍａｎ、及びＬ．Ｇ．Ｈｅ
ｌｌｅｒによる論文「Ａ Ｔｗｏ−Ｓｔａｇｅ Ｗｅｉ
ｇｈｔｅｄ Ｃａｐａｃｉｔｏｒ Ｎｅｔｗｏｒｋ ｆ
ｏｒ Ｄ／Ａ−Ａ／Ｄ Ｃｏｎｖｅｒｓｉｏｎ」に詳細
に記載され、この論文はここに参考として含まれてい
る。
１に示すように、２段加重型コンデンサ・ネットワーク
１０によって構成される。この２段ネットワーク１０
は、最上位ビット（ＭＳＢ）段１２と最下位ビット（Ｌ
ＳＢ）段１３を有する。各々の段１２と１３は、それぞ
れ所定数のコンデンサ１４〜１８と２０〜２５を有す
る。コンデンサ１４〜１８と２０〜２５は２進法によっ
て加重されている。即ち、もしコンデンサ２０、２１及
び１４の容量がＣであれば、コンデンサ２２と１５の容
量は２Ｃ（即ち２1 ＊Ｃ）であり、コンデンサ２３と１
６の容量は４Ｃ（即ち２2 ＊Ｃ）であり、コンデンサ２
４と１７の容量は８Ｃ（即ち２3 ＊Ｃ）であり、コンデ
ンサ２５と１８の容量は１６Ｃ（即ち２4 ＊Ｃ）であ
る。２つの段１２と１３は結合コンデンサ２７によって
接続され、その値は（３２／３１）＊Ｃに等しい。比較
器２８は反転構成でＭＳＢネットワーク１２に接続され
ている。一般的に複数のスイッチによって構成される切
り換えマトリックス２９によって、コンデンサ１４〜１
８と２０〜２５が入力電圧ＶINと基準電圧ＶREF+とＶ
REF-に交互に接続される。反転信号が、比較器２８の出
力３２によって与えられる。２段コンデンサ・ネットワ
ークは、「ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ」、Ｖｏｌ．ＳＣ−
１４、Ｎｏ．４、１９７９年８月に掲載されているＹ．
Ｓ．Ｔｅｅ、Ｌ．Ｍ．Ｔｅｒｍａｎ、及びＬ．Ｇ．Ｈｅ
ｌｌｅｒによる論文「Ａ Ｔｗｏ−Ｓｔａｇｅ Ｗｅｉ
ｇｈｔｅｄ Ｃａｐａｃｉｔｏｒ Ｎｅｔｗｏｒｋ ｆ
ｏｒ Ｄ／Ａ−Ａ／Ｄ Ｃｏｎｖｅｒｓｉｏｎ」に詳細
に記載され、この論文はここに参考として含まれてい
る。
【０００４】
【発明が解決しようとする課題】この２段のコンデンサ
・ネットワーク１０は、より好ましい構成であるが、そ
の理由は、これが単一のアレイによる構成よりもより狭
い範囲のコンデンサの値しか必要とせず、従って、より
狭いダイ（ｄｉｅ）領域しか必要としないからである。
しかし、この２段Ａ／Ｄ変換器には、なお周知の現像、
フリンジ効果（ｆｒｉｎｇｉｎｇ ｅｆｆｅｃｔ）の問
題があり、これによって、Ａ／Ｄ変換器が実質的に不正
確になる。フリンジ効果は、それ自身の下部プレート以
外に他のコンデンサの下部プレートと結合されたアレイ
１４〜１８と２０〜２５内のコンデンサの上部プレート
の電界によって引き起こされる。フリンジ効果は、また
この上部プレートのネットワーク構造内の他の電位との
結合によっても引き起こされる可能性がある。このフリ
ンジ効果は、これ以外にも、結合コンデンサ内の電位が
ネットワーク内の他の電位と結合されることによっても
発生する。フリンジ効果の最終的な結果として、コンデ
ンサ１４〜１８と２０〜２５及び結合コンデンサ２７の
容量に不整合が発生し、これによって、変換器１０の２
進法による加重要件がくるってしまう。
・ネットワーク１０は、より好ましい構成であるが、そ
の理由は、これが単一のアレイによる構成よりもより狭
い範囲のコンデンサの値しか必要とせず、従って、より
狭いダイ（ｄｉｅ）領域しか必要としないからである。
しかし、この２段Ａ／Ｄ変換器には、なお周知の現像、
フリンジ効果（ｆｒｉｎｇｉｎｇ ｅｆｆｅｃｔ）の問
題があり、これによって、Ａ／Ｄ変換器が実質的に不正
確になる。フリンジ効果は、それ自身の下部プレート以
外に他のコンデンサの下部プレートと結合されたアレイ
１４〜１８と２０〜２５内のコンデンサの上部プレート
の電界によって引き起こされる。フリンジ効果は、また
この上部プレートのネットワーク構造内の他の電位との
結合によっても引き起こされる可能性がある。このフリ
ンジ効果は、これ以外にも、結合コンデンサ内の電位が
ネットワーク内の他の電位と結合されることによっても
発生する。フリンジ効果の最終的な結果として、コンデ
ンサ１４〜１８と２０〜２５及び結合コンデンサ２７の
容量に不整合が発生し、これによって、変換器１０の２
進法による加重要件がくるってしまう。
【０００５】フリンジ効果によって引き起こされる不正
確性を解決する周知の方法には、サンドイッチ・コンデ
ンサ構造を使用すること、または導電性のシールドを付
加することが含まれる。前者の方法では、結合コンデン
サ２７を含む各コンデンサ１４〜１８、２０〜２５をサ
ンドイッチ・コンデンサとして実行する。この結果、フ
リンジ効果は大幅に削減されるが、このサンドイッチ構
造によって、コンデンサ間に別の不整合が発生する。こ
の別の不整合は、各コンデンサの金属サンドイッチ層と
最上部のプレートの間の酸化物層の不均一によって発生
される。酸化物層の不均一性は、これの形成を綿密に監
視することができないので、一般的に発生するものであ
る。
確性を解決する周知の方法には、サンドイッチ・コンデ
ンサ構造を使用すること、または導電性のシールドを付
加することが含まれる。前者の方法では、結合コンデン
サ２７を含む各コンデンサ１４〜１８、２０〜２５をサ
ンドイッチ・コンデンサとして実行する。この結果、フ
リンジ効果は大幅に削減されるが、このサンドイッチ構
造によって、コンデンサ間に別の不整合が発生する。こ
の別の不整合は、各コンデンサの金属サンドイッチ層と
最上部のプレートの間の酸化物層の不均一によって発生
される。酸化物層の不均一性は、これの形成を綿密に監
視することができないので、一般的に発生するものであ
る。
【０００６】この問題の他の可能な解決法は、コンデン
サ・アレイ全体に渡って導電性性のシールドを付加し、
このシールドをアースのような固定電位に接続すること
である。この解決法によって、上述したサンドイッチ・
コンデンサによる解決法と関連する酸化物の非均一性の
問題は解消されるが、これによってなお変換器１０の不
正確性を発生する他の要素が導入される。例えば、寄生
容量が、シールド層とコンデンサの最上部のプレートの
間に導入される。従って、結合コンデンサ２７の容量値
はこの寄生容量を保証しなければならない。計算によれ
ば、結合コンデンサの容量は、図１に示すコンデンサの
ネットワークの場合、３２（Ｃ＋ＣP ）／３１に等しく
なければならず、ここでＣP は各単位容量Ｃと関連する
寄生容量である。しかし、導電性シールド層と最上部の
プレートの間の酸化物の厚さ（これがＣP に寄与する）
は最上部のプレートと最下部のプレートの間の酸化物の
厚さ（これがＣに寄与する）に追従しないので、その結
果、不整合と不正確性の問題が発生する。コンデンサ・
ネットワークの実行に関するこれ以上の議論は、「ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ」、Ｖｏ１．２５、Ｎｏ．１、１９
９０年２月に掲載されているＲ．Ｋ．Ｈｅｓｔｅｒ、
Ｋ．Ｓ．Ｔａｎ、Ｍ．ｄｅ Ｗｉｔ、Ｊ．Ｗ．Ｆａｔｔ
ａｒｕｓｏ、Ｓ．Ｋｉｒｉａｋｉ、及びＪ．Ｒ．Ｈｅｌ
ｌｕｍｓによる論文「Ｆｕｌｌｙ Ｄｉｆｆｅｒｅｎｔ
ｉａｌ ＡＤＣ ｗｉｔｈ Ｒａｉｌ−ｔｏ−Ｒａｉｌ
Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｒａｎｇｅ ａｎｄ Ｎｏ
ｎｌｉｎｅａｒ ＣａｐａｃｉｔｏｒＣｏｍｐｅｎｓａ
ｔｉｏｎ」を参照のこと。この論文は、ここに参照とし
て含まれている。
サ・アレイ全体に渡って導電性性のシールドを付加し、
このシールドをアースのような固定電位に接続すること
である。この解決法によって、上述したサンドイッチ・
コンデンサによる解決法と関連する酸化物の非均一性の
問題は解消されるが、これによってなお変換器１０の不
正確性を発生する他の要素が導入される。例えば、寄生
容量が、シールド層とコンデンサの最上部のプレートの
間に導入される。従って、結合コンデンサ２７の容量値
はこの寄生容量を保証しなければならない。計算によれ
ば、結合コンデンサの容量は、図１に示すコンデンサの
ネットワークの場合、３２（Ｃ＋ＣP ）／３１に等しく
なければならず、ここでＣP は各単位容量Ｃと関連する
寄生容量である。しかし、導電性シールド層と最上部の
プレートの間の酸化物の厚さ（これがＣP に寄与する）
は最上部のプレートと最下部のプレートの間の酸化物の
厚さ（これがＣに寄与する）に追従しないので、その結
果、不整合と不正確性の問題が発生する。コンデンサ・
ネットワークの実行に関するこれ以上の議論は、「ＩＥ
ＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ」、Ｖｏ１．２５、Ｎｏ．１、１９
９０年２月に掲載されているＲ．Ｋ．Ｈｅｓｔｅｒ、
Ｋ．Ｓ．Ｔａｎ、Ｍ．ｄｅ Ｗｉｔ、Ｊ．Ｗ．Ｆａｔｔ
ａｒｕｓｏ、Ｓ．Ｋｉｒｉａｋｉ、及びＪ．Ｒ．Ｈｅｌ
ｌｕｍｓによる論文「Ｆｕｌｌｙ Ｄｉｆｆｅｒｅｎｔ
ｉａｌ ＡＤＣ ｗｉｔｈ Ｒａｉｌ−ｔｏ−Ｒａｉｌ
Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｒａｎｇｅ ａｎｄ Ｎｏ
ｎｌｉｎｅａｒ ＣａｐａｃｉｔｏｒＣｏｍｐｅｎｓａ
ｔｉｏｎ」を参照のこと。この論文は、ここに参照とし
て含まれている。
【０００７】従って、加重型のコンデンサ・アレイを使
用するＡ／ＤまたはＤ／Ａ変換器のフリンジ効果と不整
合の問題を解決する必要がある。本発明は、アレイ内の
コンデンサの間の容量の整合を高め、これによってＡ／
ＤまたはＤ／Ａ変換プロセスに於いて精度と解像をより
高くする技術を提供するものである。
用するＡ／ＤまたはＤ／Ａ変換器のフリンジ効果と不整
合の問題を解決する必要がある。本発明は、アレイ内の
コンデンサの間の容量の整合を高め、これによってＡ／
ＤまたはＤ／Ａ変換プロセスに於いて精度と解像をより
高くする技術を提供するものである。
【０００８】
【課題を解決するための手段】本発明によれば、多段加
重型コンデンサ・アレイに於ける容量の整合性を高める
装置と方法が提供され、これによって、従来技術による
回路と関連する欠点と問題が実質的に取り除かれるかま
たは削減される。本発明の１つの面では、Ａ／Ｄ変換器
の多段コンデンサ・ネットワークに於ける容量の整合性
を高める装置が提供される。これらの段は上部プレート
と下部プレートを有する結合コンデンサによって相互に
結合される。この装置は、結合コンデンサを除くコンデ
ンサ・ネットワークの上に位置する第１シールドによっ
て構成され、このシールドは既知の電位に結合される。
第２シールドは各結合コンデンサ上に位置し、ここで各
第２シールドは第１シールドから分離され、各結合コン
デンサの下部プレートに結合される。
重型コンデンサ・アレイに於ける容量の整合性を高める
装置と方法が提供され、これによって、従来技術による
回路と関連する欠点と問題が実質的に取り除かれるかま
たは削減される。本発明の１つの面では、Ａ／Ｄ変換器
の多段コンデンサ・ネットワークに於ける容量の整合性
を高める装置が提供される。これらの段は上部プレート
と下部プレートを有する結合コンデンサによって相互に
結合される。この装置は、結合コンデンサを除くコンデ
ンサ・ネットワークの上に位置する第１シールドによっ
て構成され、このシールドは既知の電位に結合される。
第２シールドは各結合コンデンサ上に位置し、ここで各
第２シールドは第１シールドから分離され、各結合コン
デンサの下部プレートに結合される。
【０００９】本発明の他の面では、Ａ／Ｄ変換器の多段
コンデンサ・ネットワークに於ける容量の整合性を高め
る方法が提供される。この方法は、第１シールドをコン
デンサ・ネットワークの各段上に位置させるステップと
上記のシールドを既知の電位に結合するステップによっ
て構成される。第２シールドがまた各結合コンデンサ上
に形成され、この第２シールドは上記の第１シールドか
ら分離されている。これらの第２シールドは、各結合コ
ンデンサの下部プレートに結合されてサンドイッチ・コ
ンデンサを形成する。
コンデンサ・ネットワークに於ける容量の整合性を高め
る方法が提供される。この方法は、第１シールドをコン
デンサ・ネットワークの各段上に位置させるステップと
上記のシールドを既知の電位に結合するステップによっ
て構成される。第２シールドがまた各結合コンデンサ上
に形成され、この第２シールドは上記の第１シールドか
ら分離されている。これらの第２シールドは、各結合コ
ンデンサの下部プレートに結合されてサンドイッチ・コ
ンデンサを形成する。
【００１０】本発明の重要な技術上の利点は、ネットワ
ーク内の結合コンデンサ及び他のコンデンサ内の、上部
プレートとシールド層の間の酸化物の非均一性に起因す
る容量の不整合性の影響を小さくすることである。本発
明の他の技術的な利点は、フリンジ効果を実質的に取り
除くことによって、Ａ／ＤまたはＤ／Ａ変換器の精度を
実質的に向上させることである。
ーク内の結合コンデンサ及び他のコンデンサ内の、上部
プレートとシールド層の間の酸化物の非均一性に起因す
る容量の不整合性の影響を小さくすることである。本発
明の他の技術的な利点は、フリンジ効果を実質的に取り
除くことによって、Ａ／ＤまたはＤ／Ａ変換器の精度を
実質的に向上させることである。
【００１１】
【実施例】本発明を更によく理解するため、添付図を参
照する。図を参照して、図２は、一般的に４０で示す本
発明の好適な実施例を示す。２段コンデンサ・アレイの
基本的な構成要素は、尚そのまま存在している。このア
レイは、コンデンサ４２〜５２を有し、ここでコンデン
サ４２〜４７は最下位ビット（ＬＳＢ）であり、コンデ
ンサ４８〜５２は最上位ビット（ＭＳＢ）である。ＬＳ
ＢのコンデンサとＭＳＢのコンデンサは結合コンデンサ
５３によって接続されている。コンデンサ・アレイは、
この用途のための既知の構造と機能を有するスイッチ・
マトリックス５５に結合されている。ＭＳＢコンデンサ
・アレイは更に比較器５６の一方の入力ちに結合され、
この比較器５６の出力５７によって変換器４０の出力が
与えられる。比較器５６は演算増幅器によって実行する
ことが可能であり、この場合、コンデンサ・アレイはこ
の増幅器の反転入力に結合される。演算増幅器５６は、
技術上周知のように、出力５７と反転入力の間にフィー
ドバック経路を有することが可能である。
照する。図を参照して、図２は、一般的に４０で示す本
発明の好適な実施例を示す。２段コンデンサ・アレイの
基本的な構成要素は、尚そのまま存在している。このア
レイは、コンデンサ４２〜５２を有し、ここでコンデン
サ４２〜４７は最下位ビット（ＬＳＢ）であり、コンデ
ンサ４８〜５２は最上位ビット（ＭＳＢ）である。ＬＳ
ＢのコンデンサとＭＳＢのコンデンサは結合コンデンサ
５３によって接続されている。コンデンサ・アレイは、
この用途のための既知の構造と機能を有するスイッチ・
マトリックス５５に結合されている。ＭＳＢコンデンサ
・アレイは更に比較器５６の一方の入力ちに結合され、
この比較器５６の出力５７によって変換器４０の出力が
与えられる。比較器５６は演算増幅器によって実行する
ことが可能であり、この場合、コンデンサ・アレイはこ
の増幅器の反転入力に結合される。演算増幅器５６は、
技術上周知のように、出力５７と反転入力の間にフィー
ドバック経路を有することが可能である。
【００１２】本発明の好適な実施例では、導電性シール
ド層６０が、結合コンデンサ５３を除くコンデンサ・ア
レイ全体の上に形成される。この導電性シールド層６０
は金属であることが好ましく、図２ではアースとして示
されている既知の即ち固定電位に結合されるのが好まし
い。結合コンデンサ５３はその代わりにサンドイッチ構
造として実行され、ここで導線シールド層６２の上部プ
レート６３上に形成されると共に更に結合コンデンサ５
３の下部プレート６４に接続される。このようにして、
導電性シールド層６０の下に酸化物層を形成する半導体
の処理ステップによって、結合コンデンサ５３の導電性
サンドイッチ層６２の下に酸化物層が形成され、その結
果、導電性シールド層６０とコンデンサ４２〜５２の上
部プレートの間の酸化物層の厚さと誘電率は導電性シー
ルド層６２と結合コンデンサ５３の上部プレートの間の
酸化物層の厚さと誘電率と等しくなる。従って、結合コ
ンデンサ５３の容量値はｋ（Ｃ＋ＣP ）によって与えら
れ、ここでｋは３２／３１に等しい。このような方法
で、半導体の処理プロセスが変化するに従って、結合コ
ンデンサ５３の容量はＬＳＢアレイ上の寄生容量の影響
に追従する。本発明の好適な実施例では、導電性シール
ド層６０と６２は金属である。
ド層６０が、結合コンデンサ５３を除くコンデンサ・ア
レイ全体の上に形成される。この導電性シールド層６０
は金属であることが好ましく、図２ではアースとして示
されている既知の即ち固定電位に結合されるのが好まし
い。結合コンデンサ５３はその代わりにサンドイッチ構
造として実行され、ここで導線シールド層６２の上部プ
レート６３上に形成されると共に更に結合コンデンサ５
３の下部プレート６４に接続される。このようにして、
導電性シールド層６０の下に酸化物層を形成する半導体
の処理ステップによって、結合コンデンサ５３の導電性
サンドイッチ層６２の下に酸化物層が形成され、その結
果、導電性シールド層６０とコンデンサ４２〜５２の上
部プレートの間の酸化物層の厚さと誘電率は導電性シー
ルド層６２と結合コンデンサ５３の上部プレートの間の
酸化物層の厚さと誘電率と等しくなる。従って、結合コ
ンデンサ５３の容量値はｋ（Ｃ＋ＣP ）によって与えら
れ、ここでｋは３２／３１に等しい。このような方法
で、半導体の処理プロセスが変化するに従って、結合コ
ンデンサ５３の容量はＬＳＢアレイ上の寄生容量の影響
に追従する。本発明の好適な実施例では、導電性シール
ド層６０と６２は金属である。
【００１３】更に、本発明を多段コンデンサ・アレイに
適応することが可能であり、この場合、容量の不整合性
とフリンジの影響を低減することが好ましい。更に、本
発明は、コンデンサ・ネットワークを使用してＤ／Ａ変
換器を実行する場合に適用することができる。本発明を
詳細に説明したが、添付の特許請求の範囲によって定義
されている本発明の精神と範囲から乖離することなく種
々の変更及、代替及び変形が可能であることを理解しな
ければならない。
適応することが可能であり、この場合、容量の不整合性
とフリンジの影響を低減することが好ましい。更に、本
発明は、コンデンサ・ネットワークを使用してＤ／Ａ変
換器を実行する場合に適用することができる。本発明を
詳細に説明したが、添付の特許請求の範囲によって定義
されている本発明の精神と範囲から乖離することなく種
々の変更及、代替及び変形が可能であることを理解しな
ければならない。
【００１４】以上の記載に関連して、以下の各項を開示
する。 1. Ａ／Ｄ変換器の多段コンデンサ・ネットワークにお
ける容量の整合性を高める装置であって、上記の各段は
上部プレートと下部プレートを有する結合コンデンサに
よって相互に結合されている上記の装置に於いて、上記
の装置は：上記のコンデンサ・ネットワークの各段の上
に位置し、既知の電位に結合される第１シールド；上記
の各結合コンデンサの上に位置し、各々が上記の第１シ
ールドから分離され、上記の各結合コンデンサの下部プ
レートに結合されている第２シールド；によって構成さ
れることを特徴とする装置。 2. 上記の第１及び第２シールドが金属であることを特
徴とする前記項１記載の装置。 3. 上記の第１シールドがアースに結合されていること
を特徴とする前記項１記載の装置。 4. 上記の第１及び第２シールドが１つの半導体処理ス
テップに形成されることを特徴とする前記項１記載の装
置。 5. Ａ／Ｄ変換器の多段コンデンサ・ネットワークに於
ける容量の整合性を高める方法であって、各２つの段は
上部プレートと下部プレートを有する結合コンデンサに
よって相互に結合されている上記の方法に於いて、上記
の方法は：上記のコンデンサ・ネットワークの上に第１
シールドを配設するステップ；上記のシールドを既知の
電位に結合するステップ；上記の各結合コンデンサの上
に第２シールドを配設するステップであって、上記の第
２シールドを上記の第１シールドから分離されている上
記のステップ；及び上記の各第２シールドを上記の各結
合コンデンサの下部プレートに結合するステップ； に
よって構成されることを特徴とする方法。 6. 上記のシールドを配設するステップは、第１及び第
２金属シールドを形成するステップによって構成される
ことを特徴とする前記項５に記載の方法。 7. 上記の第１シールドを結合するステップは、上記の
第１シールドをアースに結合するステップを有すること
を特徴とする前記項５に記載の方法。 8. 上記の第１及び第２シールドを配設するステップ
は、１つの半導体の処理ステップで実行されることを特
徴とする前記項５記載の方法。
する。 1. Ａ／Ｄ変換器の多段コンデンサ・ネットワークにお
ける容量の整合性を高める装置であって、上記の各段は
上部プレートと下部プレートを有する結合コンデンサに
よって相互に結合されている上記の装置に於いて、上記
の装置は：上記のコンデンサ・ネットワークの各段の上
に位置し、既知の電位に結合される第１シールド；上記
の各結合コンデンサの上に位置し、各々が上記の第１シ
ールドから分離され、上記の各結合コンデンサの下部プ
レートに結合されている第２シールド；によって構成さ
れることを特徴とする装置。 2. 上記の第１及び第２シールドが金属であることを特
徴とする前記項１記載の装置。 3. 上記の第１シールドがアースに結合されていること
を特徴とする前記項１記載の装置。 4. 上記の第１及び第２シールドが１つの半導体処理ス
テップに形成されることを特徴とする前記項１記載の装
置。 5. Ａ／Ｄ変換器の多段コンデンサ・ネットワークに於
ける容量の整合性を高める方法であって、各２つの段は
上部プレートと下部プレートを有する結合コンデンサに
よって相互に結合されている上記の方法に於いて、上記
の方法は：上記のコンデンサ・ネットワークの上に第１
シールドを配設するステップ；上記のシールドを既知の
電位に結合するステップ；上記の各結合コンデンサの上
に第２シールドを配設するステップであって、上記の第
２シールドを上記の第１シールドから分離されている上
記のステップ；及び上記の各第２シールドを上記の各結
合コンデンサの下部プレートに結合するステップ； に
よって構成されることを特徴とする方法。 6. 上記のシールドを配設するステップは、第１及び第
２金属シールドを形成するステップによって構成される
ことを特徴とする前記項５に記載の方法。 7. 上記の第１シールドを結合するステップは、上記の
第１シールドをアースに結合するステップを有すること
を特徴とする前記項５に記載の方法。 8. 上記の第１及び第２シールドを配設するステップ
は、１つの半導体の処理ステップで実行されることを特
徴とする前記項５記載の方法。
【図１】２段コンデンサ・アレイを使用したＡ／Ｄ変換
器の単純化した概略図である。
器の単純化した概略図である。
【図２】本発明の好適な実施例の単純化した概略図であ
る。
る。
４０ 本発明による装置 ４２〜５２ コンデンサ ５３ 結合コンデンサ ５６ 比較器 ６０、６２ 導電性シールド層 ６３ 結合コンデンサの上部プレート ６４ 結合コンデンサの下部プレート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−124933（ＪＰ，Ａ) 特開 昭63−152227（ＪＰ，Ａ) 特開 平３−285333（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】 上部プレートと下部プレートとを有する
結合コンデンサが段と段とを接続しているＡ／Ｄ変換器
の多段コンデンサ回路網におけるコンデンサの整合を高
める装置において、 多段コンデンサ回路網の各段を覆って、既知の電位に結
合されている第１のシールドと、 前記の結合コンデンサのそれぞれを覆っている第２のシ
ールドとを備え、この第２のシールドは前記の第１のシ
ールドから離れていて、結合コンデンサの下部プレート
へ結合されていることを特徴とした装置。 - 【請求項２】 上部プレートと下部プレートとを有する
結合コンデンサが段と段とを接続しているＡ／Ｄ変換器
の多段コンデンサ回路網におけるコンデンサの整合を高
める方法において、 多段コンデンサ回路網の各段を覆って第１のシールド配
置し、 この第１のシールドを既知の電位に接続し、 前記の第１のシールドから離して、前記の結合コンデン
サのそれぞれを覆って第２のシールドを配置し、そして
この第２のシールドを前記の結合コンデンサの下部プレ
ートへ結合することを特徴とした方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/716,434 US5166687A (en) | 1991-06-17 | 1991-06-17 | Apparatus and method for enhancing capacitance matching in a multi-stage weighted capacitor a/d converter with conductive shields |
| US07/716434 | 1991-06-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206856A JPH05206856A (ja) | 1993-08-13 |
| JP3133486B2 true JP3133486B2 (ja) | 2001-02-05 |
Family
ID=24877981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04154963A Expired - Fee Related JP3133486B2 (ja) | 1991-06-17 | 1992-06-15 | 多段加重型コンデンサａ／ｄ変換器に於いて容量の整合性を高める装置と方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5166687A (ja) |
| EP (1) | EP0522721B1 (ja) |
| JP (1) | JP3133486B2 (ja) |
| DE (1) | DE69223350T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7285744B2 (ja) | 2019-09-17 | 2023-06-02 | 株式会社ジャノメ | ミシン |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906653B2 (en) | 2000-10-18 | 2005-06-14 | Linear Cell Design Co., Ltd. | Digital to analog converter with a weighted capacitive circuit |
| US6473021B1 (en) * | 2001-07-30 | 2002-10-29 | Cirrlus Logic, Inc. | Analog to digital conversion circuits, systems and methods with gain scaling switched-capacitor array |
| US6587066B1 (en) * | 2002-01-18 | 2003-07-01 | Cirrus Logic, Inc. | Circuits and methods for sampling an input signal in a charge redistribution digital to analog converter |
| US6737698B1 (en) * | 2002-03-11 | 2004-05-18 | Silicon Laboratories, Inc. | Shielded capacitor structure |
| DE60303698D1 (de) * | 2002-04-10 | 2006-04-27 | Linear Cell Design Co | D/A Wandler |
| GB2409777A (en) * | 2004-01-03 | 2005-07-06 | Sharp Kk | Digital/analog converter for a display driver |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4568917A (en) * | 1983-06-27 | 1986-02-04 | Motorola, Inc. | Capacitive digital to analog converter which can be trimmed up and down |
| IT1186476B (it) * | 1985-12-19 | 1987-11-26 | Sgs Microelettronica Spa | Apparecchio e metodo per la correzione della tensione di offset in un convertitore analogico-digitale |
-
1991
- 1991-06-17 US US07/716,434 patent/US5166687A/en not_active Expired - Lifetime
-
1992
- 1992-06-15 JP JP04154963A patent/JP3133486B2/ja not_active Expired - Fee Related
- 1992-06-17 EP EP92305542A patent/EP0522721B1/en not_active Expired - Lifetime
- 1992-06-17 DE DE69223350T patent/DE69223350T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7285744B2 (ja) | 2019-09-17 | 2023-06-02 | 株式会社ジャノメ | ミシン |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0522721A2 (en) | 1993-01-13 |
| DE69223350T2 (de) | 1998-08-06 |
| US5166687A (en) | 1992-11-24 |
| JPH05206856A (ja) | 1993-08-13 |
| DE69223350D1 (de) | 1998-01-15 |
| EP0522721B1 (en) | 1997-12-03 |
| EP0522721A3 (en) | 1994-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100252647B1 (ko) | 스위치/커패시터어레이를구비한아날로그/디지털변환기 | |
| JP3253901B2 (ja) | デジタル／アナログ変換器 | |
| US4568917A (en) | Capacitive digital to analog converter which can be trimmed up and down | |
| KR20170069140A (ko) | 플래시 지원 연속 근사 레지스터형 adc의 리던던시 장치 및 방법 | |
| US4348658A (en) | Analog-to-digital converter using half range technique | |
| US20140132435A1 (en) | String dac charge boost system and method | |
| KR102001762B1 (ko) | Dac 커패시턴스 어레이, sar형 아날로그-디지털 컨버터 및 전력 소비의 감소 방법 | |
| JP2003534701A (ja) | スイッチドキャパシタシステムに使用する方法および装置 | |
| US11349492B2 (en) | Analog-to-digital converter | |
| JP3133486B2 (ja) | 多段加重型コンデンサａ／ｄ変換器に於いて容量の整合性を高める装置と方法 | |
| CN112039528B (zh) | 一种逐次逼近模数转换器中的电容阵列逻辑控制方法 | |
| KR20010022312A (ko) | 캐패시터 어래이 정합을 개선시키는 캐패시터 어래이 배열 | |
| JPH0262969B2 (ja) | ||
| JPH0542179B2 (ja) | ||
| JPH0697743B2 (ja) | オ−バサンプル形ｄ／ａ変換器 | |
| JP2995599B2 (ja) | アナログデジタル変換方法 | |
| CN114401008B (zh) | 差分输入sar adc的开关电容电路及开关控制方法 | |
| US5276446A (en) | Analog-to-digital converter with error signal compensation and method for its operation | |
| CN109039338B (zh) | 差分电容阵列及其开关切换方法 | |
| US20010002819A1 (en) | Capacitance type digital/analog converter capable of reducing total capacitance | |
| CN109936370B (zh) | 一种应用于sar adc的低功耗开关算法 | |
| TWI751958B (zh) | 連續漸進式類比數位轉換器 | |
| CN113258931A (zh) | Sar adc电路 | |
| JPH036126A (ja) | 高速アナログ―デジタル変換器 | |
| JPH04220016A (ja) | 逐次比較型ａｄコンバータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |