KR20010022312A - 캐패시터 어래이 정합을 개선시키는 캐패시터 어래이 배열 - Google Patents

캐패시터 어래이 정합을 개선시키는 캐패시터 어래이 배열 Download PDF

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KR20010022312A
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이고르 워제워다
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씨. 필립 채프맨
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Abstract

캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술. 캐패시터 어래이는 중심점을 갖는 기하학적인 형태로 놓이게된다. 가하학적인 형태는 복수의 제 1섹션들로 분할되고 각 복수의 제 1섹션들은 중심점으로부터 대각선으로 위치되고 중심점으로부터 상기 제 1섹션과 대략 같은 거리로 대응하는 제 2섹션을 가진다. 각 제 2섹션은 설정된 값의 캐패시터 세트를 수용하고 복수의 제 1섹션은 대응하는 제 2섹션과 같은 값의 캐패시터 세트를 수용한다.

Description

캐패시터 어래이 정합을 개선시키는 캐패시터 어래이 배열{A Capacitor Array Arrangement For Improving Capacitor Array Matching}
연속 순차(successive approximation) 아날로그 대 디지털(A/D) 변환기는 2진 가중 캐패시터 어래이를 사용한다. 2진 서치 알고리즘에서, 상기 캐패시터들의 이상적인 크기는 다음의 비율을 가져야하는 데: 최소 캐패시터는 단일 유닛 캐패시턴스를 갖고, 다음의 것은 2 유닛, 4 유닛, 8 유닛, 및 2n-1(n는 A/D 변환기의 비트 레저루션(resolution))이다. 그것은 512 유닛을 갖는 최대 캐패시터를 갖는 10-비트 A/D에 대해 1024 유닛의 캐패시턴스를 요구한다. 1-비트의 정확성을 보증하기위해, 최대 캐패시터는 모든 어래이의 (100×1/2n)％내에 있어야한다. 그렇치 않으면, 분실한 코드 및 시스템 비선형성이 존재한다.
캐패시터 어래이가 레이아웃될 때 주의가 기울여야한다. 캐패시터 어래이는 프로세스 변화를 방지하는 방법으로 레이아웃되야한다. 그것을 행하는 일반적인 방법은 캐패시터의 크기를 토대로 해서 반경을 증가시킨 동심 캐패시터 세트로써 캐패시터 어래이를 레이아웃해야한다(도 3a). 양호한 프로세싱 정합이 이루어질수 있지만, 상기 형태는 시스템적인 부정합 에러를 도시한다.
다른 정합 방법은 이상적인 비율을 정합하도록 캐패시터 어래이를 측정하는 능동 회로를 포함할 수 있다. 그 방법이 더 정확한 결과를 이루게 할 수 있으나, 실리콘 면적, 전력 소모, 및 시험로 인해 더 비싸진다.
높은 캐패시터 정합을 얻는 패시브(passive) 방법은 매우 적은 근접내에서 적은 캐패시터수를 위치시킨다. 부가해서, 적은 캐패시터수가 사용되면, 서머미터 코드는 프로세스 의존관계 및 캐패시터 상호작용을 최소화하는 특정한 캐패시터로 하여금 모든 코드들의 존재를 보증할 수 있기위해 사용될 수 있다. 그러나, 상기 프로세스는 매우 루팅에 강하고, 정확도를 보증하지 않는다.
그러므로, 개선된 캐패시터 어래이 배열을 제공할 필요가 있다. 개선된 캐패시터 어래이 배열은 캐패시터 어래이 정합을 개선시킬 수 있어야한다. 개선된 캐패시터 어래이 배열이 캐패시터 어래이 정합을 비용에 효과적인 방법(즉, 실리콘 면적, 전력 소모, 및 시험의 최소량)으로 개선시킬 수 있어야한다. 개선된 캐패시터 어래이 배열은 프린지(fringe) 캐패시턴스로 인한 부정합을 최소화시킬 수 있어야한다. 개선된 캐패시터 어래이 배열은 프로세스 기울기(gradient) 의존관계를 더 최소화 할 수 있어야한다. 개선된 캐패시터 어래이 배열이 미세한 캐패시터 부정합으로 인한 부정합을 또한 최소화할 수 있어야한다.
본 발명은 일반적으로 캐패시터 어래이에 관한 것이고, 특히 캐패시터 어래이 정합을 개선시키는 캐패시터 어래이 레이아웃 기술에 관한 것이다.
도 1은 아날로그 대 디지털(A/D) 변환기를 토대로한 연속순차 레지스터(Successive Approximation Register; SAR)의 단순화된 기능 블럭 다이어그램.
도 2는 도 1에서 도시된 A/D 변환기를 토대로한 SAR에서 사용된 캐패시터 어래이의 단순화된 기능 블럭 다이어그램.
도 3a는 도 1에서 도시된 A/D 변환기를 토대로한 SAR에서 사용된 캐패시터 어래이 레이아웃의 종래 기술의 실시예의 단순화된 블럭 다이어그램.
도 3b는 캐패시터 어래이의 최상위 비트(Most Significant Bit;MSB)에 대한 캐패시터 어래이 부정합의 도시도.
도 4는 프린지 캐패시턴스로 인한 부정합을 감소하는 캐패시터 어래이의 하나의 브랜치의 간단한 개략도.
도 5a는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃의 일실시예의 간단한 블록 다이어그램.
도 5b는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃의 다른 실시예의 간단한 블록 다이어그램.
도 6a는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃의 다른 실시예의 간단한 블록 다이어그램.
도 6b는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃의 다른 실시예의 간단한 블록 다이어그램.
본 발명의 일실시예에 따라, 본 발명의 목적은 개선된 캐패시터 어래이 배열을 제공하는 것이다.
본 발명의 다른 목적은 캐패시터 어래이 정합을 비용에 효율적인 방법(즉, 실리콘 면적, 전력 소모, 및 시험의 최소량)으로 개선시킬 수 있는 개선된 캐패시터 어래이 배열을 제공하는 것이다.
본 발명의 또 다른 목적은 프린지 캐패시턴스로 인한 부정합을 최소화할 수 있는 개선된 캐패시터 어래이 배열을 제공하는 것이다.
본 발명의 또 다른 목적은 프로세스 기울기 의존관계를 최소화할 수 있는 개선된 캐패시터 어래이를 제공하는 것이다.
본 발명의 또 다른 목적은 미세한 캐패시터 부정합으로 인한 부정합을 최소화할 수 있는 개선된 캐패시터 어래이 배열을 제공하는 것이다.
본 발명의 일실시예에 따라, 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술은 개시된다. 캐패시터 어래이 레이아웃 기술은, 캐패시터 어래이를 제공하는 단계와; 상기 캐패시터 어래이를 중심점을 갖는 기하학적인 형태로 놓이게하는 단계와; 복수의 제 1섹션 각각이 상기 제 1섹션으로부터 및 상기 중심점으로부터 상기 제 1섹션과 대략 같은 거리에 대각선으로 위치되는 대응하는 제 2섹션을 갖기위해, 상기 기하학적인 형태를 복수의 제 1섹션으로 분할하는 단계와; 상기 복수의 제 1섹션 각각이 상기 대응하는 제 2섹션과 같은 값의 캐패시터 세트를 수용하기위해, 설정된 값의 캐패시터 세트를 상기 제 2섹션 각각에 수용하는 단계를 구비한다. 캐패시터 어래이 레이아웃 기술은, 복수의 제 1섹션들중 적어도 하나를 복수의 제 1서브-섹션으로 분할하는 단계와; 복수의 제 1서브-섹션 각각이 상기 중심점으로부터 및 상기 중심점으로부터 대략 같은 거리에 대각선으로 위치되는 대응하는 제 2서브-섹션을 갖기위해, 복수의 제 1섹션들중 상기 적어도 하나의 상기 대응하는 제 2섹션을 복수의 제 2서브-섹션으로 분할하는 단계와; 복수의 제 1서브-섹션 각각이 상기 대응하는 제 2서브-섹션과 같은 값의 서브-캐패시터 세트를 수용하기위해, 설정된 값의 서브-캐패시터 세트를 복수의 제 1서브-섹션 각각에 수용하는 단계를 더 구비한다.
다른 실시예에 따라, 캐패시터 어래이 정합을 개선시키는 캐패시터 어래이 레이아웃 기술이 개시된다. 캐패시터 어래이 레이아웃 기술은, 캐패시터 어래이를 제공하는 단계와; 상기 캐패시터 어래이를 중심점을 갖는 기하학적인 형태로 놓이게하는 단계와; 상기 중심점을 공유하고 대각선으로 위치된 대응하는 섹션을 각기 갖는 4개의 같은 섹션으로 상기 기하학적인 형태를 분할하는 단계와; 상기 대응하는 섹션과 같은 값의 캐패시터 세트를 수용하는 상기 섹션 각각에 설정된 값의 캐패시터 세트를 수용하는 단계를 구비한다. 캐패시터 어래이 레이아웃 기술은, 상기 섹션들중 적어도 하나를 복수의 제 1서브-섹션으로 분할하는 단계와; 상기 복수의 제 1서브-섹션 각각이 상기 중심점으로부터 대략 같은 거리로 대각선으로 위치된 대응하는 제 2서브-섹션을 갖기위해, 상기 섹션들중 상기 적어도 하나의 상기 대응하는 섹션을 복수의 제 2서브-섹션으로 분할하는 단계와; 상기 복수의 제 1서브-섹션 각각이 상기 대응하는 제 2서브-섹션과 같은 값의 서브-캐패시터 세트를 수용하기위해, 설정된 값의 서브-캐패시터 세트를 상기 복수의 제 1서브-섹션 각각에 수용하는 단계를 더 구비한다.
본 발명의 앞선 및 다른 목적, 특성, 및 장점은 첨부 도면에서 예시했듯이 본 발명의 양호한 실시예의 다음의 설명으로부터 명백해진다.
도 1에서, 아날로그 대 디지털(A/D) 변환기(10)가 도시된다. A/D 변환기(10)는 캐패시터 어래이(14)의 각 행을 구동하는 데 사용하는 구동기 회로(12)를 갖는다. 구동기 회로(12)는 복수의 셀(12A)로 구비되어있다. 각 셀(12A)은 캐패시터 어래이(14)의 특정한 열 또는 뱅크를 구동하도록 사용된다. 캐패시터 어래이(14)내의 각 뱅크를 작동 및 부작동시킴으로써, 구동기 회로(12)는 캐패시터 어래이(14)의 출력전압(VOUT)을 제어할 수 있다.
캐패시터 어래이(14)는 다수의 다른 실시예에서 얻어질 수 있다. 양호한 실시예에서, 캐패시터 어래이(14)는 도 2에 도시된 2진 가중 캐패시터 어래이(14')의 형태를 가진다. 2진 가중 캐패시터 어래이(14')에서, 각 캐패시터 뱅크(14A')는 이상적으로는 2n-1C과 같은 캐패시턴스값을 갖고 여기서 n는 0이상의 정수이고 C는 유닛 캐패시터의 캐패시티브값이다.
다시 도 1로 되돌아가서, 캐패시터 어래이(14)의 출력전압(VOUT)은 비교기(16)의 하나의 입력에 보내진다. 비교기(16)의 제 2입력은 샘플링 회로(20)의 출력에 결합된다. 샘플링 회로(20)는 아날로그 입력신호(18)에 결합된 입력을 갖는다. 샘플링 회로(20)는 그 아날로그 신호를 일정시간 간격으로 샘플링하고 그 샘플링 신호를 비교기(16)에 보낸다. 그후 비교기(16)는 그 샘플링된 신호의 전압을 캐패시터 어래이(14)의 출력전압(VOUT)의 그것과 비교한다.
2개의 입력전압 레벨을 비교한 후, 비교기(16)는 출력전압(VOUT)이 샘플링된 전압보다 높거나 낮은 지에 관한 신호를 순차비교 레지스터(SAR)(22)에 보낸다. 그후 SAR(22)은 캐패시터 어래이(14)의 열이 작동되고 또는 부작동되는 지에 관해 구동기 회로(12)에 신호전송한다.
도 3에서, 종래 기술의 캐패시터 어래이 레이아웃 기술(30)은 도시된다. 캐패시터 어래이(14')(도 2)는 캐피시터 브랜치(14')(도 2)의 크기를 토대로 해서 증가하는 반경을 갖는 동심 캐패시터 세트로써 레이아웃된다. 캐패시터 어래이(14A')의 MSB는 가장 외부의 링(32)이다. 캐패시터 어래이(14')의 MSB-1 브랜치는 링(34)이다. 캐패시터 브랜치(14')의 크기가 감소함에 따라, 링의 크기는 또한 감소한다. LSB 브랜치가 가장 내부의 링(36)으로 놓여질 때까지 링의 크기는 계속 감소한다.
도 3에서 도시된 레이아웃 기술이 정확한 프로세스 정합을 제공할 수 있는 반면에, 그 형태는 시스템적인 부정합 에러를 도시한다. 도 3b에서 알 수 있듯이, MSB 변환동안, 많은 부정합 에러가 발생한다. A/D 변환기에서 1비트의 정확성을 보증하기위해, 최대 캐패시터(MSB)는 캐패시터(C 내지 2n-2C)의 나머지의 +/-(100×1/2n-1)％내에 있어야한다. 예를 들어, 10-비트 A/D 변환기에서, 최대 캐패시터는 C 내지 2n-2C=512이면 511 및 513 유닛내에 있어야한다. 최대 캐패시터(MSB)가 그 범위내에 있지 않으면, 분실한 코드 및 비선형성이 존재한다. 환언해서, 하나의 꽉찬 비트는 A/D 변환동안 분실될 수 있고, 그러므로 부정확한 결과를 발생한다.
양호하게 정합된 캐패시터 어래이(14')(도 2)를 얻기위해, 다음의 기준이 실행되야한다. 캐패시터 어래이는 미세한 레벨로 정합되야한다. 환언해서, 캐패시터 어래이의 각 브랜치(14A')는 일정한 유닛 캐패시터로 구비되야한다(도 4참조). 캐패시터 어래이(14')는 프로세스 기울기 의존관계(process gradient dependence)를 더 최소화해야한다. 결국, 캐패시터 어래이(14')는 미세한 레벨로 정합해야한다.
도 4에서, 프린지(fringe) 캐패시턴스로 인한 정합을 보증하기위해, 캐패시터 어래이(14')(도 2)는 미세한 레벨로 정합되야한다. 환언해서, 캐패시터 어래이(14')의 모든 브랜치(14A')(도 2)는 유닛 캐패시터(40)로 구비되야한다. 그러므로, 캐패시터 어래이(14')의 각 캐패시터 브랜치(14A')는 2n-1유닛 캐패시터(40)를 갖고 여기서 n는 제로 이상인 정수이다. 그러므로, 최대 캐패시터(즉, MSB)는 최소 캐패시터(즉, LSB)의 면적의 512배 면적을 갖는 단일 캐패시터를 대신해서 병렬로 함께 결합된 512(10-비트 A/D 변환기에서, n=10) 유닛 캐패시터(40)를 포함한다.
도 3a 및 3b로 되돌아가서, MSB 변환동안, 외부 링(32)(10-비트 A/D 변환기의 512 유닛 캐패시터)은 나머지 캐패시터(하부의 512 유닛 캐패시터)의 합과 비교된다. 동심 레이아웃에서, 내부 또는 하부의 512 유닛 캐패시터는 정사각형 형태를 갖는 반면에 외부 링(32) 또는 상부의 512 유닛 캐패시터는 정사각형 링의 형태이다. 각종의 유닛 캐패시터(40)(도 4)가 인접한 유닛 캐패시터(40)와 상호작용하는 것을 토대로해서, 그것은 부정합을 일으키는 미세한 형태의 그 차이이다.
부정합을 방지하기위해, 캐패시터 어래이는 하나의 브랜치(14A')(도 2)가 나머지 브랜치(14A')와 비교될 때와 동일한 형태를 제공하는 방법으로 레이아웃되야한다. 그러므로, 캐패시터 어래이(14')는 정사각형, 직사각형, 원형 등의 중심점을 갖는 기하학적인 구성으로 레이아웃되야한다.
도 5a에서, 캐패시터 어래이(14')(도 2)는 기하학적인 형태(70)(즉, 정사각형 또는 직사각형)로 레이아웃되야한다. 기하학적인 형태(70)는 복수의 섹션(72)으로 더 분할된다. 각 섹션(72)은 중심점으로부터 대각선으로 및 중심점으로부터 대략 같은 거리에 위치되는 대응하는 섹션(72)을 갖는다. 예를 들어, 섹션(A)은 대응하는 섹션(A')을 갖는 다. 비슷하게, 섹션(B)은 대응하는 섹션(B')을 갖는 다.
각 섹션(72)은 하나 이상의 더 적은 서브섹션(74)으로 더 세분될 수 있다. 각 서브섹션(74)은 중심점으로부터 대각선으로 및 중심점으로부터 대략 같은 거리에 위치되는 대응하는 섹션(74)을 갖는다. 예를 들어, 서브섹션(X)은 대응하는 서브섹션(X')을 가진다. 비슷하게, 서브섹션(Y)은 대응하는 섹션(Y')을 갖는 다.
각 섹션(72)은 설정된 캐패시티브값을 수용한다. 대응하는 섹션(72)은 같은 캐패시티브값을 수용한다. 비슷하게, 각 서브섹션(74)은 설정된 캐패시티브값을 수용하고 대응하는 섹션(74)은 같은 캐패시티브값을 수용한다.
도 5b에서, 본 발명의 레이아웃 기술의 예는 10-비트 A/D 변환기에 관해 설명된다. 캐패시터 어래이(14')(도 2)가 기하학적인 형태(80)로 레이아웃된다. 기하학적인 형태는 4개의 같은 섹션으로 분할된다. 기하학적인 형태는 4개 이상의 섹션으로 분할될 수 있었고 모든 섹션은 같은 크기로 될 필요는 없다(도 5a및 5b 참조).
제 1섹션(82)은 대응하는 섹션(82')(즉, 제 3섹션)을 가진다. 비슷하게, 제 2섹션(84)은 대응하는 섹션(84')(즉, 제 4섹션)을 가진다. 그 섹션들중 적어도 하나가 복수의 서브섹션으로 더 분할될 수 있다. 도 5b에 도시된 실시예에서, 제 2섹션(84)은 8개의 서브섹션(C, 2C, 4C, 8C, 16C, 32C, 64C, 및 128C)으로 세분된다. 비슷하게, 대응하는 섹션(84')은 8개의 서브섹션(C", 2C", 4C", 8C", 16C", 32C", 64C", 및 128C")으로 또한 세분된다.
그후 캐패시터 어래이의 캐패시터는 섹션 및 서브섹션 각각으로 레이아웃된다. 부정합을 방지하기위해, 캐패시터 어래이는 A/D 변환기의 비트들중 하나가 나머지 비트와 비교될 때와 같은 형태를 제공하는 방법으로 레이아웃되야한다. 도 5b에서 볼수 있듯이, 섹션(82 및 82') 모두는 256C의 크기로 된 캐패시터를 수용한다. 상기 언급했듯이, 섹션(82 및 82')은 병렬로 함께 결합된 256 유닛 크기로된 캐패시터(40)(도 4)를 수용하고 유닛 캐패시터(40)의 면적의 256배의 면적을 갖는 단일 캐패시터를 수용하지 않는다. 각 서브섹션은 2n-1C 크기와 같은 캐패시터를 수용하고 n는 0 내지 8까지의 정수이다. 각 서브섹션 및 대응하는 서브섹션은 같은 크기로된 캐패시터값을 수용할 필요가 있음을 인식해야한다.
도 5b에서 도시된 실시예하에서, MSB가 활성화될 때, 섹션(82 및 82')은 활성화되는 반면에 섹션(84 및 84')은 활성화되지 않는 다. 캐패시터 어래이는 중심점 주위에서 대칭이다. 그러므로 도 5a 및 5b에 도시된 레이아웃 기술은 미세한 캐패시터 크기를 정합함으로써 정합 에러를 최소 프로세스 기울기 충격으로써 제거한다.
도 6a및 6b에서, 비슷한 레이아웃 기술은 도 5a 및 5b의 그것으로서 도시된다. 주요 차이는 기하학적인 형태가 도 6a및 6b에서는 원형이라는 것이다.
A/D 변환기의 모든 비트가 대칭 배열로 되지 않는 다는 것을 인식해야한다. 그러나, MSB가 나머지 캐패시터와 비교될 때 최대 정합 에러는 발생한다. MSB가 나머지 캐패시터와 비교되어 정합 에러를 감소시킬 때 본 발명의 레이아웃은 대칭으로 된다.
본 발명이 양호한 실시예를 참고로 특히 도시 및 설명되지만, 형태 및 상세한 설명의 앞선 및 다른 변화가 본 발명의 정신 및 범위로부터 벗어남이 없이 이루어질 수 있음을 당업자는 이해하게된다.

Claims (26)

  1. 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술로서,
    캐패시터 어래이를 제공하는 단계와;
    상기 캐패시터 어래이를 중심점을 갖는 기하학적인 형태로 놓이게하는 단계와;
    복수의 제 1섹션 각각이 상기 제 1섹션으로부터 및 상기 중심점으로부터 상기 제 1섹션과 대략 같은 거리에 대각선으로 위치되는 대응하는 제 2섹션을 갖기위해, 상기 기하학적인 형태를 복수의 제 1섹션으로 분할하는 단계와;
    상기 복수의 제 1섹션 각각이 상기 대응하는 제 2섹션과 같은 값의 캐패시터 세트를 수용하기위해, 설정된 값의 캐패시터 세트를 상기 제 2섹션 각각에 수용하는 단계를 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  2. 제 1항에 있어서, 상기 제 1섹션 및 상기 대응하는 제 2섹션의 상기 캐패시터 세트 각각이 병렬로 함께 결합된 유닛 캐패시터를 구비하여 상기 설정된 값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  3. 제 1항에 있어서, 상기 복수의 제 1섹션들중 적어도 하나를 복수의 제 1서브-섹션으로 분할하는 단계와;
    상기 복수의 제 1서브-섹션 각각이 상기 중심점으로부터 및 상기 중심점으로부터 대략 같은 거리에 대각선으로 위치되는 대응하는 제 2서브-섹션을 갖기위해, 상기 복수의 제 1섹션들중 상기 적어도 하나의 상기 대응하는 제 2섹션을 복수의 제 2서브-섹션으로 분할하는 단계와;
    상기 복수의 제 1서브-섹션 각각이 상기 대응하는 제 2서브-섹션과 같은 값의 서브-캐패시터 세트를 수용하기위해, 설정된 값의 서브-캐패시터 세트를 상기 복수의 제 1서브-섹션 각각에 수용하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  4. 제 3항에 있어서, 상기 제 1서브-캐패시터 세트 각각 및 상기 제 2서브-캐패시터 각각이 병렬로 함께 결합된 유닛 캐패시터를 구비하여 상기 설정된 값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  5. 제 3항에 있어서, 상기 복수의 제 1섹션들중 적어도 하나 및 상기 대응하는 제 2섹션 또는 상기 복수의 제 1서브섹션들중 적어도 하나 및 상기 대응하는 제 2서브-섹션을 활성화시키는 단계를 더 구비하여 소망된 캐패시티브값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  6. 제 1항에 있어서, 상기 캐패시터 어래이를 기하학적인 구성으로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 정사각형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  7. 제 1항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 직사각형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  8. 제 1항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 원형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  9. 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술로서,
    캐패시터 어래이를 제공하는 단계와;
    상기 캐패시터 어래이를 중심점을 갖는 기하학적인 형태로 놓이게하는 단계와;
    상기 중심점을 공유하고 대각선으로 위치된 대응하는 섹션을 각기 갖는 4개의 같은 섹션으로 상기 기하학적인 형태를 분할하는 단계와;
    상기 대응하는 섹션과 같은 값의 캐패시터 세트를 수용하는 상기 섹션 각각에 설정된 값의 캐패시터 세트를 수용하는 단계를 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  10. 제 9항에 있어서, 상기 캐패시터 세트 각각이 병렬로 함께 결합된 유닛 캐패시터를 구비하여 상기 설정된 값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  11. 제 9항에 있어서, 상기 섹션들중 적어도 하나 및 상기 대응하는 섹션을 복수의 제 1서브-섹션으로 분할하는 단계와;
    상기 복수의 제 1서브-섹션 각각이 상기 중심점으로부터 대략 같은 거리로 대각선으로 위치된 대응하는 제 2서브-섹션을 갖기위해, 상기 섹션들중 상기 적어도 하나의 상기 대응하는 섹션을 복수의 제 2서브-섹션으로 분할하는 단계와;
    상기 복수의 제 1서브-섹션 각각이 상기 대응하는 제 2서브-섹션과 같은 값의 서브-캐패시터 세트를 수용하기위해, 설정된 값의 서브-캐패시터 세트를 상기 복수의 제 1서브-섹션 각각에 수용하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  12. 제 11항에 있어서, 상기 제 1서브-섹션들 및 상기 상보형(complementary) 제 2서브-섹션들의 상기 서브-캐패시터 세트 각각은 병렬로 함께 결합된 유닛 캐패시터를 구비하여 상기 설정된 값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  13. 제 11항에 있어서, 상기 섹션들중 적어도 하나 및 상기 대응하는 섹션 또는 상기 복수의 제 1서브섹션들중 적어도 하나 및 상기 대응하는 제 2서브-섹션을 활성화시키는 단계를 더 구비하여 소망된 캐패시티브값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  14. 제 9항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 정사각형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  15. 제 9항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 직사각형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  16. 제 9항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 원형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  17. 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술로서,
    캐패시터 어래이를 제공하는 단계와;
    중심점을 갖는 기하학적인 형태로 상기 캐패시터 어래이를 놓이게하는 단계와;
    복수의 제 1섹션 각각이 상기 제 1섹션으로부터 및 상기 중심점으로부터 상기 제 1섹션과 대략 같은 거리에 대각선으로 위치되는 대응하는 제 2섹션을 갖기위해, 상기 기하학적인 형태를 복수의 제 1섹션으로 분할하는 단계와;
    상기 복수의 제 1섹션들중 적어도 하나를 복수의 제 1서브-섹션으로 분할하는 단계와;
    복수의 제 1섹션 각각이 상기 중심점으로부터 및 상기 중심점으로부터 대략 같은 거리에 대각선으로 위치되는 대응하는 제 2섹션을 갖기위해, 상기 복수의 제 1섹션들중 적어도 하나의 상기 대응하는 제 2섹션을 복수의 제 2서브-섹션으로 분할하는 단계와;
    상기 복수의 제 1서브-섹션 각각이 상기 대응하는 제 2서브-섹션과 같은 값의 서브-캐패시터 세트를 수용하기위해, 설정된 값의 서브-캐패시터 세트를 상기 복수의 제 1섹션들중 상기 적어도 하나의 상기 복수의 제 1서브-섹션 각각에 수용하는 단계와;
    복수의 제 1서브-섹션으로 분할되지 않는 상기 제 1섹션들의 상기 대응하는 제 2섹션 각각이 같은 값의 캐패시터 세트를 수용하기위해, 설정된 값의 캐패시터 세트를 복수의 제 1서브-섹션으로 분할되지 않는 상기 제 1섹션 각각으로 수용하는 단계와;
    소망된 캐패시티브값을 얻도록 상기 복수의 제 1섹션들중 적어도 하나 및 상기 대응하는 제 2섹션 또는 상기 복수의 제 1서브섹션들중 적어도 하나 및 상기 대응하는 제 2서브-섹션을 활성화시키는 단계를 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  18. 제 17항에 있어서, 상기 제 1섹션 및 상기 대응하는 제 2섹션의 상기 캐패시터 세트 각각이 병렬로 함께 결합된 유닛 캐패시터를 구비하여 상기 설정된 값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  19. 제 17항에 있어서, 상기 제 1서브-캐패시터 세트 및 상기 제 2서브-캐패시터 세트 각각이 병렬로 함께 결합된 유닛 캐패시터를 구비하여 상기 설정된 값을 얻는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  20. 제 17항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 정사각형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  21. 제 17항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 직사각형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  22. 제 17항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 원형 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
  23. 제 1항의 방법에 따라 제조된 캐패시터 어래이.
  24. 제 9항의 방법에 따라 제조된 캐패시터 어래이.
  25. 제 17항의 방법에 따라 제조된 캐패시터 어래이.
  26. 제 1항에 있어서, 상기 캐패시터 어래이를 기하학적인 형태로 놓이게하는 상기 단계는 상기 캐패시터 어래이를 대칭적인 기하학적인 형태로 놓이게하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 어래이 정합을 개선하는 캐패시터 어래이 레이아웃 기술.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1294280B1 (it) * 1997-07-25 1999-03-24 Sgs Thomson Microelectronics Struttura di matrice capacitiva avente corretto rapporto capacitivo fra i condensatori componenti, particolarmente per convertitori
US6515842B1 (en) 2000-03-30 2003-02-04 Avx Corporation Multiple array and method of making a multiple array
US6297524B1 (en) * 2000-04-04 2001-10-02 Philips Electronics North America Corporation Multilayer capacitor structure having an array of concentric ring-shaped plates for deep sub-micron CMOS
US6480137B2 (en) * 2001-02-28 2002-11-12 Texas Instruments Incorporated Method of generating matched capacitor arrays
CA2395900A1 (en) * 2002-08-12 2004-02-12 Christopher Andrew Devries Matched vertical capacitors
KR100902503B1 (ko) * 2002-08-12 2009-06-15 삼성전자주식회사 다층 수직 구조를 갖는 고용량 커패시터
US6956520B2 (en) * 2003-06-03 2005-10-18 Silicon Labs Cp, Inc. SAR data converter with unequal clock pulses for MSBS to allow for settling
US7161516B2 (en) * 2003-07-22 2007-01-09 Maxim Integrated Products, Inc. Layout of dummy and active cells forming capacitor array in integrated circuit
CN1599254B (zh) * 2004-08-31 2010-04-07 东南大学 电容失配校准装置
US7728459B2 (en) 2006-05-02 2010-06-01 Mediatek Inc. Power supply for real-time clock generation
US7554789B2 (en) 2006-06-29 2009-06-30 Mediatek Inc. Capacitor array management
US7403147B2 (en) * 2006-11-29 2008-07-22 Sitime Corporation Precision capacitor array
TWI326495B (en) * 2006-12-29 2010-06-21 Ind Tech Res Inst Common centroid symmetry capacitor
TWI423595B (zh) * 2010-11-09 2014-01-11 Himax Tech Ltd 乘法型數位至類比轉換器及方法
US8766403B2 (en) * 2012-02-06 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor arrays for minimizing gradient effects and methods of forming the same
JP2014120615A (ja) * 2012-12-17 2014-06-30 Fujitsu Semiconductor Ltd 容量素子、容量アレイおよびａ／ｄ変換器
CN104681412A (zh) * 2015-02-02 2015-06-03 南京宇都通讯科技有限公司 匹配电容及其制造方法
JP6717071B2 (ja) * 2016-06-15 2020-07-01 セイコーエプソン株式会社 キャパシター回路、回路装置、物理量検出装置、電子機器及び移動体
TWI656744B (zh) * 2017-05-19 2019-04-11 瑞昱半導體股份有限公司 積體電路電容布局

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0652872B2 (ja) * 1983-12-21 1994-07-06 沖電気工業株式会社 ディジタルアナログ変換器
US4782323A (en) * 1986-05-30 1988-11-01 Hughes Aircraft Company Technique for maintaining a common centroid in switched element analog-to-digital converters
US4875046A (en) * 1986-07-11 1989-10-17 Brooktree Corporation Centroiding algorithm for networks used in A/D and D/A converters
US5583738A (en) * 1993-03-29 1996-12-10 Murata Manufacturing Co., Ltd. Capacitor array
US5625361A (en) * 1994-11-14 1997-04-29 Motorola, Inc. Programmable capacitor array and method of programming

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