KR20010108035A - 용량성 플래시 아날로그-디지털 컨버터 - Google Patents

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KR20010108035A
KR20010108035A KR1020017007852A KR20017007852A KR20010108035A KR 20010108035 A KR20010108035 A KR 20010108035A KR 1020017007852 A KR1020017007852 A KR 1020017007852A KR 20017007852 A KR20017007852 A KR 20017007852A KR 20010108035 A KR20010108035 A KR 20010108035A
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하임파스칼
모르타라알렉산드로
마사페터
하이트거프리드리히
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클라우스 로우스케
비숍 이노베이션 리미티드
추후보정
체에스에엠 센트레 스위쎄 데 엘렉트로니크 에트 데 미크로 테크니크 에스 아
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Abstract

병렬 용량성 비교기 브랜치의 어레이를 사용하여 제1 및 제2 아날로그 신호의 비율을 디지털 코드 표현으로 변환하는 용량성 플래시 아날로그-디지털 컨버터를 위한 전자회로가 개시되었다. 각각의 브랜치는 그 어레이 인덱스에 따라 디지털 코드의 한 비트를 동시에 계산한다. 제1 아날로그 신호는 제1 포지티브 신호 노드와 제1 네거티브 신호 노드를 포함하는 제1 신호 노드들간의 전압 차로서 인가된다. 제2 아날로그 신호는 제2 포지티브 신호 노드와 제2 네거티브 신호 노드를 포함하는 제2 신호 노드들간의 전압 차로서 인가된다.

Description

용량성 플래시 아날로그-디지털 컨버터{CAPACITIVE FLASH ANALOG TO DIGITAL CONVERTER}
커패시터는 대다수의 초고밀도 집적회로(VLSI) 공정에서 가장 정교한 디바이스이다. 이것이 대다수의 ADCs가 커패시터 및 전하 재분배 원리를 이용하는 이유중의 하나이다. 종래기술에서 가장 컴팩트한 구조는 하드웨어를 절약하기 위해 병렬로 변환을 수행하기 보단, 다수의 단계로 변환을 수행한다(예로서, US 특허 제 4,831,381, US 특허 제 4,517,549, US 특허 제 4,129,863 및 US 특허 제 4,922,252호). 이들 ADCs는 하드웨어 관점에선 효율적이지만, 변환을 위해 다수의 단계들이 필요하기때문에, 초고속으로 사용될 수 없다.
플래시 컨버터는 대부분 한 클록에서, 병렬로 변환을 수행한다. 종래기술의 대부분의 n-비트 구조는 일련의 2n기준전압을 발생시키기 위해 2n개 저항기를 갖춘저항성 래더와 입력전압을 병렬로 복수의 기준전압과 비교하기 위해 2n개 비교기를 사용한다. 이들 구조에서 저항성 래더를 기준전압에 연결하는 스위치의 저항이 고려되어야 한다.
US 특허 제 4,742,330호는 용량성 플래시 ADC를 개시한다. 이 ADC는 3 페이즈에서 2n개 병렬 브랜치를 이용하여 2n 비트 변환을 수행한다. 제1 페이즈에서, 오프세트 취소가 발생한다. 제2 및 제3 페이즈에서, n-비트 최상위 유효 비트(MSBs) 및 n-비트 최하위 유효 비트(LSBs)가 각각 획득된다. 제2 페이즈의 동작은 상기한 저항성 래더를 갖춘 종래의 플래시 ADC 구조의 동작과 밀접한 관계가 있다. MSBs는 입력신호가 유지되는 거친(coarse) 범위{Vi..Vi+1}를 결정한다. 제3 페이즈에서, LSBs는, 각각이 log2n 2진 가중된 컨버터를 포함하는, 2n개 병렬 브랜치를 사용하여 거친 전압 범위{Vi..Vi+1}를 2n개 정밀한 전압 레벨로 분할함으로서, 결정된다. 이들 컨버터의 일부는 두 극단 사이에서의 보간을 위해 Vi및 기타 Vi+1에 연결된다. 2n개 비교기는 입력전압을 발생된 2n개 정밀한 기준 전압과 병렬로 비교한다.
종래 기술의 ADC 구현의 일반적인 특징은 그 구조가 두 개의 입력전압 즉, 변환되는 신호전압과 기준 전압에 대해 대칭이 아니라는 것이다. 일반적으로, 기준 전압은 시간에 따라 변동되지 않는 것으로 가정된다. 하기의 설명에서 이들 제한사항을 극복하는 원리가 설명된다.
본 발명의 목적은 공지된 용량성 플래시 ADC 회로의 하나이상의 단점을 완화 또는 극복하는 용량성 플래시 ADC를 위한 전자회로를 제공하는 것이다.
ㆍ 회로 구조가 두 개의 입력전압에 대해 대칭이고, 이에따라 변환되는 신호전압과 기준 전압이 동작 동안 상호교환되고,
ㆍ 기준 전압이 시간에 따라 변동할 수 있고 더욱이 변환되는 신호전압과 마찬가지의 고주파 성분을 가질 수 있고,
ㆍ VLSI 공정-커패시터의 가장 정교한 엘리먼트에 의한 연산으로부터 이득을 얻게되고,
ㆍ 한 클록 사이클내에서 아날로그에서 디지털로 변환하고, 및
ㆍ 구조가 제어하기 간명한 것이 바람직하다.
본 발명은 아날로그를 디지털로 변환하는 아날로그-디지털 컨버터(ADCs;Analog-to-Digital Converters)에 관한 것으로, 상세히는 정교한 용량성 가중부여, 일 클록 사이클 변환, 간명한 제어, 상호교환가능한 입력 및 선형 또는 비선형 변환을 갖춘 플래시 ADCs를 위한 전자회로에 관한 것이다.
도 1은 두 아날로그 신호의 용량 비교에 대한 기본 원리를 나타내는 전자회로를 도시하는 도.
도 2는 도 1에 도시된 전자회로의 대응하는 차동 장치를 도시하는 도.
도 3은 본 발명에 따른 용량성 플래시 ADC를 위한 전자회로를 도시하는 도.
도 4는 도 3으로부터의 하나의 용량성 비교기 브랜치에 대한 상세도.
도 5는 본 발명에 따른 전자회로에 의해 수행된, 아날로그에서 디지털로의 변환에 대한 한 클록의 두 페이즈를 도시하는 도.
발명의 요약
본 발명은 병렬 용량성 비교기 브랜치의 어레이를 사용하여 제`1 및 제2 아날로그 신호의 비율을 디지털 코드 표현으로 변환하는 용량성 플래시 아날로그-디지털 컨버터를 위한 전자회로이고, 여기서 제1 아날로그 신호는 제1 포지티브 신호 노드와 제1 네거티브 신호 노드를 포함하는 제1 신호 노드들간의 전압 차로서 인가되고, 제2 아날로그 신호는 제2 포지티브 신호 노드와 제2 네거티브 신호 노드를 포함하는 제2 신호 노드들간의 전압 차로서 인가되며,
각각의 브랜치는 그 어레이 인덱스에 따라 디지털 코드의 한 비트를 동시에계산하고, 각각의 브랜치는,
(i) 포지티브 입력 노드, 네거티브 입력 노드, 포지티브 출력 노드 및 네거티브 출력 노드를 갖는 비교기,
(ii) 비교기의 포지티브 입력 노드에 연결된 포지티브 공통 플레이트를 갖는 제1 및 제2 포지티브 커패시터,
(iii) 비교기의 네거티브 입력 노드에 연결된 네거티브 공통 플레이트를 갖는 제1 및 제2 네거티브 커패시터, 및
(iv) 제1 및 제2 피드 백 스위치를 포함하고,
여기서, 상기 제1 및 제2 포지티브 커패시터는 각각이 제1 및 제2 신호 노드에 스위칭가능하게 연결된 제1 및 제2 포지티브 반대 플레이트를 또한 각각 갖고, 상기 제1 및 제2 네거티브 커패시터는 각각이 제1 및 제2 신호 노드에 스위칭가능하게 연결된 제1 및 제2 네거티브 반대 플레이트를 또한 각각 갖는다.
바람직하게, 아날로그로부터 디지털로의 변환은 제1 및 제2 페이즈를 포함하는 한 클록 사이클내에서 수행된다.
바람직하게, 디지털 코드는 디지털 써모미터 코드이다.
바람직하게, 클록 사이클의 제1 페이즈에서, 제1 포지티브 반대 플레이트는 제1 포지티브 신호 노드에 연결되고 제2 포지티브 반대 플레이트는 제2 네거티브 신호 노드에 연결되고, 제1 네거티브 반대 플레이트는 제1 네거티브 신호 노드에 연결되고 제2 네거티브 반대 플레이트는 제2 포지티브 신호 노드에 연결되고, 제1 피드백 스위치는 네거티브 출력 노드를 비교기의 포지티브 입력 노드에 연결하고제2 피드백 스위치는 포지티브 출력 노드를 비교기의 네거티브 입력 노드에 연결하며; 클록 사이클의 제2 페이즈에서, 제1 포지티브 반대 플레이트는 제1 네거티브 신호 노드에 연결되고 제2 포지티브 반대 플레이트는 제2 포지티브 신호 노드에 연결되고, 제1 네거티브 반대 플레이트는 제1 포지티브 신호 노드에 연결되고 제2 네거티브 반대 플레이트는 제2 네거티브 신호 노드에 연결되고, 제1 및 제2 피드백 스위치는 개방되고, 이렇게하여 비교기의 포지티브와 네거티브 출력 노드간의 전압차이의 극성에 의해 디지털 코드의 한 비트를 출력한다.
바람직하게, 각각의 제1 포지티브, 제1 네거티브, 제2 포지티브 및 제2 네거티브 커패시터의 커패시턴스는 그 브랜치의 어레이 인덱스에 따라 각각의 브랜치에 대해 상이하다.
바람직하게, 임의의 한 브랜치에서, 제1 포지티브 커패시터의 커패시턴스는 제1 네거티브 커패시터의 커패시턴스와 실질적으로 동일하고, 제2 포지티브 커패시터의 커패시턴스는 제2 네거티브 커패시터의 커패시턴스와 실질적으로 동일하다.
바람직하게, 임의의 한 브랜치에서, 제1 포지티브와 제2 포지티브 커패시터의 커패시턴스의 비율은 그 브랜치의 어레이 인덱스의 선형함수이고, 이렇게하여 제1 및 제2 아날로그 신호의 비율과 디지털 코드 사이에 선형 변환을 제공한다.
대안으로, 임의의 한 브랜치에서, 제1 포지티브와 제2 포지티브 커패시터의 커패시턴스의 비율은 그 브랜치의 어레이 인덱스의 비선형함수이고, 이렇게하여 제1 및 제2 아날로그 신호의 비율과 디지털 코드 사이에 비선형 변환을 제공한다.
바람직하게 상이한 브랜치의 각각의 커패시터의 커패시턴스의 비율은 어레이인덱스의 함수로서 선형을 이룬다.
대안으로, 상이한 브랜치의 각각의 커패시터의 커패시턴스의 비율은 어레이 인덱스의 함수로서 비선형을 이룬다.
바람직하게 제1 아날로그 신호는 주기적 신호의 위상각의 사인 함수에 대응하고, 제2 아날로그 신호는 주기적 신호의 위상각의 코사인 함수에 대응하며, 임의의 한 브랜치에서, 제1 포지티브와 제2 포지티브 커패시터의 커패시턴스의 비율은 그 브랜치의 어레이 인덱스의 선형함수의 탄젠트 함수이고, 이렇게하여 위상각과 이 위상각의 디지털 코드 표현간에 선형변환을 제공한다.
도 1은 본 발명에 따른 용량성 플래시 ADC의 전자회로의 기본 원리를 도시한다. 아날로그 입력 신호(ΔVx, ΔVr)및 출력 신호(ΔVout)는 대응하는 전압(Vx, Vr및 Vout)이 아닌, 전압 변이이다. ADC에 대한 종래의 논의에서, 입력신호(Vx)는 기준전압(Vr)의 소정 비율과 비교되어지는 신호전압일 수 있다. 그러나, 본 발명의 실시예에서, 상기 회로는 두 개의 입력신호에 대해 대칭이어야 하며, 따라서 고정된 기준이 없고 사실상 Vx및 Vr는 상호교환될 수 있다.
다음 설명에서, 커패시터의 플레이트가 다른 커패시터의 플레이트와 공유되면 그 플레이트를 "공통 플레이트"로 칭하고, 공유되지 않으면 "반대 플레이트"라 칭한다. 용량성 비교의 기본원리는 두 개의 입력 전압 변이가 도 1에 도시된 바와 같은 반대 플레이트에 인가된다는 것이다. 이들 변이는 반대 부호를 가지며, 따라서 한 변이는 커패시터의 공통 플레이트 전압을 감소시키는 한편 다른 전이는 그것을 증가시킨다. 커패시터가 클수록, 각각의 입력의 영향은 증가한다.
전하 보존 원리를 이용하여, 다음과 같은, 도 1의 비교기의 입력에 인가된 출력 전압 변이를 계산할 수 있다.
여기서, ΔVx및 ΔVr는 입력 전압 변이이고, Cx및 Cr는 각각의 커패시턴스 값이고 C0는 공통 플레이트와 접지사이의 기생 커패시턴스이다. 입력 전압 변이가 인가되기 이전에, Vout=0 인 것으로 가정되고, 따라서 입력 전압 변이 후에, 비교기출력은 입력 전압 변이의 부호에 좌우된다. 비교기 출력 "비트(Bit)"는 Vout이 증가하면 1이되고 Vout이 감소하면 -1이 된다. 수학식 1로부터 다음과 같은 비교기 출력을 얻을 수 있다.
결과적으로 용량성 비교기 회로는 커패시터스의 소정 비율(Cx/Cr)에 대해 입력 전압의 변이를 비교한다.
도 2는 도 1에 도시된 전자회로의 대응하는 차동 장치를 도시한다. 상기 차동 배열의 이점은 포지티브 및 네거티브 전압 변이는 차분 신호의 극성을 반전시킴으로써 단순하게 발생될 수 있다는 것이다.
도 3은 용량성 비교기의 병렬 브랜치의 어레이를 이용하여 제1 및 제2 아날로그 신호의 비율을 디지털코드로 변환하는 본 발명에 따른 용량성 플래시 ADC의 한 실시예를 도시한다. 본 실시예에서, 나타내어진 디지털 코드는 디지털 써모미터 코드이다. 그러므로, 예를들어, 십진 숫자 "5"에 대한 8-비트 표현은 00011111이고 십진 숫자 "6"에 대한 8-비트 표현은 00111111이다. 써모미터 코드이외의 디지털 코드는 본 발명에 따라 응용될 수 있음이 인식되어야 한다. 아날로그로부터 디지털로의 변환은 도 5에 도시된 바와 같이 제1 페이즈(31)와 제2 페이즈(32)를포함하는 한 클록 사이클(33) 내에서 수행된다. 제1 페이즈(31)에서 오프셋트 취소가 발생하는 반면에 제2 페이즈(31) 동안 아날로그로부터 디지털로의 실제적인 변환이 수행된다. 도 4는 도 3의 하나의 용량성 비교기 브랜치에 대한 상세도를 나타낸다.
제1 페이즈에서, 모든 스위치가 위치 "1"에 있는 도 3 및 4에 도시된 바와 같이, 스위치 셋트(11 및 12)는, 제1 아날로그 신호가(Vx)가 유효하게 포지티브 극성을 갖는 한편 제2 아날로그 신호가(Vr)가 유효하게 네거티브 극성을 갖도록, 제1 구성에 있다. 따라서 제1 포지티브 커패시터(20)의 제1 포지티브 반대 플레이트(20a)는 스위치 셋트(11)의 제1 포지티브 신호 노드(11a)에 연결되고, 제2 포지티브 커패시터(20)의 제2 포지티브 반대 플레이트(18a)는 스위치 셋트(12)의 제2 네거티브 신호 노드(12b)에 연결된다. 제1 네거티브 커패시터(21)의 제1 네거티브 반대 플레이트(21a)는 스위치 셋트(11)의 제1 네거티브 신호 노드(11b)에 연결되고, 제2 네거티브 커패시터(19)의 제2 네거티브 반대 플레이트(19a)는 스위치 셋트(12)의 제2 포지티브 신호 노드(12a)에 연결된다. 제 1 피드백 스위치(13)는 네거티브 출력 노드(16)를 비교기(15)의 포지티브 입력 노드(22)에 연결하고, 제 2 피드백 스위치(14)는 포지티브 출력 노드(17)를 비교기(15)의 네거티브 입력 노드(23)에 연결한다. 클로우즈된 피드백 스위치(13 및 14)를 통한 네거티브 피드백은 포지티브 입력 노드(22)와 네거티브 입력 노드(23)사이의 차동 전압과, 비교기(15)의 네거티브 출력 노드(16)와 포지티브 출력 노드(17) 사이의 차동전압을 모두 제로로 되어지게 한다.
제2 페이즈에서, 모든 스위치가 위치 "2"에 있는 것을 제외하곤 도시되진 않았지만 도 3 및 4에서와 마찬가지로, 스위치 셋트(11 및 12)는, 제1 아날로그 신호가(Vx)가 유효하게 네거티브 극성을 갖는 한편 제2 아날로그 신호가(Vr)가 유효하게 포지티브 극성을 갖도록, 제2 구성에 있다. 따라서 제1 포지티브 커패시터(20)의 제1 포지티브 반대 플레이트(20a)는 스위치 셋트(11)의 제1 네거티브 신호 노드(11b)에 연결되고, 제2 포지티브 커패시터(18)의 제2 포지티브 반대 플레이트(18a)는 스위치 셋트(12)의 제2 포지티브 신호 노드(12a)에 연결된다. 제1 네거티브 커패시터(21)의 제1 네거티브 반대 플레이트(21a)는 스위치 셋트(11)의 제1 포지티브 신호 노드(11a)에 연결되고, 제2 네거티브 커패시터(19)의 제2 네거티브 반대 플레이트(19a)는 스위치 셋트(12)의 제2 네거티브 신호 노드(12b)에 연결된다. 피드백 스위치(13 및 14)는 개방되고, 이렇게하여 비교기(15)의 네거티브 출력 노드(16)와 포지티브 출력 노드(17) 사이의 전압차이의 극성에 의해 써모미터 코드의 한 비트를 출력한다.
병렬 용량성 비교기 브랜치의 어레이에서의 커패시턴스의 비율은 아날로그를 디지털로 변환하기 위한 기준 레벨을 정의한다. 이제 이러한 기술이 도 4에 상세히 도시된 바와 같이, 용량성 비교기 브랜치(10)를 참조하여 설명된다. 모든 병렬 브랜치는 커패시터(18,19,20,21)의 실제 커패시턴스 값을 제외하고, 마찬가지의 전자회로를 갖는다는 것을 주목해야 한다.
병렬 브랜치의 전체 갯수(n)는 디지털 써모미터 코드의 레졸루션(즉, 비트의 수)를 결정하는 데, 예를들어 용량성 비교기의 8개 병렬 브랜치(n=8)가 사용된다면, ADC의 출력은 8비트인 레졸루션을 갖는다. 이러한 관점에서 써모미터 코드의 경우에 8비트 레졸루션은, 비중복 8 비트 2진 코드의 경우에서의 256 레벨이 아닌, 단지 8개의 상이한 레벨을 인코딩한다. n개 병렬 용량성 비교기 브랜치(예로서, 브랜치 10)는 모두 제1 및 제2 아날로그 신호에 대응하는 동일한 전압 변이를 수신하고, n 소정 커패시턴스 비율을 통해 병렬로 이들 전압 변이의 비율을 비교한다. 소정 비율은 가중 커패시턴스(20 및 18, 또는, 21 및 19)의 비율, 즉 Cx/Cr이다.
제1 및 제2 포지티브 커패시터(18 및 20)의 공통 플레이트(20b/18b)는 비교기(15)의 포지티브 입력 노드(22)에 연결되고, 제1 및 제2 네거티브 커패시터(21 및 19)의 공통 플레이트(21b/19b)는 비교기(15)의 네거티브 입력 노드(23)에 연결된다. 클록 사이클의 제2 페이즈 동안, 제1 포지티브 커패시터(20)의 제1 포지티브 반대 플레이트(20a)와 제1 네거티브 커패시터(21)의 제1 네거티브 반대 플레이트(21a)는 각각 제1 네거티브 신호 노드(11b)(Vx-) 및 제1 포지티브 신호 노드(11a)(Vx+)에 연결된다. 마찬가지로 제2 포지티브 커패시터(18)의 제2 포지티브 반대 플레이트(19a)와 제2 네거티브 커패시터(19)의 제2 네거티브 반대 플레이트(19a)는 제2 포지티브 신호 노드(12a)(Vr+)와 제2 네거티브 신호 노드(Vr-)에 각각 연결된다. 제1 포지티브 및 네거티브 커패시터(20 및 21)의 커패시턴스는 정확하게 매칭되고(즉 동일한 커패시턴스를 갖고) 제2 포지티브 및 네거티브 커패시터(18및 19)의 커패시턴스도 마찬가지로 매칭된다. 그러므로, 클록 사이클의 제 2 페이즈 동안, 비교기(5)의 포지티브 입력 노드(22)와 네거티브 입력 노드(23)에서의 전압 변이는 각각 수학식 1로부터 얻어질 수 있다.
여기서 Vr+및 Vr-는 각각 제2 아날로그(차동 전압) 신호 Vr(즉,Vr= Vr+- Vr-)에 기인한 스위치 세트(12)의 제2 포지티브 신호 노드(12a) 및 제2 네거티브 신호 노드(12b)에서의 각각의 전압이고, Vx+및 Vx-는 각각 제1 아날로그(차동 전압) 신호 Vx(즉,Vx= Vx+- Vx-)에 기인한 스위치 세트(11)의 제1 포지티브 신호 노드(11a) 및 제1 네거티브 신호 노드(11b)에서의 각각의 전압이고, Cx는 Vx의 가중 커패시턴스이고, C0는 각각의 공통 플레이트와 접지 사이의 기생 커패시컨스이다.
그러므로 비교기(15)의 포지티브 입력 노드(22)와 네거티브 입력 노드(23) 사이의 차동 전압 변이는 아래와 같은 감산에 의해 주어진다.
일반적으로, 비교기(15)의 포지티브 출력 노드(16)와 네거티브 출력 노드(17) 사이의 차동 전압 변이에 대응하는, 써모미터 코드의 n-번째 비트는 수학식 2와 마찬가지로 얻어질 수 있다.
2진 스트링(비트,1;비트,2;비트,3;... 비트,n)은 따라서 제1 및 제2 아날로그(차동 전압) 신호의 비율 Vr/Vx에 대한 디지털 n-비트 써모미터 코드 표현을 포함한다.
제1 아날로그 신호(Vx)를 아날로그로부터 디지털로 변환하는 선형 ADC를 획득하기 위해, 제2 아날로그 신호(Vr)가 기준으로서 인가되고 가중 커패시턴스 비율이 어레이 인덱스의 선형 함수이도록 배열된다. 따라서:
Cx,1/Cr,1= n
Cx,2/Cr,2= n-1
Cx,3/Cr,3= n-2
.
.
.
Cx,n/Cr,n= 1
본 실시예에서, 큰 아날로그 신호(즉, 기준 전압)의 가중 커패시턴스는 작은 아날로그 신호(즉,아날로그로부터 디지털로의 변환이 수행되어야 하는 전압 신호)의 가중 커패시턴스 보다 작다는 것을 주목하여야 한다. 결과적으로 이 배열에서, 입력 신호는 커패시턴스 비율을 고정시킨 후엔 상호교환가능하지 않다.
본 발명에 따른 전자회로에 대한 기타 가능한 실시예에서, 커패시턴스 비율의 세트는 선형으로 배치된 벡터에 제한되지 않는다. 무변화조차 실제로 필요하지 않다.
이러한 가능한 실시예중의 하나는 특정한 비선형 ADC의 전자회로이다. 주기적 신호의 위상각(α)은 인코딩되어야 하지만, 위상각(α)은 직접적으로 액세스될 수는 없다. 위상각(α)에 대해 이용가능한 직접적인 정보는 단지 두 개의 아날로그 신호인 데, 그중 하나는 위상각의 사인 함수에 비례하고, 다른 하나는 위상각의 코사인 함수에 비례한다. 즉:
Vr= c ．sin(α)
Vx= c ．cos(α)
위상각(α)으로부터 α에 대한 n-비트 써모미터 코드 표현으로의 선형 변환을 얻기 위해, 가중 커패시턴스 비율은 위상각의 탄젠트 함수이도록, 즉, 어레이 인덱스의 선형 함수의 탄젠트 함수이도록 설계된다. 즉, 0 <α< π/4 범위에서 변동하는 위상각(α)에 대해:
Cxi/Cri= tan(αi), α = iπ/4n, i = 1.....n
상기한 설명은 단지 예시적인 역할을 하고, 다수의 기타 실시예가 본 발명의 범위 및 정신내에서 가능함이 인식될 것이다.

Claims (11)

  1. 병렬 용량성 비교기 브랜치의 어레이를 사용하여 제1 및 제2 아날로그 신호의 속도를 디지털 코드 표현으로 변환하는 용량성 플래시 아날로그-디지털 컨버터를 위한 전자회로로서, 각각의 브랜치는 그 어레이 인덱스에 따라 디지털 코드의 한 비트를 동시에 계산하고, 제1 아날로그 신호는 제1 포지티브 신호 노드와 제1 네거티브 신호 노드를 포함하는 제1 신호 노드들간의 전압 차로서 인가되고, 제2 아날로그 신호는 제2 포지티브 신호 노드와 제2 네거티브 신호 노드를 포함하는 제2 신호 노드들간의 전압 차로서 인가되는, 상기 용량성 플래시 아날로그-디지털 컨버터를 위한 전자회로에 있어서, 상기 각각의 브랜치는,
    (i) 포지티브 입력 노드, 네거티브 입력 노드, 포지티브 출력 노드 및 네거티브 출력 노드를 갖는 비교기,
    (ii) 비교기의 포지티브 입력 노드에 연결된 포지티브 공통 플레이트를 갖는 제1 및 제2 포지티브 커패시터,
    (iii) 비교기의 네거티브 입력 노드에 연결된 네거티브 공통 플레이트를 갖는 제1 및 제2 네거티브 커패시터, 및
    (iv) 제1 및 제2 피드 백 스위치를 포함하고,
    상기 제1 및 제2 포지티브 커패시터의 각각은 제1 및 제2 신호 노드에 각각 스위칭가능하게 연결된 제1 및 제2 포지티브 반대 플레이트를 갖고, 상기 제1 및 제2 네거티브 커패시터의 각각은 제1 및 제2 신호 노드에 각각 스위칭가능하게 연결된 제1 및 제2 네거티브 반대 플레이트를 갖는 것을 특징으로 하는 전자회로.
  2. 제 1항에 있어서, 아날로그로부터 디지털로의 변환은 제1 및 제2 페이즈를 포함하는 한 클록 사이클내에서 수행되는 것을 특징으로 하는 전자회로.
  3. 제 1항에 있어서, 디지털 코드는 디지털 써모미터 코드인 것을 특징으로 하는 전자회로.
  4. 제 2항에 있어서, 클록 사이클의 제1 페이즈에서, 제1 포지티브 반대 플레이트는 제1 포지티브 신호 노드에 연결되고 제2 포지티브 반대 플레이트는 제2 네거티브 신호 노드에 연결되고, 제1 네거티브 반대 플레이트는 제1 네거티브 신호 노드에 연결되고 제2 네거티브 반대 플레이트는 제2 포지티브 신호 노드에 연결되고, 제1 피드백 스위치는 네거티브 출력 노드를 비교기의 포지티브 입력 노드에 연결하고 제2 피드백 스위치는 포지티브 출력 노드를 비교기의 네거티브 입력 노드에 연결하며; 클록 사이클의 제2 페이즈에서, 제1 포지티브 반대 플레이트는 제1 네거티브 신호 노드에 연결되고 제2 포지티브 반대 플레이트는 제2 포지티브 신호 노드에 연결되고, 제1 네거티브 반대 플레이트는 제1 포지티브 신호 노드에 연결되고 제2 네거티브 반대 플레이트는 제2 네거티브 신호 노드에 연결되고, 제1 및 제2 피드백 스위치는 개방되고, 이렇게하여 비교기의 포지티브와 네거티브 출력 노드간의 전압차이의 극성에 의해 디지털 코드의 한 비트를 출력하는 것을 특징으로 하는 전자회로.
  5. 제 1항에 있어서, 제1 포지티브, 제1 네거티브, 제2 포지티브 및 제2 네거티브 커패시터의 각각의 커패시턴스는 그 브랜치의 어레이 인덱스에 따라 각각의 브랜치에 대해 상이한 것을 특징으로 하는 전자회로.
  6. 제 1항에 있어서, 임의의 한 브랜치에서, 제1 포지티브 커패시터의 커패시턴스는 제1 네거티브 커패시터의 커패시턴스와 실질적으로 동일하고, 제2 포지티브 커패시터의 커패시턴스는 제2 네거티브 커패시터의 커패시턴스와 실질적으로 동일한 것을 특징으로 하는 전자회로.
  7. 제 6항에 있어서, 임의의 한 브랜치에서, 제1 포지티브와 제2 포지티브 커패시터의 커패시턴스의 비율은 그 브랜치의 어레이 인덱스의 선형함수이고, 이렇게하여 제1 및 제2 아날로그 신호의 비율과 디지털 코드 사이에 선형 변환을 제공하는 것을 특징으로 하는 전자회로.
  8. 제 6항에 있어서, 임의의 한 브랜치에서, 제1 포지티브와 제2 포지티브 커패시터의 커패시턴스의 비율은 그 브랜치의 어레이 인덱스의 비선형함수이고, 이렇게하여 제1 및 제2 아날로그 신호의 비율과 디지털 코드 사이에 비선형 변환을 제공하는 것을 특징으로 하는 전자회로.
  9. 제 1항에 있어서, 상이한 브랜치의 각각의 커패시터의 커패시턴스의 비율은 어레이 인덱스의 함수로서 선형을 이루는 것을 특징으로 하는 전자회로.
  10. 제 1항에 있어서, 상이한 브랜치의 각각의 커패시터의 커패시턴스의 비율은 어레이 인덱스의 함수로서 비선형을 이루는 것을 특징으로 하는 전자회로.
  11. 제 8항에 있어서, 제1 아날로그 신호는 주기적 신호의 위상각의 사인 함수에 대응하고, 제2 아날로그 신호는 주기적 신호의 위상각의 코사인 함수에 대응하며, 임의의 한 브랜치에서, 제1 포지티브와 제2 포지티브 커패시터의 커패시턴스의 비율은 그 브랜치의 어레이 인덱스의 선형함수의 탄젠트 함수이고, 이렇게하여 위상각과 이 위상각의 디지털 코드 표현간에 선형변환을 제공하는 것을 특징으로 하는 전자회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180015048A (ko) * 2016-08-02 2018-02-12 삼성전자주식회사 믹서 출력에서 고조파를 제거하여 송신기를 선형화하는 시스템 및 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046179B1 (en) * 2004-02-13 2006-05-16 National Semiconductor Corporation Apparatus and method for on-chip ADC calibration
US7403150B1 (en) * 2006-09-20 2008-07-22 Alvand Technologies, Inc. Analog-to-digital converter architecture using a capacitor array structure
US8497690B2 (en) * 2008-10-27 2013-07-30 Microchip Technology Incorporated Automated capacitive touch scan
JP6503198B2 (ja) * 2015-03-05 2019-04-17 エイブリック株式会社 比較回路およびセンサ装置
US10582854B2 (en) * 2016-08-05 2020-03-10 Vital Connect, Inc. Temperature sensor for measuring thermistor resistance

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4129863A (en) * 1977-10-03 1978-12-12 Regents Of The University Of California Weighted capacitor analog/digital converting apparatus and method
US4517549A (en) * 1980-08-25 1985-05-14 Oki Electric Industry Co., Ltd. Weighted capacitor analogue-digital converters
DE3069190D1 (de) * 1980-12-11 1984-10-18 Itt Ind Gmbh Deutsche Mos-parallel a/d converter
US4395732A (en) * 1981-08-19 1983-07-26 Motorola Inc. Statistically adaptive analog to digital converter
EP0169535B1 (en) * 1984-07-23 1992-06-10 Nec Corporation Analog to digital converter
DE3750797D1 (de) * 1986-09-01 1995-01-12 Siemens Ag Analog-Digital-Umsetzer mit Kapazitätsnetzwerk.
US4742330A (en) * 1987-05-01 1988-05-03 The Regents Of The University Of California Flash A/D converter using capacitor arrays
US4831381A (en) * 1987-08-11 1989-05-16 Texas Instruments Incorporated Charge redistribution A/D converter with reduced small signal error
US5214430A (en) * 1989-01-31 1993-05-25 Zdzislaw Gulczynski Ladderless true flash analog-to-digital converter with automatic calibration
JPH03206730A (ja) * 1990-01-08 1991-09-10 Nec Corp アナログ・ディジタル変換回路
US5138319A (en) 1990-08-30 1992-08-11 Harris Corporation Two stage a/d converter utilizing dual multiplexed converters with a common converter
JP3235696B2 (ja) * 1993-09-20 2001-12-04 株式会社鷹山 多段スイッチ回路
KR950010763B1 (ko) * 1993-12-03 1995-09-22 재단법인한국전자통신연구소 커패시터형 전압분배기 회로
JPH09148932A (ja) * 1995-11-21 1997-06-06 Fuji Xerox Co Ltd Ａｄ変換器
US6268813B1 (en) * 1997-08-29 2001-07-31 Texas Instruments Incorporated Self-test for charge redistribution analog-to-digital converter
US6097326A (en) * 1998-05-26 2000-08-01 National Semiconductor Corporation Algorithmic analog-to-digital converter with reduced differential non-linearity and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180015048A (ko) * 2016-08-02 2018-02-12 삼성전자주식회사 믹서 출력에서 고조파를 제거하여 송신기를 선형화하는 시스템 및 방법

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