JPH09148932A - Ａｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、アナログ電圧信号をデジタル信号に
変換するＡ／Ｄ変換器に関し、基準電圧の配線数と入力
容量の低減化を図る。 【解決手段】２つの初段回路１０＿１，１０＿２；１０
＿２，１０＿３；…の出力電圧を容量分配して入力する
２段目回路４０＿１，４０＿２，…を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ電圧信号
をディジタル信号に変換するＡＤ変換器に関する。

【０００２】

【従来の技術】ディジタル信号処理の発達した今日、極
めて広範な分野でＡＤ変換器が使用されている。図７
は、従来の並列方式３ビットＡＤ変換器の構成図であ
る。２つの基準電圧ＶＲＨ，ＶＲＬが６個の抵抗器１０
０＿１，１００＿２，…，１００＿６により分圧される
ことにより得られた７つの基準電圧信号ＶＲＨ，ＶＲ
１，…ＶＲ５，ＶＲＬのそれぞれと、入力電圧信号ＶＩ
Ｎが、７個の比較器１０１＿１，１０１＿２，…，１０
１＿７のそれぞれで比較される。比較結果は、デコード
回路１０２でデコードされ、３ビットのディジタル値Ｄ
０〜Ｄ２が出力される。

【０００３】図８は、従来の比較器の構成図である。
尚、ここでは、図６に示す基準電圧信号ＶＲＨ，ＶＲ
１，ＶＲ２，…，ＶＲ５，ＶＲＬを代表して基準電圧信
号ＶＲＥＦと表記している。この図８に示す比較器１０
１には、各差動得増幅器１１１＿１，１１１＿２と、各
２つのスイッチ回路１１２＿１ａ，１１２＿１ｂ；１１
２＿２ａ，１１２＿２ｂとからなる、２つの単位回路１
１０＿１，１１０＿２が備えられている。各差動増幅器
１１１＿１，１１１＿２は、逆相入力端子１１１＿１
ａ，１１１＿２ａと同相入力端子１１１＿１ｂ，１１１
＿２ｂとの２つの入力端子、および逆相出力端子１１１
＿１ｃ，１１１＿２ｃと同相出力端子１１１＿１ｄ，１
１１＿２ｄとの２つの出力端子を有しており、各２つの
スイッチ回路１１２＿１ａ，１１２＿１ｂ；１１２＿２
ａ，１１２＿２ｂのうち各一方のスイッチ回路１１２＿
１ａ，１１２＿２ａは、各差動増幅器１１１＿１，１１
１＿２の逆相入力端子１１１＿１ａ，１１１＿２ａと逆
相出力端子１１１＿１ｃ，１１１＿２ｃとの間に備えら
れており、もう一方の各スイッチ回路１１２＿１ｂ，１
１２＿２ｂは、各差動増幅器１１１＿１，１１１＿２の
同相入力端子１１１＿１ｂ，１１１＿２ｂと同相出力端
子１１１＿１ｄ，１１１＿２ｄとの間に備えられてい
る。

【０００４】また、この比較器１０１には、さらに４つ
のスイッチ回路１１３＿１，１１３＿２，１１３＿３，
１１３＿４が備えられている。これら４つのスイッチ回
路１１３＿１，１１３＿２，１１３＿３，１１３＿４の
うち、スイッチ回路１１３＿１は、入力電圧信号ＶＩＮ
を一端１１３＿１ａから入力して他端１１３＿１ｂに伝
達する。

【０００５】また、スイッチ回路１１３＿２は、基準電
圧信号ＶＲＥＦをその一端１１３＿２ａから入力して他
端１１３＿２ｂに伝達する。またスイッチ回路１１３＿
３は、その一端１１３＿３ａが、スイッチ回路１１３＿
２の一端１１３＿２ａと接続され、他端１１３＿３ｂが
スイッチ回路１１３＿１の他端１１３＿１ｂと接続さ
れ、基準電圧信号ＶＲＥＦを、一端１１３＿３ａから他
端１１３＿３ｂに伝達する。さらにスイッチ回路１１３
＿４は、その一端１１３＿４ａが、やはりスイッチ回路
１１３＿２の一端１１３＿２ａと接続され、他端１１３
＿４ｂがスイッチ回路１１３＿４の他端１１３＿４ｂと
接続され、基準電圧ＶＲＥＦを、一端１１３＿４ａから
他端１１３＿４ｂに伝達する。尚、スイッチ回路１１３
＿２，１１３＿４は、後述する動作と合わせて考えると
一見無駄のようであるが、スイッチ回路のオン抵抗によ
る誤差やスイッチ回路をＭＯＳトランジスタで構成した
場合のフィードスルー誤差の低減のために配置されてい
るものである。

【０００６】さらに、この図７に示す比較器１０１には
スイッチ回路１１３＿１とスイッチ回路１１３＿３の各
他端１１３＿１ｂ，１１３＿３ｂどうしの接続点と、初
段の単位回路１１０＿１を構成する差動増幅器１１１＿
１の逆相入力端子１１１＿１ａとの間、スイッチ回路１
１３＿２，１１３＿４の各他端１１３＿２ｂ，１１３＿
４ｂどうしの接続点と差動増幅器１１１＿１の同相入力
端子１１１＿１ｂとの間、差動増幅器１１１＿１の逆相
出力端子１１１＿１ｃと、２段目の単位回路１１０＿２
を構成する差同増幅器１１１＿２の逆相入力端子１１１
＿２ａとの間、および、差動増幅器１１１＿１の同相出
力端子１１１＿１ｄと差動増幅器１１１＿２の同相入力
端子１１１＿２ｂとの間には、それぞれ、各容量素子１
１４＿１，１１４＿２，１１５＿１，１１５＿２が配置
されている。２段目の単位回路１１０＿２の出力端子、
すなわち差動増幅器１１１＿２の逆相出力端子１１１＿
２ｃおよび同相出力端子１１１＿２ｄは、ラッチ回路１
１６と接続されている。

【０００７】以上のように構成された比較器１０１にお
いて、先ず、スイッチ回路１１３＿１，１１３＿２，１
１２＿１ａ，１１２＿１ｂ，１１２＿２ａ，１１２＿２
ｂが閉じ、スイッチ回路１１３＿３，１１３＿４が開
く。このとき、差動増幅器１１１＿１に接続された２つ
の容量素子１１４＿１，１１４＿２の各一端には、それ
ぞれ、入力電圧信号ＶＩＮと基準電圧信号ＶＲＥＦが入
力される。

【０００８】一方、このときには、各差動増幅器１１１
＿１，１１１＿２は、逆相入力端子１１１＿１ａ，１１
１＿２ａと逆相出力端子１１１＿１ｃ，１１１＿２ｃと
が接続され、かつ同相入力端子１１１＿１ｂ，１１１＿
２ｂと同相出力端子１１１＿１ｄ，１１１＿２ｄとが接
続され、これらの差動増幅器１１１＿１，１１１＿２の
各２つの入力端子および各２つの出力端子は、いずれも
所定の電圧Ｖａに落ち着く。したがって、容量素子１１
４＿１，１１４＿２の差動増幅器１１１＿１側には、電
圧Ｖａが印加される。各容量素子１１４＿１，１１４＿
２のもう一端側には、それぞれ、入力電圧信号ＶＩＮ、
基準電圧信号ＶＲＥＦが印加されているため、各容量素
子１１４＿１，１１４＿２の容量をいずれもＣ１とする
と、各容量素子１１４＿１，１１４＿２には、それぞ
れ、Ｃ１・（Ｖａ−ＶＩＮ）、Ｃ１・（Ｖａ−ＶＲＥ
Ｆ）なる電荷が充電される。一方２つの差動増幅器１１
１＿１，１１１＿２に挟まれた２つの容量素子１１５＿
１，１１５＿２には、それら各容量素子１１５＿１，１
１５＿２の両端双方に電圧Ｖａが印加されるため、これ
らの容量素子１１５＿１，１１５＿２の電荷は０にキャ
ンセルされる。

【０００９】次に、スイッチ回路１１３＿１，１１３＿
２，１１２＿１ａ，１１２＿１ｂ，１１２＿２ａ，１１
２＿２ｂが開き、スイッチ回路１１３＿３，１１３＿４
が閉じる。このとき２つの容量素子１１４＿１，１１４
＿２には、いずれにも基準電圧信号ＶＲＥＦが入力され
るので、差動増幅器１１１＿１の逆相入力端子１１１＿
１ａには、電圧Ｖａ＋ＶＲＥＦ−ＶＩＮが入力され、同
相入力端子１１１＿１ｂには、電圧Ｖ１が入力される。
差動増幅器１１１＿１のゲインをＮ１とすると、差動増
幅回路１１１＿１の逆相出力端子１１１＿１ｃの出力電
圧と同相出力端子１１１＿１ｄの出力電圧との差は、Ｎ
１・（ＶＩＮ−ＶＲＥＦ）となる。

【００１０】この差動増幅器１１１＿１と２段目の差動
増幅器１１１＿２との間に配置された２つの容量素子１
１５＿１，１１５＿２の電荷はあらかじめ０にキャンセ
ルされているため、２段目の差動増幅器１１１＿２の逆
相入力端子１１１＿２ａ，同相入力端子１１１＿２ｂに
は、初段の差動増幅器１１１＿１の逆相出力端子１１１
＿１ｃ，同相出力端子１１１＿１ｄから出力された各電
圧がそれぞれそのまま入力される。２段目の差動増幅器
１１１＿２では、その差動増幅器１１１＿２のゲインＮ
２がさらに掛けられてラッチ回路１１６に入力され、比
較結果Ｏ１が出力される。

【００１１】

【発明が解決しようとする課題】図７に示す並列方式３
ビットＡＤ変換器の各比較器１０１＿１，１０１＿２，
…，１０１＿７として図８に示す比較器１０１を採用し
た場合、７つの比較器１０１＿１，１０１＿２，…，１
０１＿７に各基準電圧信号ＶＲＨ，ＶＲ１，ＶＲ２，…
ＶＲ５，ＶＲＬを供給するための配線が７本必要であ
り、また、入力電圧信号ＶＩＮにかかる入力容量は、７
・Ｃ１である。

【００１２】この図７に示すＡＤ変換器は僅か３ビット
のものであるが、さらに分解能の高いＡＤ変換器、すな
わちビット数の多いＡＤ変換器の場合、多数の基準電圧
を必要とし、それら多数の基準電圧を各比較器に供給す
るための配線面積が極めて大きくなってしまうという問
題がある。また、これとともに、入力電圧信号ＶＩＮ側
には、より大きな入力容量を駆動するための大容量バッ
ファを必要とし、ＡＤ変換器の消費電力の増大化を招い
ている。

【００１３】入力電圧信号ＶＩＮを上位と下位とに分け
て２段階にディジタル値に変換する直並列変換方式のＡ
Ｄ変換器が知られており、この直並列変換方式によれ
ば、並列方式のＡＤ変換器と比べれば、比較器の数を削
減することができ、したがって入力容量を低減すること
ができるが、この直並列変換方式においても、近年のＡ
Ｄ変換器の高分解能化、高速化が進むにつれて、基準電
圧の配線によるレイアウト面積の増大化、入力電圧信号
にかかる入力容量を駆動するための消費電力の増大化が
問題となっている。

【００１４】本発明は、上記事情に鑑み、基準電圧信号
の配線数と入力容量の低減化が図られたＡＤ変換器を提
供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成する本発
明のＡＤ変換器は、逆相入力端子と同相入力端子との２
つの入力端子、および逆相出力端子と同相出力端子との
２つの出力端子を有する差動増幅器と、この差動増幅器
の逆相入力端子と逆相出力端子との間、およびこの差動
増幅器の同相入力端子と同相出力端子との間それぞれに
配置された接断自在な２つのスイッチ回路とからなる単
位回路を複数備えたＡＤ変換器であって、上記単位回路
を備え入力電圧と基準電圧との差に対応する信号を出力
する、少なくとも２つの初段回路と、初段回路１つに対
応して１つ備えられた、上記単位回路を備え対応する１
つの初段回路の出力信号を入力する、少なくとも２つの
第１の２段目回路と、初段回路２つに対応して１つ備え
られた、上記単位回路を備え対応する２つの初段回路双
方の出力信号を入力する、少なくとも１つの第２の２段
目回路とを有し、上記初段回路それぞれが、入力電圧信
号および初段回路それぞれに応じた基準電圧信号のうち
のいずれか一方の第１の電圧信号を一端から入力して接
段自在に他端に伝達する第１のスイッチ回路と、入力電
圧信号および初段回路それぞれに応じた基準電圧信号の
うちの、上記第１の電圧信号とは異なる、いずれか他方
の第２の電圧信号を一端から入力して接断自在に他端に
伝達する第２のスイッチ回路と、第１のスイッチ回路の
上記他端とこの初段回路に備えられた上記単位回路を構
成する差動増幅器の逆相入力端子との間に配置された第
１の容量素子と、第２のスイッチ回路の上記他端とこの
初段回路に備えられた上記単位回路を構成する差動増幅
器の同相入力端子との間に配置された第２の容量素子
と、上記第１の電圧信号および上記第２の電圧信号のう
ちの一方の電圧信号を一端から入力して接断自在に他端
に伝達する、その他端が上記第１のスイッチ回路の上記
他端に接続されてなる第３のスイッチ回路と、上記一方
の電圧信号を一端から入力して接断自在に他端に伝達す
る、その他端が第２のスイッチ回路の上記他端に接続さ
れてなる第４のスイッチ回路とを備え、上記第１の２段
目回路それぞれが、この第１の２段目回路に対応する初
段回路に備えられた上記単位回路を構成する差動増幅器
の逆相出力端子と、この第１の２段目回路に備えられた
上記単位回路を構成する差動増幅器の逆相入力端子との
間に配置された第３の容量素子と、この第１の２段目回
路に対応する初段回路に備えられた上記単位回路を構成
する差動増幅器の同相出力端子と、この第１の２段目回
路に備えられた上記単位回路を構成する差動増幅器の同
相入力端子との間に配置された第４の容量素子とを備
え、上記第２の２段目回路が、この第２の２段目回路に
対応する２つの初段回路のうちの第１の初段回路に備え
られた上記単位回路を構成する差動増幅器の逆相出力端
子と、この第２の２段目回路に備えられた上記単位回路
を構成する差動増幅器の逆相入力端子との間に配置され
た第５の容量素子と、上記第１の初段回路に備えられた
上記単位回路を構成する差動増幅器の同相出力端子と、
この第２の２段目回路に備えられた上記単位回路を構成
する差動増幅器の同相入力端子との間に配置された第６
の容量素子と、この第２の２段目回路に対応する２つの
初段回路のうちの、上記第１の初段回路とは異なる第２
の初段回路に備えられた上記単位回路を構成する差動増
幅器の逆相出力端子と、この第２の２段目回路に備えら
れた上記単位回路を構成する差動増幅器の逆相入力端子
との間に配置された第７の容量素子と、上記第２の初段
回路に備えられた上記単位回路を構成する差動増幅器の
同相出力端子と、この第２の２段目回路に備えられた上
記単位回路を構成する差動増幅器の同相入力端子との間
に配置された第８の容量素子とを備えたことを特徴とす
る。

【００１６】ここで、上記本発明のＡＤ変換器は、上記
構成に加え、上記第１の２段目回路および上記第２の２
段目回路それぞれに対応して１つずつ備えられた、上記
単位回路を備え対応する１つの２段目回路の出力信号を
入力する、少なくとも２つの第１の３段目回路と、上記
第１の２段目回路および上記第２の２段目回路双方に対
応して１つ備えられた、上記単位回路を備え対応する２
つの２段目回路双方の出力信号を入力する、少なくとも
１つの第２の３段目回路とを有し、上記第１の３段目回
路それぞれが、この第１の３段目回路に対応する２段目
回路に備えられた上記単位回路を構成する差動増幅器の
逆相出力端子と、この第１の３段目回路に備えられた上
記単位回路を構成する差動増幅器の逆相入力端子との間
に配置された第９の容量素子と、この第１の３段目回路
に対応する２段目回路に備えられた上記単位回路を構成
する差動増幅器の同相出力端子と、この第１の３段目回
路に備えられた上記単位回路を構成する差動増幅器の同
相入力端子との間に配置された第１０の容量素子とを備
え、上記第２の３段目回路が、この第２の３段目回路に
対応する２つの２段目回路のうちの上記第１の２段目回
路に備えられた上記単位回路を構成する差動増幅器の逆
相出力端子と、この第２の３段目回路に備えられた上記
単位回路を構成する差動増幅器の逆相入力端子との間に
配置された第１１の容量素子と、上記第１の２段目回路
に備えられた上記単位回路を構成する差動増幅器の同相
出力端子と、この第２の３段目回路に備えられた単位回
路を構成する差動増幅器の同相入力端子との間に配置さ
れた第１２の容量素子と、この第２の３段目回路に対応
する２つの２段目回路のうちの上記第２の２段目回路に
備えられた上記単位回路を構成する差動増幅器の逆相出
力端子と、この第２の３段目回路に備えられた上記単位
回路を構成する差動増幅器の逆相入力端子との間に配置
された第１３の容量素子と、上記第２の２段目回路に備
えられた上記単位回路を構成する差動増幅器の同相出力
端子と、この第２の３段目回路に備えられた上記単位回
路を構成する差動増幅器の同相入力端子との間に配置さ
れた第１４の容量素子とを備えたものであってもよい。

【００１７】また、上記本発明のＡＤ変換器は、上記単
位回路を構成する２つのスイッチ回路、上記第１のスイ
ッチ回路、および上記第２のスイッチ回路からなる第１
のスイッチ回路群と、上記第３のスイッチ回路および上
記第４のスイッチ回路からなる第２のスイッチ回路群と
のうちの一方および他方を、相互に逆相の２相クロック
のうちの一方および他方それぞれで制御するスイッチ制
御回路を備えたものであってもよい。

【００１８】本発明のＡＤ変換器は、以上の構成を備え
たことにより、隣接する基準電圧どうしの中間の電圧、
もしくは隣接する基準電圧どうしの間を複数に分割した
電圧と、入力電圧との比較が可能となり、基準電圧の配
線本数と入力容量を大幅に減少させることが可能とな
る。また、インバータ回路を用いた比較器において、隣
接する基準電圧どうしの中間の電圧を生成する回路方式
が提案されており（信学技報 ＩＣＤ９３−５６（１９
９３−０７「１０ビット２０ＭＨｚ３０ｍＷＣＭＯＳＡ
ＤＣ」 電子技報通信学会 参照）、本発明と比べ外観
上は差動増幅器とインバータ回路との相違のようにも考
えられる。しかしながら、本発明では差動増幅器に入力
される入力電圧を直線的に変化させたときその増幅器の
逆相出力端子、同相出力端子から出力される２つの出力
電圧の傾き（直線に近似したときの傾き）の絶対値が互
いに異なるような状況で使用されるが、このような状況
において本発明のような容量分配の考え方（詳細は後述
する）を導入して正しい比較結果が得られるかどうかは
従来検討されていない。また差動増幅器の出力は非線形
的に変化し、この非線形性がどの程度の誤差につながる
かも従来検討されていない。このようなことから差動増
幅器を用いて基準電圧どうしの中間的な電圧と入力電圧
とを比較する構成は従来考えられていなかった。

【００１９】これに対し、本発明者は、シミュレーショ
ン等により、通常のＡＤ変換器における隣接する基準電
圧どうしの差分電圧は、例えば５０ｍＶないし１００ｍ
Ｖ等小さく、この程度の差分電圧の場合、線形と見なす
ことができる旨、および線形と見なしたときには、２つ
の出力の傾き（後述する）の絶対値が互いに異なってい
ても、差動増幅器を用いて、基準電圧どうしの中間の電
圧と入力電圧との比較を用いることができることを見い
出し本発明に至ったものである。このシミュレーション
の詳細は後述する。本発明では、インバータ回路ではな
く差動増幅器を用いているため、高精度のＡＤ変換器が
実現する。

【００２０】

【発明の実施の形態】以下、本発明の実施形態について
説明する。この図１には、複数の単位回路１０＿１，１
０＿２，…，１０＿８が示されている。各単位回路１０
＿１，１０＿２，…，１０＿８は、各差動増幅器１０＿
１＿１，１０＿２＿１，…，１０＿８＿１と、各２つの
スイッチ回路１０＿１＿２，１０＿１＿３；１０＿２＿
１，１０＿２＿３，…，１０＿８＿２，１０＿８＿３と
で構成されている。

【００２１】各差動増幅器１０＿１＿１，１０＿２＿
１，…，１０＿８＿１は、逆相入力端子と同相入力端子
との２つの入力端子、および逆相出力端子と同相出力端
子と２つの出力端子を有しており、各２つのスイッチ回
路１０＿１＿２，１０＿１＿３；１０＿２＿１，１０＿
２＿３，…，１０＿８＿２，１０＿８＿３のうちの各一
方のスイッチ回路１０＿１＿２，１０＿２＿２，…，１
０＿８＿２は各差動増幅器１０＿１＿１，１０＿２＿
１，…，１０＿８＿１の逆相入力端子と逆相出力端子と
の間、各２つのスイッチ回路１０＿１＿２，１０＿１＿
３；１０＿２＿１，１０＿２＿３，…，１０＿８＿２，
１０＿８＿３のうちのもう一方の各スイッチ回路１０＿
１＿３，１０＿２＿３，…，１０＿８＿３は、各差動増
幅器１０＿１＿１，１０＿２＿１，…，１０＿８＿１の
同相入力端子と同相出力端子との間に配置されている。

【００２２】この図１に示すＡＤ変換器は、上記の複数
の単位回路１０＿１，１０＿２，…，１０＿８を備えた
ＡＤ変換器であって、各単位回路１０＿１，１０＿２，
１０＿３，…を備え入力電圧ＩＮと各基準電圧ＶＲ１，
ＶＲ２，ＶＲ３，…との差に対応する信号を出力する複
数（図１では３つの図示）の初段回路２０＿１，２０＿
２，２０＿３，…と、初段回路２０＿１，２０＿２，２
０＿３，…１つに対応して１つ備えられた、単位回路１
０＿４，１０＿６，１０＿８，…を備え対応する１つの
初段回路２０＿１，２０＿２，２０＿３，…の出力信号
を入力する複数の第１の２段目回路３０＿１，３０＿
２，３０＿３，…と、初段回路２０＿１，２０＿２，２
０＿３，…２つに対応して１つ備えられた、単位回路１
０＿５，１０＿７，…を備え対応する２つの初段回路１
０＿１，１０＿２；１０＿２，１０＿３；…双方の出力
信号を入力する、少なくとも１つ（図１では２つ図示）
の第２の２段目回路４０＿１，４０＿２，…とを有して
いる。

【００２３】尚、ここでは各第２の２段目回路４０＿
１，４０＿２，…には、それぞれ、２つの初段回路２０
＿１，２０＿２、および２つの初段回路２０＿２，２０
＿３が対応している。ここで、上記の初段回路２０＿
１，２０＿２，２０＿３，…それぞれには、 （１−１）入力電圧信号ＶＩＮおよび各初段回路２０＿
１，２０＿２，２０＿３，…それぞれに応じた基準電圧
信号ＶＲ１，ＶＲ２，ＶＲ３，…のうちのいずれか一方
の第１の電圧信号（図１に示す例では入力電圧信号ＶＩ
Ｎ）を一端から入力して接段自在に他端に伝達する第１
のスイッチ回路２０＿１＿１，２０＿２＿１，２０＿３
＿１，… （１−２）入力電圧信号ＶＩＮおよび各初段回路２０＿
１，２０＿２，２０＿３，…それぞれに応じた基準電圧
信号ＶＲ１，ＶＲ２，ＶＲ３，…のうちの、上記第１の
電圧信号とは異なる、いずれか他方の第２の電圧信号
（図１に示す例では基準電圧信号ＶＲ１，ＶＲ２，ＶＲ
３，…）を一端から入力して接断自在に他端に伝達する
第２のスイッチ回路２０＿１＿２，２０＿２＿２，２０
＿３＿２，… （１−３）第１のスイッチ回路２０＿１＿１，２０＿２
＿１，２０＿３＿１，…の上記他端と各初段回路２０＿
１，２０＿２，２０＿３，…に備えられた単位回路１０
＿１，１０＿２，１０＿３，…を構成する差動増幅器１
０＿１＿１，１０＿２＿１，１０＿３＿１，…の逆相入
力端子との間に配置された第１の容量素子２０＿１＿
５，２０＿２＿５，２０＿３＿５， （１−４）第２のスイッチ回路２０＿１＿２，２０＿２
＿２，２０＿３＿２，…の上記他端と各初段回路２０＿
１，２０＿２，２０＿３，…に備えられた単位回路１０
＿１，１０＿２，１０＿３，…を構成する差動増幅器１
０＿１＿１，１０＿２＿１，１０＿３＿１，…の同相入
力端子との間に配置された第２の容量素子２０＿１＿
６，２０＿２＿６，２０＿３＿６，… （１−５）第１の電圧信号（図１に示す例では入力電圧
信号ＶＩＮ）および第２の電圧信号（図１に示す例では
各基準電圧ＶＲ１，ＶＲ２，ＶＲ３，…）のうちの一方
の電圧信号（図１に示す例では各基準電圧ＶＲ１，ＶＲ
２，ＶＲ３，…）を一端から入力して切断自在に他端に
伝達する、その他端が第１のスイッチ回路２０＿１＿
１，２０＿２＿１，…，２０＿３＿１，…の上記他端に
接続されてなる第３のスイッチ回路２０＿１＿３，２０
＿２＿３，…，２０＿３＿３，… （１−６）上記一方の電圧信号（図１に示す例では各基
準電圧ＶＲ１，ＶＲ２，ＶＲ３，…）を一端から入力し
て接断自在に他端に伝達する、その他端が第２のスイッ
チ回路２０＿１＿２，２０＿２＿２，２０＿３＿２，…
の前記他端に接続されてなる第４のスイッチ回路２０＿
１＿４，２０＿２＿４，２０＿３＿４，…が備えられて
いる。

【００２４】また、上記第１の２段目回路３０＿１，３
０＿２，３０＿３，…それぞれには、 （２−１）各第１の２段目回路３０＿１，３０＿２，３
０＿３，…に対応する初段回路２０＿１，２０＿２，２
０＿３，…に備えられた単位回路１０＿１，１０＿２，
１０＿３，…を構成する差動増幅器１０＿１＿１，１０
＿２＿１，１０＿３＿１，…の逆相出力端子と、各第１
の２段目回路３０＿１，３０＿２，３０＿３，…に備え
られた単位回路１０＿４，１０＿６，１０＿８，…を構
成する差動増幅器１０＿４＿１，１０＿６＿１，１０＿
８＿１，…の逆相入力端子との間に配置された第３の容
量素子３０＿１＿１，３０＿２＿１，３０＿３＿１… （２＿２）各第１の２段目回路３０＿１，３０＿２，３
０＿３，…に対応する初段回路２０＿１，２０＿２，２
０＿３，…に備えられた単位回路１０＿１，１０＿２，
１０＿３，…を構成する差動増幅器１０＿１＿１，１０
＿２＿１，１０＿３＿１，…の同相出力端子と、各第１
の２段目回路３０＿１，３０＿２，３０＿３，…に備え
られた単位回路１０＿４，１０＿６，１０＿８，…を構
成する差動増幅器１０＿４＿１，１０＿６＿１，１０＿
８＿１，…の同相入力端子との間に配置された第４の容
量素子３０＿１＿２，３０＿２＿２，３０＿３＿２…が
備えられている。

【００２５】さらに上記第２の２段目回路４０＿１，４
０＿２，…には、 （３−１）その第２の２段目回路４０＿１，４０＿２，
…に対応する２つの初段回路２０＿１，２０＿２，２０
＿３，…のうちの第１の初段回路２０＿１，２０＿２，
…に備えられた単位回路１０＿１，１０＿２，…を構成
する差動増幅器１０＿１＿１，１０＿２＿１，…の逆相
出力端子と、その第２の２段目回路４０＿１，４０＿
２，…に備えられた単位回路１０＿５，１０＿７，…を
構成する差動増幅器１０＿５＿１，１０＿７＿１，…の
逆相入力端子との間に配置された第５の容量素子４０＿
１，４０＿２，… （３−２）上記第１の初段回路２０＿１，２０＿２，…
に備えられた単位回路１０＿１，１０＿２，…を構成す
る差動増幅器１０＿１＿１，１０＿２＿１，…の同相出
力端子と、この第２の２段目回路４０＿１，４０＿２，
…に備えられた単位回路１０＿５，１０＿７，…を構成
する差動増幅器１０＿５＿１，１０＿７＿１，…の同相
入力端子との間に配置された第６の容量素子４０＿１＿
２，４０＿２＿２，… （３−３）この第２の２段目回路４０＿１，４０＿２，
…に対応する２つの初段回路２０＿１，２０＿２，２０
＿３，…のうちの、上記第１の初段回路２０＿１，２０
＿２，…とは異なる第２の初段回路２０＿２，２０＿
３，…に備えられた単位回路１０＿２，１０＿３，…を
構成する差動増幅器１０＿２＿１，１０＿３＿１，…の
逆相出力端子と、この第２の２段目回路４０＿１，４０
＿２，…に備えられた単位回路１０＿５，１０＿７，…
を構成する差動増幅器の逆相入力端子との間に配置され
た第７の容量素子４０＿１＿３，４０＿２＿３，… （３−４）上記第２の初段回路２０＿２，２０＿３，…
に備えられた単位回路１０＿２，１０＿３，…を構成す
る差動増幅器１０＿２＿１，１０＿３＿１，…の同相出
力端子と、この第２の２段目回路２０＿２，２０＿３，
…に備えられた単位回路１０＿２，１０＿３，…を構成
する差動増幅器１０＿２＿１，１０＿３＿１，…の同相
入力端子との間に配置された第８の容量素子４０＿１＿
４３，４０＿２＿４３，…が備えられている。

【００２６】また、第１の２段目回路３０＿１，３０＿
２，３０＿３，…および第２の２段目回路４０＿１，４
０＿２，…は、各ラッチ回路５０＿１，５０＿２，…に
接続されている。尚、この図１に示す基準電圧ＶＲ１，
ＶＲ２，ＶＲ３，…は、ＶＲ１＞ＶＲ２＞ＶＲ３＞…の
関係にあり、かつ、隣接する基準電圧どうしで等しい電
圧差すなわちＶＲ１−ＶＲ２＝ＶＲ２−ＶＲ３＝…の関
係にある。

【００２７】図１のＡＤ変換器の動作説明の前に、差動
増幅器の構成例および本発明にいうクロック制御回路に
相当する２相クロック生成回路について説明する。図２
は、差動増幅器をＭＯＳトランジスタで構成した場合の
一例を示す回路図である。ＭＯＳトランジスタＭ１、Ｍ
２はダイオード接続負荷であって差動出力ＶＯ１、ＶＯ
２を出力し、ＭＯＳトランジスタＭ３、Ｍ４はカスコー
ド負荷、ＭＯＳトランジスタＭ７はバイアス電圧ＶＢが
印加された定電流源負荷、ＭＯＳトランジスタＭ５、Ｍ
６は入力用トランジスタであって入力電圧ＶＩ１，ＶＩ
２が入力される。

【００２８】図１に示す各差動増幅器１０＿１＿１，１
０＿２＿１，…との対比では、２つの入力電圧ＶＩ１，
ＶＩ２の一方および他方がそれぞれ逆相入力および同相
入力に相当し、差動出力ＶＯ１，ＶＯ２の一方および他
方がそれぞれ逆相出力および同相出力に相当する。図３
は、２相クロック生成回路と、ＭＯＳトランジスタで構
成した２つのスイッチ回路を示した回路図である。

【００２９】外部からクロック信号ＣＬＯＣＫが入力さ
れ、２相クロック生成回路８０により位相が互いに反転
した２つのクロック信号ＣＬＯＣＫ１，ＣＬＯＣＫ２か
らなる２相クロックが生成される。２つのスイッチ回路
８１，８２は、２つのクロック信号ＣＬＯＣＫ１，ＣＬ
ＯＣＫ２により逆位相で動作するように制御される。す
なわち、スイッチ回路８１が閉のときはスイッチ回路８
２は開、スイッチ回路８１が開のときはスイッチ回路８
２は閉に制御される。これら２つのスイッチ回路８１，
８２は、それぞれ、後述する第１のスイッチ回路群およ
び第２のスイッチ回路群を代表している。尚、２つのス
イッチ回路８１，８２が一瞬たりとも同時に閉状態とな
ることを防止するために、それら２つのスイッチ回路８
１，８２双方が必ず同時に開となる状態を経るように２
相クロック生成回路を工夫することも行われているが、
ここでは本発明の特徴とは直接関係しないため、詳細説
明は省略する。

【００３０】図１に戻って、図１に示すＡＤ変換器の動
作について説明する。図１に示すＡＤ変換器は、図３を
参照して説明したように、２相クロックＣＬＯＣＫ１，
ＣＬＯＣＫ２により駆動される。最初に、第１のスイッ
チ回路２０＿１＿１，２０＿２＿１，２０＿３＿１，
…、第２のスイッチ回路２０＿１＿２，２０＿２＿２，
…，２０＿３＿２，…、および各単位回路１０＿１，１
０＿２，…，１０＿８に備えられた各２つのスイッチ回
路１０＿１＿２，１０＿１＿３；１０＿２＿１，１０＿
２＿３…，１０＿８＿２，１０＿８＿３；…からなる第
１のスイッチ回路群を閉、第３のスイッチ回路２０＿１
＿３，２０＿２＿３，２０＿３＿３，…、および第４の
スイッチ回路２０＿１＿４，２０＿２＿４，２０＿３＿
４，…からなる第２のスイッチ回路群を開にする。

【００３１】このとき、第１０の容量素子２０＿１＿
５，２０＿２＿５，２０＿３＿５，…の一端には、閉状
態にある第１のスイッチ回路２０＿１＿１，２０＿２＿
１，２０＿３＿１，…を経由して、入力電圧ＶＩＮが印
加され、これと同時に、第２の容量素子２０＿１＿６，
２０＿２＿６，２０＿３＿６…の一端には各基準電圧Ｖ
Ｒ１，ＶＲ２，ＶＲ３，…が印加される。また各差動増
幅器１０＿１＿１，１０＿２＿１，…，１０＿８＿１，
…はここでは理想的な特性を持つものと考え、オフセッ
ト誤差などによる出力電圧の違いを無視すると、各単位
回路１０＿１，１０＿２，…，１０＿８，…を構成する
各２つのスイッチ回路１０＿１＿２，１０＿１＿３；１
０＿２＿１，１０＿２＿３，…，１０＿８＿２，１０＿
８＿３；…が閉状態となって各差動増幅器１０＿１＿
１，１０＿２＿１，…，１０＿８＿１の入出力が短絡さ
れ、各入出力端子には、いずれにも電圧Ｖａが出力され
る。したがって各第１の容量素子２０＿１＿５，２０＿
２＿５，２０＿３＿５，…には、電圧（Ｖａ−ＶＩＮ）
に相当する電荷が蓄積され、各第２の容量素子２０＿１
＿６，２０＿２＿６，２０＿３＿６…には、各電圧（Ｖ
ａ−ＶＲ１），（Ｖａ−ＶＲ２），（Ｖａ−ＶＲ３），
…に相当する電荷が蓄積される。

【００３２】他の容量素子、すなわち第３の容量素子３
０＿１＿１，３０＿２＿１，３０＿３＿１，…、第４の
容量素子３０＿１＿２，３０＿２＿２，３０＿３＿２，
…、第５の容量素子４０＿１＿１，４０＿２＿１，…、
第６の容量素子４０＿１＿２，４０＿２＿２，…、第７
の容量素子４０＿１＿３，４０＿２＿３，…、第８の容
量素子４０＿１＿４，４０＿２＿４，…のいずれにもそ
の両端双方に電圧Ｖａが印加され、そこに蓄積されてい
た電荷は０にキャンセルされる。

【００３３】次に、スイッチ回路の開閉が逆になった場
合を考える。すなわち、このときには、第１のスイッチ
回路２０＿１＿１，２０＿２＿１，２０＿３＿１，…、
第２のスイッチ回路２０＿１＿２，２０＿２＿２，２０
＿３＿２，…、および各単位回路１０＿１，１０＿２，
…，１０＿８，…に備えられた各２つのスイッチ回路１
０＿１＿２，１０＿１＿３；１０＿２＿１，１０＿２＿
３…，１０＿８＿２，１０＿８＿３；…からなる第１の
スイッチ回路群を開、第３のスイッチ回路２０＿１＿
３，２０＿２＿３，２０＿３＿３，…、および第４のス
イッチ回路２０＿１＿４，２０＿２＿４，２０＿３＿
４，…からなる第２のスイッチ回路群を閉にする。この
ときには、各初段回路２０＿１，２０＿２，２０＿３，
…を構成する各容量素子、すなわち第１の容量素子２０
＿１＿５，２０＿２＿５，２０＿３＿５，…および第２
の容量素子２０＿１＿６，２０＿２＿６，２０＿３＿
６，…の各一端には、各基準電圧ＶＲ１，ＶＲ２，ＶＲ
３，…が印加され、したがって各初段回路２０＿１，２
０＿２，２０＿３，…を構成する各差動増幅器１０＿１
＿１，１０＿２＿１，１０＿３＿１，…の逆相入力端子
には、それぞれ各電圧（Ｖａ＋ＶＲ１−ＶＩＮ），（Ｖ
ａ＋ＶＲ２−ＶＩＮ），（Ｖａ＋ＶＲ３−ＶＩＮ），…
が入力され、各同相入力端子には、いずれにもＶａが入
力される。

【００３４】差動増幅器１０＿１＿１，１０＿２＿１，
１０＿３＿１，…のゲインをＮ１とすると各差動増幅器
１０＿１＿１，１０＿２＿１，１０＿３＿１，…の逆相
出力端子の出力電圧と同相出力端子の出力電圧との差は
Ｎ１・（ＶＲ１−ＶＩＮ），Ｎ１・（ＶＲ２−ＶＩ
Ｎ），Ｎ１・（ＶＲ３−ＶＩＮ），…となる。各初段回
路２０＿１，２０＿２，２０＿３，…を構成する差動増
幅器１０＿１＿１，１０＿２＿１，１０＿３＿１，…の
逆相出力端子および同相出力端子と、各第１の２段目回
路３０＿１，３０＿２，３０＿３，…を構成する差動増
幅器１０＿４＿１，１０＿６＿１，１０＿８＿１，…の
逆相入力端子および同相入力端子は、第３の容量素子３
０＿１＿１，３０＿２＿１，…，３０＿３＿１，…と各
第４の容量素子３０＿１＿２，３０＿２＿２，３０＿３
＿２，…を介して接続されており、各第１の２段目回路
３０＿１，３０＿２，３０＿３，…を構成する差動増幅
器１０＿４＿１，１０＿６＿１，１０＿８＿１，…の逆
相入力端子、同相入力端子には、初段回路２０＿１，２
０＿２，２０＿３，…を構成する差動増幅器１０＿１＿
１，１０＿２＿１，１０＿３＿１，…の逆相出力端子、
同相出力端子から出力された各電圧がそれぞれそのまま
入力される。各第１の２段目回路３０＿１，３０＿２，
３０＿３，…を構成する差動増幅器１０＿４＿１，１０
＿６＿１，１０＿８＿１，…では、その差動増幅器１０
＿４＿１，１０＿６＿１，１０＿８＿１，…のゲインＮ
２がかけられて、各ラッチ回路５０＿１，５０＿３，５
０＿５，…に入力され、比較結果Ｏ１，Ｏ３，Ｏ５，…
として出力される。

【００３５】また第２の２段目回路４０＿１，４０＿
２，…は、各２つの初段回路２０＿１，２０＿２，２０
＿３，…を構成する差動増幅器１０＿１＿１，１０＿２
＿１，１０＿３＿１，…と各容量素子４０＿１＿１，４
０＿１＿２，４０＿１＿３，４０＿１＿４；４０＿２＿
１，４０＿２＿２，４０＿２＿３，４０＿２＿４；…を
介して接続されており、したがってこれら各容量素子４
０＿１＿１，４０＿１＿２，４０＿１＿３，４０＿１＿
４；４０＿２＿１，４０＿２＿２，４０＿２＿３，４０
＿２＿４；…の持つ容量が全て等しい場合、例えば差動
増幅器１０＿５＿１の逆相入力端子には、差動増幅器１
０＿１＿１の逆相出力端子の出力電圧Ｎ１・（Ｖａ＋Ｖ
Ｒ１−ＶＩＮ）と差動増幅器１０＿２＿１の逆相出力端
子の出力端子Ｎ１・（Ｖａ＋ＶＲ２−ＶＩＮ）とが電圧
分配された電圧 ｛Ｎ１・（Ｖａ＋ＶＲ１−ＶＩＮ）＋Ｎ１・（Ｖａ＋ＶＲ２−ＶＩＮ）｝／２ ＝Ｎ１・｛Ｖａ＋（ＶＲ１＋ＶＲ２）／２−ＶＩＮ｝ が入力され、差動増幅器１０＿５＿１の同相入力端子に
は、差動増幅器１０＿１＿１の同相出力端子の出力電圧
Ｎ１・Ｖａとが電圧分配された電圧（Ｎ１・Ｖａ＋Ｎ１
・Ｖａ）／２＝Ｎ１・Ｖａが印加される。

【００３６】すなわち、第２の２段目回路４０＿１で
は、基準電圧ＶＲ１と基準電圧ＶＲ２の中間の基準電圧
（ＶＲ１＋ＶＲ２）／２を備えた場合と等価な差動増幅
が行われる。第２の２段目回路４０＿２についても同様
であり、基準電圧ＶＲ２と基準電圧ＶＲ３の中間の基準
電圧（ＶＲ２＋ＶＲ３）／２を備えた場合と等価な差動
増幅が行われる。

【００３７】このような、各第２の２段目回路４０＿
１，４０＿２，…における差動増幅の結果の出力電圧
は、各ラッチ回路５０＿２，５０＿４，…に入力され、
比較結果Ｏ２，Ｏ４，…として出力される。図４は、図
２の差動増幅器のシミュレーション結果を示すグラフを
示す図、図５は、図４の部分拡大図である。

【００３８】図４は、図２に示す差動増幅器を、その差
動増幅器の入出力を短絡したときの電圧ＶａがＶａ＝
２．５Ｖとなるように設計し、２つの入力Ｖ１，Ｖ２の
うち、入力ＶＩ２は、Ｖａ２．５Ｖに固定し、入力Ｖ１
を直線的に変化させたときの出力Ｖ０１，Ｖ０２の変化
を調べたものである。先ず、図５を参照して、図４に示
す出力Ｖ０１，Ｖ０２のほぼ直線の部分を直線で近似し
たときに電圧分配により正しい比較演算が行われる旨説
明し、次いで、図４を参照して直線からのずれによる誤
差について説明する。

【００３９】入力ＶＩ２を一定電圧（差動増幅器の入出
力を短絡したときの電圧Ｖａ）に固定し、入力ＶＩ１を
直線的に変化させたとき、２つの出力Ｖ０１，Ｖ０２は
図５に示すように互いに傾きの絶対値は異なるもののそ
れぞれ直線的にかつ互いに逆方向に変化する（直線から
のずれによる誤差については後述する）。ここでは、図
２の入力ＶＩ１，ＶＩ２は、図１に示す各差動増幅器１
０＿１＿１，１０＿２＿１，…，１０＿８＿１，…の逆
相入力端子および同相入力端子にそれぞれ対応し、図２
の出力Ｖ０１，Ｖ０２は、図１に示す各差動増幅器１０
＿１＿１，１０＿２＿１，…，１０＿８＿１，…の逆相
出力端子および同相出力端子にそれぞれ対応する。

【００４０】入力電圧ＶＩＮと２つの基準電圧ＶＲ１，
ＶＲ２が、図５に示すように、ＶＲ２＜（ＶＲ１＋ＶＲ
２）／２＜ＶＲ１の関係にあるとき、図１に示す初段回
路２０＿１を構成する差動増幅器１０＿１＿１の２つの
入力電圧（Ｖａ＋ＶＲ１−ＶＩＮ）およびＶａに対応し
て、逆相出力Ｖ１と同相出力Ｖ２が出力され、これらの
出力Ｖ１，Ｖ２は、第２の２段目回路４０＿１を構成す
る差動増幅器１０＿５＿１に、各容量素子４０＿１，４
０＿２，…を介して入力される。

【００４１】同様に、図１に示す初段回路２０＿２を構
成する差動増幅器１０＿２＿１の２つの入力電圧（Ｖａ
＋ＶＲ２−ＶＩＮ）およびＶａに対応して、逆相出力Ｖ
３と同相出力Ｖ４が出力され、これらの出力Ｖ３，Ｖ４
は、第２の２段目回路４０＿１を構成する差動増幅器１
０＿５＿１に、各容量素子４０＿１＿３，４０＿１＿４
を介して入力される。したがって第２の２段目回路４０
＿１を構成する差動増幅器１０＿５＿１の逆相入力端
子、同相入力端子には、容量分配により、それぞれ、
（Ｖ１＋Ｖ３）／２，（Ｖ２＋Ｖ４）／２が入力され
る。この電圧は入力電圧ＶＩＮと基準電圧（ＶＲ１＋Ｖ
Ｒ２）／２を入力する初段回路を備えた場合の出力に等
しく、したがって、第２の２段目回路４０＿１を構成す
る差動増幅器１０＿５＿１では、基準電圧（ＶＲ１＋Ｖ
Ｒ２）／２を入力する初段回路を備えたときと同等の差
動増幅が行われる。

【００４２】すなわち、図５に示すように、差動増幅器
の２つのＶＯ１，ＶＯ２出力の傾きの絶対値が異なって
いても、直線性が確保されるかぎり、差動増幅器を用
い、図１に示すような容量分配により、正しい比較結果
を得ることができる。次に図４を参照して直線性からの
ずれによる誤差について検討する。入力ＶＩ２をＶＩ２
＝Ｖａ＝２．５Ｖに固定し、入力ＶＩ１を直線的に変化
させたとき、２つの出力Ｖ０１，Ｖ０２は、図４に示す
ように、厳密には直線的には変化しない。

【００４３】ここで、ＶＩ１＝２．５２５Ｖ、ＶＩ１＝
２．４２５Ｖのときの２つの出力Ｖ０１，Ｖ０２（図２
参照）はそれぞれ、 ＶＩ１＝２．５２５Ｖ…Ｖ０１（ＶＩ１＝２．５２５Ｖ）＝２．１８５４Ｖ Ｖ０２（ＶＩ１＝２．５２５Ｖ）＝２．２６２４Ｖ ＶＩ１＝２．４２５Ｖ…Ｖ０１（ＶＩ１＝２．４２５Ｖ）＝２．３８２７Ｖ Ｖ０２（ＶＩ１＝２．４２５Ｖ）＝２．１５１５Ｖ であり、このときの容量分配による平均値を計算する
と、 ｛Ｖ０１（ＶＩ１＝２．５２５Ｖ）＋Ｖ０１（ＶＩ１＝２．４２５Ｖ）｝／２ ＝（２．１８５４Ｖ＋２．３８２７Ｖ）／２＝２．２８４１Ｖ …（１） ｛Ｖ０２（ＶＩ１＝２．５２５Ｖ）＋Ｖ０２（ＶＩ１＝２．４２５Ｖ）｝／２ ＝（２．２６２４Ｖ＋２．１５１５Ｖ）／２＝２．２０７０Ｖ …（２） になる。ＶＩ１＝２．５２５ＶとＶＩ１＝２．４２５Ｖ
との中央値、すなわちＶＩ１＝２．４７５Ｖのときの出
力Ｖ０１（ＶＩ１＝２．４７５Ｖ）、Ｖ０２（ＶＩ１＝
２．４７５Ｖ）は、 ＶＩ１＝２．４７５Ｖ…Ｖ０１（ＶＩ１＝２．４７５Ｖ）＝２．２８２７Ｖ …（３） Ｖ０２（ＶＩ１＝２．４７５Ｖ）＝２．２０５７Ｖ …（４） であり、上記（１）式と（３）式とを比較すると誤差は
０．００１４Ｖ、上記（２）式と（４）式とを比較する
と誤差は０．００１３Ｖとなる。つまり、中間電圧であ
るＶＩ１＝２．４７５Ｖを、図１に示す容量分配により
補間した場合、１ｍＶ程度の誤差が出ることになる。し
かし、ここでは基準電圧どうしの差分電圧は２．５２５
Ｖ−２．４２５Ｖ＝１００ｍＶであるので、１ｍＶ程度
の誤差は問題はない。

【００４４】このように、図１に示す実施形態によれ
ば、十分小さな誤差で、基準電圧の数を約半分に削減
し、したがって基準電圧の配線量と入力容量が半減した
ＡＤ変換器が構成される。尚、前述したインバータ回路
を用いて容量分配を行う比較器（信学技報 ＩＣＤ９３
−５６（１９９３−０７「１０ビット２０ＭＨｚ３０ｍ
ＷＣＭＯＳＡＤＣ」・電子技報通信学会 参照）では、
パイプライン処理を行っているため、クロックパルス数
にして２クロック後でないと比較結果が得られず、ま
た、フリップフロップ回路などのタイミング回路を多く
必要とするという問題があるが、本実施形態では、１ク
ロック分で比較結果を得ることができ、タイミング回路
もラッチ回路５０＿１，５０＿２，…等の少数で済むと
いう長所を有する。

【００４５】図６は、本発明のＡＤ変換器の別の実施形
態の特徴部分の回路図である。図１に示す実施形態との
相違点について説明する。この図６に示すＡＤ変換器に
は、第１の２段目回路３０＿１，３０＿２，…および第
２の２段目回路４０＿１，…それぞれに対応して１つず
つ備えられた、単位回路１０＿９，１０＿１１，１０＿
１３，…を備え対応する１つの２段目回路３０＿１，４
０＿１，３０＿２，…の出力信号を入力する、少なくと
も２つの第１の３段目回路６０＿１，６０＿２，６０＿
３，…と、第１の２段目回路３０＿１，３０＿２，…お
よび第２の２段目回路４０＿１，…双方に対応して１つ
備えられた、単位回路１０＿１１，…を備え対応する２
つの２段目回路３０＿１，４０＿１；４０＿１，３０＿
２；…双方の出力信号を入力する、少なくとも１つの第
２の３段目回路７０＿１，７０＿２，…とを有してい
る。

【００４６】ここで、上記第１の３段目回路６０＿１，
６０＿２，…それぞれは、 （４−１）その第１の３段目回路６０＿１，６０＿２，
…に対応する２段目回路３０＿１，４０＿１，３０＿
２，…に備えられた単位回路を構成する差動増幅器の逆
相出力端子と、この第１の３段目回路６０＿１，６０＿
２，…に備えられた単位回路１０＿９，１０＿１１，１
０＿１３，…を構成する差動増幅器の逆相入力端子との
間に配置された第９の容量素子６０＿１＿１，６０＿２
＿１，６０＿３＿１，… （４＿２）この第１の３段目回路６０＿１，６０＿２，
…に対応する２段目回路３０＿１，４０＿１，３０＿
２，…に備えられた単位回路を構成する差動増幅器の同
相出力端子と、この第１の３段目回路６０＿１，６０＿
２，…に備えられた単位回路１０＿９，１０＿１１，１
０＿１３，…を構成する差動増幅器の同相入力端子との
間に配置された第１０の容量素子６０＿１＿１，６０＿
２＿１，６０＿３＿１，…を備えている。

【００４７】また第２の３段目回路７０＿１，７０＿
２，…は、 （５−１）その第２の３段目回路７０＿１，７０＿２，
…に対応する２つの２段目回路３０＿１，４０＿１，３
０＿２，…のうちの第１の２段目回路３０＿１，３０＿
２，…に備えられた単位回路を構成する差動増幅器の逆
相出力端子と、この第２の３段目回路７０＿１，７０＿
２，…に備えられた単位回路１０＿１０，１０＿１２，
…を構成する差動増幅器の逆相入力端子との間に配置さ
れた第１１の容量素子７０＿１＿１，７０＿２＿１，… （５−２）第１の２段目回路３０＿１，３０＿２，…に
備えられた単位回路を構成する差動増幅器の同相出力端
子と、この第２の３段目回路７０＿１，７０＿２，…に
備えられた単位回路を構成する差動増幅器の同相入力端
子との間に配置された第１２の容量素子７０＿１＿２，
７０＿２＿３，… （５−３）この第２の３段目回路７０＿１，７０＿２，
…に対応する２つの２段目回路３０＿１，４０＿１，３
０＿２，…のうちの第２の２段目回路４０＿１，…に備
えられた単位回路を構成する差動増幅器の逆相出力端子
と、この第２の３段目回路７０＿１，７０＿２，…に備
えられた単位回路を構成する差動増幅器の逆相入力端子
との間に配置された第１３の容量素子７０＿１＿３，７
０＿２＿３，… （５−４）上記第２の２段目回路４０＿１，…に備えら
れた単位回路を構成する差動増幅器の同相出力端子と、
この第２の３段目回路７０＿１，７０＿２，…に備えら
れた単位回路を構成する差動増幅器の同相入力端子との
間に配置された第１４の容量素子７０＿１＿４，７０＿
２＿４，…を備えている。

【００４８】すなわち、図６に示すＡＤ変換器は、初段
回路２０＿１，２０＿２，…と第２の２段目回路４０＿
１，…との間に適用された構成と同様の構成が、２段目
回路３０＿１，４０＿１，３０＿２，…と第２の３段目
回路７０＿１，７０＿２，…との間にも適用されてい
る。このため、それら第２の２段目回路４０＿１，…と
第２の３段目回路７０＿１，７０＿２，…の容量素子の
もつ容量が全て同一であった場合、実質的に、隣接する
２つの基準電圧ＶＲ１，ＶＲ２の間が４等分された各基
準電圧（３ＶＲ１＋ＶＲ２）／４，（２ＶＲ１＋２ＶＲ
２）／４，（ＶＲ１＋３ＶＲ２）／４を入力したときと
等価な比較器が構成される。

【００４９】尚、図１，図６に示す各実施形態では、第
２の２段目回路４０＿１，…および第３の２段目回路７
０＿１，７０＿２，…の各容量素子は全て同じ容量を持
つものとして説明したが、容量を変えることにより、隣
接する２つの基準電圧（例えばＶＲ１とＶＲ２）の平均
電圧（ＶＲ１＋ＶＲ２）／２ではなく、いずれかの基準
電圧に寄った電圧（例えば（ＶＲ１＋ＶＲ２）／３）と
入力電圧とを比較するように構成することもでき、２つ
の初段回路の間に２つの第２の２段目回路を備え、ある
いは、２つの２段目回路の間に２つの第２の３段目回路
を備え、例えば（ＶＲ１＋ＶＲ２）／３と入力電圧との
比較と、（ＶＲ１＋ＶＲ２）／３と入力電圧との比較と
の双方を行ってもよく、さらに多数の第２の２段目回路
ないし第２の３段目回路を備え、隣接する２つの基準電
圧の間がさらに細かく分圧された各電圧と入力電圧との
比較を行うように構成してもよい。

【００５０】その場合、隣接する基準電圧間の分解能を
さらに向上させると共に入力容量をさらに低減すること
ができる。尚、図１ないし図６に示す実施形態は並列型
のＡ／Ｄ変換器に関するものであるが、並列型Ａ／Ｄ変
換器を上位変換と下位変換とに分けることにより、比較
器の数を減少させた直並列型Ａ／Ｄ変換器にも本発明を
適用することが可能である。また、複数のスイッチ回路
２０＿１＿１，２０＿１＿２，２０＿１＿３，２０＿１
＿４；２０＿２＿１，２０＿２＿２，２０＿２＿３，２
０＿２＿４；…および容量素子２０＿１＿５，２０＿１
＿６；２０＿２＿５，２０＿２＿６；…で構成される入
力部は、図１ないし図６に示す構成に限られるものでは
なく、例えばスイッチ回路２０＿１＿１，２０＿２＿
１，…を経由して各基準電圧ＶＲ１，ＶＲ２，…が入力
され、スイッチ回路２０＿１＿２，２０＿１＿３，２０
＿１＿４；２０＿２＿１，２０＿２＿２，２０＿２＿
３，２０＿２＿４；…を経由して入力電圧ＶＩＮが入力
されるように構成してもよく、その他本発明の範囲内で
変更しても同様の働きを得ることができる。

【００５１】また、図１に示す実施形態から図６に示す
実施形態への拡張、即ち、第２の３段目回路７０＿１，
７０＿２，…を含む３段目回路を備えたのと同様にし
て、さらに４段目回路を備え、隣接する基準電圧の間を
さらに細かく分割してもよい。

【００５２】

【発明の効果】以上説明したように、本発明によれば、
入力容量および基準電圧の数が削減され、このため入力
容量を充放電するために必要なバッファおよび基準電圧
生成のための基準電圧発生回路の電流容量を低減でき
る。また基準電圧の配線数の減少によりレイアウト面積
を減少することができる。また、本発明においては、差
動増幅器を用いているため、高精度のＡ／Ｄ変換器が実
現する。

【図面の簡単な説明】

【図１】本発明のＡＤ変換器の第１実施形態の回路図で
ある。

【図２】差動増幅器の一例を示す回路図である。

【図３】２相クロック生成回路と、２相クロックで制御
される２つのスイッチ回路の回路図である。

【図４】差動増幅器のシミュレーション結果を示す図で
ある。

【図５】差動増幅器のシミュレーション結果を示す部分
拡大図である。

【図６】本発明のＡＤ変換器の第２実施形態の回路図で
ある。

【図７】ＡＤ変換器の構成図である。

【図８】従来の比較器の一例を示す構成図である。

【符号の説明】

１０＿１，１０＿２，１０＿３，… 単位回路 １０＿１＿１，１０＿２＿１，１０＿３＿１，… 差動
増幅器 １０＿１＿２，１０＿２＿２，１０＿３＿２，… スイ
ッチ回路 １０＿１＿３，１０＿２＿３，１０＿３＿３，… スイ
ッチ回路 ２０＿１，２０＿２，２０＿３，… 初段回路 ２０＿１＿１，２０＿２＿１，２０＿３＿１，… 第１
のスイッチ回路 ２０＿１＿２，２０＿２＿２，２０＿３＿２，… 第２
のスイッチ回路 ２０＿１＿３，２０＿２＿３，２０＿３＿３，… 第３
のスイッチ回路 ２０＿１＿４，２０＿２＿４，２０＿３＿４，… 第４
のスイッチ回路 ２０＿１＿５，２０＿２＿５，２０＿３＿５，… 第１
の容量素子 ２０＿１＿６，２０＿２＿６，２０＿３＿６，… 第２
の容量素子 ３０＿１，３０＿２，３０＿３ 第１の２段目回路 ３０＿１＿１，３０＿２＿１，３０＿３＿１，… 第３
の容量素子 ３０＿１＿２，３０＿２＿２，３０＿３＿２，… 第４
の容量素子 ４０＿１，４０＿２ 第２の２段目回路 ４０＿１＿１，４０＿２＿１ 第５の容量素子 ４０＿１＿２，４０＿２＿２ 第６の容量素子 ４０＿１＿３，４０＿２＿３ 第７の容量素子 ４０＿１＿４，４０＿２＿４ 第８の容量素子 ５０＿１，５０＿２，５０＿３，… ラッチ回路 ６０＿１，６０＿２，６０＿３，… 第１の３段目回路 ６０＿１＿１，６０＿２＿１，６０＿３＿１ 第９の容
量素子 ６０＿１＿２，６０＿２＿２，６０＿３＿２ 第１０の
容量素子 ７０＿１，７０＿２ 第２の３段目回路 ７０＿１＿１，７０＿２＿１ 第１１の容量素子 ７０＿１＿２，７０＿２＿２ 第１２の容量素子 ７０＿１＿３，７０＿２＿３ 第１３の容量素子 ７０＿１＿４，７０＿２＿４ 第１４の容量素子 ８０ ２相クロック生成回路（スイッチ制御回路） ８１，８２ スイッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 逆相入力端子と同相入力端子との２つの
   入力端子、および逆相出力端子と同相出力端子との２つ
   の出力端子を有する差動増幅器と、該差動増幅器の逆相
   入力端子と逆相出力端子との間、および該差動増幅器の
   同相入力端子と同相出力端子との間それぞれに配置され
   た接断自在な２つのスイッチ回路とからなる単位回路を
   複数備えたＡＤ変換器であって、 前記単位回路を備え入力電圧と基準電圧との差に対応す
   る信号を出力する、少なくとも２つの初段回路と、前記
   初段回路１つに対応して１つ備えられた、前記単位回路
   を備え対応する１つの初段回路の出力信号を入力する、
   少なくとも２つの第１の２段目回路と、前記初段回路２
   つに対応して１つ備えられた、前記単位回路を備え対応
   する２つの初段回路双方の出力信号を入力する、少なく
   とも１つの第２の２段目回路とを有し、 前記初段回路それぞれが、 入力電圧信号および該初段回路それぞれに応じた基準電
   圧信号のうちのいずれか一方の第１の電圧信号を一端か
   ら入力して接段自在に他端に伝達する第１のスイッチ回
   路と、 入力電圧信号および該初段回路それぞれに応じた基準電
   圧信号のうちの、前記第１の電圧信号とは異なる、いず
   れか他方の第２の電圧信号を一端から入力して接断自在
   に他端に伝達する第２のスイッチ回路と、 前記第１のスイッチ回路の前記他端と該初段回路に備え
   られた前記単位回路を構成する差動増幅器の逆相入力端
   子との間に配置された第１の容量素子と、 前記第２のスイッチ回路の前記他端と該初段回路に備え
   られた前記単位回路を構成する差動増幅器の同相入力端
   子との間に配置された第２の容量素子と、 前記第１の電圧信号および前記第２の電圧信号のうちの
   一方の電圧信号を一端から入力して接断自在に他端に伝
   達する、該他端が前記第１のスイッチ回路の前記他端に
   接続されてなる第３のスイッチ回路と、 前記一方の電圧信号を一端から入力して接断自在に他端
   に伝達する、該他端が前記第２のスイッチ回路の前記他
   端に接続されてなる第４のスイッチ回路とを備え、 前記第１の２段目回路それぞれが、 該第１の２段目回路に対応する初段回路に備えられた前
   記単位回路を構成する差動増幅器の逆相出力端子と、該
   第１の２段目回路に備えられた前記単位回路を構成する
   差動増幅器の逆相入力端子との間に配置された第３の容
   量素子と、 該第１の２段目回路に対応する初段回路に備えられた前
   記単位回路を構成する差動増幅器の同相出力端子と、該
   第１の２段目回路に備えられた前記単位回路を構成する
   差動増幅器の同相入力端子との間に配置された第４の容
   量素子とを備え、 前記第２の２段目回路が、 該第２の２段目回路に対応する２つの初段回路のうちの
   第１の初段回路に備えられた前記単位回路を構成する差
   動増幅器の逆相出力端子と、該第２の２段目回路に備え
   られた前記単位回路を構成する差動増幅器の逆相入力端
   子との間に配置された第５の容量素子と、 前記第１の初段回路に備えられた前記単位回路を構成す
   る差動増幅器の同相出力端子と、該第２の２段目回路に
   備えられた前記単位回路を構成する差動増幅器の同相入
   力端子との間に配置された第６の容量素子と、 該第２の２段目回路に対応する２つの初段回路のうち
   の、前記第１の初段回路とは異なる第２の初段回路に備
   えられた前記単位回路を構成する差動増幅器の逆相出力
   端子と、該第２の２段目回路に備えられた前記単位回路
   を構成する差動増幅器の逆相入力端子との間に配置され
   た第７の容量素子と、 前記第２の初段回路に備えられた前記単位回路を構成す
   る差動増幅器の同相出力端子と、該第２の２段目回路に
   備えられた前記単位回路を構成する差動増幅器の同相入
   力端子との間に配置された第８の容量素子とを備えたこ
   とを特徴とするＡＤ変換器。
2. 【請求項２】 前記第１の２段目回路および前記第２の
   ２段目回路それぞれに対応して１つずつ備えられた、前
   記単位回路を備え対応する１つの２段目回路の出力信号
   を入力する、少なくとも２つの第１の３段目回路と、前
   記第１の２段目回路および前記第２の２段目回路双方に
   対応して１つ備えられた、前記単位回路を備え対応する
   ２つの２段目回路双方の出力信号を入力する、少なくと
   も１つの第２の３段目回路とを有し、 前記第１の３段目回路それぞれが、 該第１の３段目回路に対応する２段目回路に備えられた
   前記単位回路を構成する差動増幅器の逆相出力端子と、
   該第１の３段目回路に備えられた前記単位回路を構成す
   る差動増幅器の逆相入力端子との間に配置された第９の
   容量素子と、 該第１の３段目回路に対応する２段目回路に備えられた
   前記単位回路を構成する差動増幅器の同相出力端子と、
   該第１の３段目回路に備えられた前記単位回路を構成す
   る差動増幅器の同相入力端子との間に配置された第１０
   の容量素子とを備え、 前記第２の３段目回路が、 前記第２の３段目回路に対応する２つの２段目回路のう
   ちの前記第１の２段目回路に備えられた前記単位回路を
   構成する差動増幅器の逆相出力端子と、該第２の３段目
   回路に備えられた前記単位回路を構成する差動増幅器の
   逆相入力端子との間に配置された第１１の容量素子と、 前記第１の２段目回路に備えられた前記単位回路を構成
   する差動増幅器の同相出力端子と、該第２の３段目回路
   に備えられた前記単位回路を構成する差動増幅器の同相
   入力端子との間に配置された第１２の容量素子と、 該第２の３段目回路に対応する２つの２段目回路のうち
   の前記第２の２段目回路に備えられた前記単位回路を構
   成する差動増幅器の逆相出力端子と、該第２の３段目回
   路に備えられた前記単位回路を構成する差動増幅器の逆
   相入力端子との間に配置された第１３の容量素子と、 前記第２の２段目回路に備えられた前記単位回路を構成
   する差動増幅器の同相出力端子と、該第２の３段目回路
   に備えられた前記単位回路を構成する差動増幅器の同相
   入力端子との間に配置された第１４の容量素子とを備え
   たことを特徴とする請求項１記載のＡＤ変換器。
3. 【請求項３】 前記単位回路を構成する前記２つのスイ
   ッチ回路、前記第１のスイッチ回路、および前記第２の
   スイッチ回路からなる第１のスイッチ回路群と、前記第
   ３のスイッチ回路および前記第４のスイッチ回路からな
   る第２のスイッチ回路群とのうちの一方および他方を、
   相互に逆相の２相クロックのうちの一方および他方それ
   ぞれで制御するスイッチ制御回路を備えたことを特徴と
   する請求項１又は２記載のＡＤ変換器。