JP3638241B2 - 集積増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、バイポーラ・モノリシック集積素子による集積増幅回路に関し、特に、光ディスク用ピックアップ素子等の広帯域且つ高ゲインの増幅回路を演算増幅器に負帰還を掛けることによって実現するに際して、集積素子のデザインルールから制約される容量素子の最小値以下の容量値を必要とする集積増幅回路に関する。
【０００２】
【従来の技術】
光信号を受けてそれを増幅する光ディスク用ピックアップ素子等の増幅回路においては、現在読み取り/書き込み速度が飛躍的に上昇している。また、利用可能なディスクの種類の増加やユニットヘの低電圧,低消費電流化の要求から、利用光量が低下してきている。以上のことによって、上記増幅回路には、より広帯域,高ゲインが求められている。
【０００３】
上記増幅回路を演算増幅器に負帰還を掛けて実現する場合には、図３のような反転増幅器による回路等が考えられる。ここで、ＰＤ1は信号光を受けるフォトダイオード、Ａ1は演算増幅器、Ｒ1は帰還抵抗、Ｃ1は帰還回路における位相補償のための容量である。
【０００４】
この増幅回路において、上記帰還回路における位相補償のための容量Ｃ1の役割は、主に演算増幅器Ａ1の入力端子に接続されるフォトダイオードＰＤ1の容量成分Ｃpd1と、帰還抵抗Ｒ1および演算増幅器Ａ1の入力端子の入力インピーダンスＺi1の並列抵抗とによって、帰還回路の伝達関数に、τp＝Ｃpd1・(Ｒ1‖Ｚi1)に相当する周波数の極が発生してしまうのを、τz＝Ｃ1・Ｒ1に相当する周波数に零点を作ることによって打ち消し合せて、帰還増幅回路のループ位相が遅れ過ぎてしまうのを防ぐことにある。
【０００５】
上記増幅回路において広帯域化を図る場合には、上記演算増幅器Ａ1の増幅帯域は充分であるとすると、フォトダイオードＰＤ1の高速化(すなわち、容量成分Ｃpd1の低減)を図ることになる。このＣpd1の低減によって、帰還回路の伝達関数にできる極は、上記の式によって高周波側に移動することになる。ところが、この場合、位相補償回路によって作る零点も同様に高周波側に移動させないと、極と打ち消し合すことができず、広帯域化できなかったり、若しくは、帰還が不安定になって発振したりしてしまう。すなわち、τz＝Ｃ1・Ｒ1の値を小さくする必要がある。
【０００６】
また、上記増幅回路の高ゲイン化を図る場合には、帰還増幅回路全体のゲインを決めているのは帰還抵抗Ｒ1であるため、この帰還抵抗Ｒ1を大きくする必要がある。
【０００７】
これらを総合すると、上記増幅器の広帯域化,高ゲイン化に伴って、帰還回路の位相補償容量Ｃ1の値を減らす必要があることになる。
【０００８】
一方、バイポーラ・モノリシック集積素子において使用可能な容量素子としては、Ｐ‐Ｎ接合間容量や酸化珪素膜あるいは窒化珪素膜を誘電体とする容量(以下、酸化膜容量あるいは窒化膜容量と言う)等がある。そのうち、容量素子間の極性や印加電圧による容量値変動が少なく、容量の絶対値の製造ばらつきも少ないのは、酸化膜容量や窒化膜容量等の容量素子である。これらの容量素子は、図４に示すように、ＳiＯ2膜やＳi3Ｎ4膜等の誘電体膜１を電極２とＮ+拡散領域３とで挟み込む構造を有し、容量値を決めるのは誘電体膜１の膜厚と誘電体膜１に接触する電極２の接触面積とになる。尚、４は拡散側電極、５はＮ型エピタキシャル層、６はＰ型基板である。
【０００９】
ここで、上述の理由によって、容量値の小さい容量素子を作ろうとすると、誘電体膜１の膜厚を厚くするか、誘電体膜１に接触する電極２の接触面積を小さくするかの何れかになる。しかしながら、一般に、誘電体の膜厚は、他の素子の性能に影響を及ぼすこともあって容易に変えることができない。そのため、誘電体膜１に接触する電極２の面積を小さくすることになる。ところが、この電極２は電極用の金属膜をエッチングして作成されるため、電極２のサイズに関する製造バラツキはエッチング量のずれによることになる。したがって、電極サイズの縮小に伴って、誤差は２乗関数で増大することになる。逆に言えば、容量素子の製造バラツキを一定の範囲内に収めようとすると、電極サイズの最小値が定められてしまい、容量の最小値が定められることになる。つまり、何れにしても、帰還回路における位相補償のための容量Ｃ1を減らすことはできないということになる。
【００１０】
この問題の解決の方法として、図５に示すように、容量素子を直列に複数接続することで、１容量素子当りの容量値が小さくならないようにしながら、全体の容量値を小さな値にする方法がある。例えば、全て同一の容量値Ｃaを持つ容量素子をｎ段直列に接続すると、全体の容量値ＣはＣ＝Ｃa/ｎとなり、段数ｎを大きくすることで、回路規模が許す限り幾らでも小さい値の容量Ｃを作り出すことができるのである。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の容量素子を直列に複数接続して成る容量を含む帰還回路を有する反転増幅器においては、以下のような問題がある。すなわち、集積化された容量素子は、図４に示すように、誘電体膜１を電極２と拡散領域３とで挟み込む構造を有しているため、拡散領域３側に拡散領域３‐基板６間のＰ‐Ｎ接合間容量が必ず付くことになる。したがって、上記容量素子を直列に複数接続して成る容量を図３に示す反転増幅器に適用した場合、実際の回路においては、図６に示すように、総ての容量素子Ｃaの片方の端子に、拡散領域‐基板間のＰ‐Ｎ接合間容量Ｃpが寄生容量として付くことになる。
【００１２】
この寄生容量Ｃpは、上記容量素子Ｃaの直列接続とは関係なく、１つの容量素子Ｃaに必ず１つ付いてしまうものであり、図３に示すような帰還回路における位相補償のための容量Ｃ1を１つの容量素子で構成した反転増幅器の場合であっても、実際には容量Ｃ1の片方の端子に寄生容量(図示せず)が付いているのである。但し、一般的に演算増幅器Ａ1における出力端子のインピーダンスは低くなっている。したがって、上記寄生容量が付いている拡散領域側の端子を演算増幅器Ａ1の出力端子に接続すれば、寄生容量によってできる極は実用上問題がない程度の高い周波数の場合にしか現れないようにすることができる。そのために、この寄生容量を問題視する必要はないのである。
【００１３】
ところが、図６に示すように、帰還抵抗が複数個に分断され、夫々の帰還抵抗素子Ｒの接続点と基板電位との間に１個ずつ寄生容量Ｃpが接続されると、各寄生容量Ｃpは、対応する接続点におけるインピーダンスとの積で決まる極を発生してしまう。そのために、結果的に、直列接続された帰還抵抗素子Ｒと容量素子Ｃ全体とで所望の零点を作り出せたとしても、直列接続の内部の各点において極を発生させていることになり、設計上の伝達関数から大きくかけ離れてしまう。そのために、帰還増幅器としての設計通りの性能を出せないことになるという問題がある。
【００１４】
そこで、この発明の目的は、帰還抵抗素子および帰還位相補償容量素子を有する帰還回路の伝達関数に寄生容量に起因する極が発生することを防止できる広帯域且つ高ゲインの集積増幅回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、少なくとも正負２つの入力端子を有する演算増幅器と,この演算増幅器における出力端子と負入力端子との間に接続された負帰還回路を備えると共に,集積化された集積増幅回路であって、上記負帰還回路は,抵抗素子と容量素子を並列に接続して成る並列回路を複数個直列に接続して構成されており、上記負帰還回路を構成する並列回路の個数をＭとし、Ｎを上記並列回路の番号とし、互いに直列接続された任意の２個の並列回路のうち上記演算増幅器の負入力端子に近い側の並列回路を構成する上記抵抗素子の値をＲ(Ｎ)とする一方、上記容量素子の値をＣ(Ｎ)とし、上記演算増幅器の出力端子に近い側の並列回路を構成する上記抵抗素子の値をＲ(Ｎ＋１)とする一方、上記容量素子の値をＣ(Ｎ＋１)とし、上記４素子の接続点に拡散側の容量電極が接続されている容量素子が基板との間に持つ寄生容量の値をＣp(Ｎ)として、１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように、上記各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)を設定したことを特徴としている。
【００１６】
上記構成によれば、帰還回路を構成する抵抗素子および容量素子の各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)は、１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように設定されている。そのために、値Ｒ(１)〜値Ｒ(Ｍ−１)の各抵抗素子,値Ｃ(１)〜値Ｃ(Ｍ−１)の各容量素子および値Ｃp(１)〜値Ｃp(Ｍ−２)の各寄生容量で成る回路ブロックは、値Ｒの抵抗素子と値Ｃの容量素子との並列回路と等価と成る。したがって、値Ｃ(Ｍ−１)を有する容量素子が持つ寄生容量(Ｃp(Ｍ−１))に起因して上記帰還回路の伝達関数に発生する極が２つの零点の１つによって打ち消され、結果的に、上記伝達関数にはτz＝Ｃ(Ｍ)・Ｒ(Ｍ)で表わされる零点が１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００１７】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各容量素子の値を全て同一の値に揃えることが望ましい。
【００１８】
上記構成によれば、上記各並列回路を構成する各容量素子の値は全て同一の値に揃えられている。したがって、上記各容量素子は、その形状を同一に揃えて基板上に形成されることになる。こうして、当該集積増幅回路の製造中に発生する上記各容量素子における容量値の相対的なバラツキが最小限に抑えられる。
【００１９】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各抵抗素子の値を全て同一の値に揃えることが望ましい。
【００２０】
上記構成によれば、上記各並列回路を構成する各抵抗素子の値は全て同一の値に揃えられている。したがって、上記各抵抗素子は、その形状を同一に揃えて基板上に形成されることになる。こうして、当該集積増幅回路の製造中に発生する上記各抵抗素子における容量値の相対的なバラツキが最小限に抑えられる。
【００２１】
また、上記第１の発明の集積増幅回路は、上記負帰還回路を構成する並列回路の個数および上記各並列回路の時定数を、各並列回路を構成する容量素子の値が当該容量素子の寄生容量の値よりも大きくなるように設定することが望ましい。
【００２２】
上記容量素子は、誘電体膜を電極と拡散領域で挟み込んで構造されている。これに対して、当該容量素子に付く寄生容量は、上記拡散領域‐基板問のＰ‐Ｎ接合間容量であって構造が異なる。そのために、上記容量素子と寄生容量との間の整合は取り難い。上記構成によれば、上記容量素子の値は寄生容量の値に比べて大きな値になっているため、上記容量素子と寄生容量との整合が悪くなった場合でも該当する並列回路における時定数のズレは小さい。さらに、上記容量素子の値は寄生容量の値に比べて大きな値であるため、上記等式が成立する場合における右辺と左辺との時定数差が少なくなり、各素子の整合性が向上される。
【００２３】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する容量素子を、基板との間に形成された寄生容量が接続されている方の端子が他方の端子よりも上記演算増幅器の出力端子に近い側に位置して接続することが望ましい。
【００２４】
上記構成によれば、上記各容量素子は、寄生容量が接続されている方の端子が上記演算増幅器の出力端子に近い側に位置して接続されている。したがって、上記演算増幅器の出力端子に直接接続されている容量素子に付いた寄生容量も、上記演算増幅器の出力端子に直接接続されている。そして、上記演算増幅器の出力インピーダンスは低くなっている。その結果、上記出力インピーダンスとＭ番目の抵抗素子とで発生する極は非常に高い周波数となり、Ｍ番目の寄生容量に関する上記等式は考えなくてもよい。こうして、検討すべき等式の数が減らされる。
【００２５】
また、第２の発明の集積増幅回路は、少なくとも正負２つの入力端子を有する演算増幅器と,この演算増幅器における出力端子と負入力端子との間に接続された負帰還回路を備えると共に,集積化された集積増幅回路であって、上記負帰還回路は,抵抗素子と容量素子とを並列に接続して成る並列回路を複数個直列に接続して構成されており、上記各抵抗素子および各容量素子の値と,上記負帰還回路を構成する並列回路の個数を,上記演算増幅器と負帰還回路とで成るループの伝達関数に所定周波数の極および零点を所定個発生させるように設定したことを特徴としている。
【００２６】
上記構成によれば、上記負帰還回路を構成する各並列回路の抵抗素子及び容量素子の値と上記負帰還回路を構成する並列回路の個数が、負帰還増幅器のループの伝達関数に所定周波数の極および零点を所定個発生させるように設定される。こうして、上記負帰還回路以外にできる別の極や零点が相殺されたり、当該集積増幅回路の周波数特性等が意図的に操作される。
【００２７】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の集積増幅回路としての帰還増幅回路の回路図である。図１において、ＰＤ11は信号光を受けるフォトダイオード、Ａ11は演算増幅器、Ｒ11,Ｒ12は帰還抵抗、Ｃ11,Ｃ12は帰還回路の位相補償用の容量、Ｃp11は容量Ｃ11における拡散領域と基板との間に付く寄生容量、Ｃp12は容量Ｃ12における拡散領域と基板との間に付く寄生容量である。この場合、本帰還増幅回路は、(Ｒ11＋Ｒ12)のゲインで、ＰＤ11からの信号を増幅することになる。
【００２８】
上記構成の帰還増幅回路において、上記演算増幅器Ａ11は、全周波数で増幅率Ａを有する理想的な演算増幅器であると仮定する。そうすると、帰還抵抗Ｒ11,Ｒ12,容量Ｃ11,Ｃ12および寄生容量Ｃp11,Ｃp12で成る帰還回路のループ利得Ｔは、式(１)で表わされる。
ここで、ｓ＝jωである。
【００２９】
これよって、Ｒ11,Ｒ12,Ｃ11,Ｃ12,Ｃp11,Ｃp12からなる帰還回路は、τz1＝Ｃ11・Ｒ11とτz2＝Ｃ12・Ｒ12とに零点を持つ。さらに、上記式(１)の分母から、τp＝(Ｃ11＋Ｃ12＋Ｃp11)・(Ｒ11‖Ｒ12)に極を持つことになる。
【００３０】
ここで、Ｃ11・Ｒ11＝Ｃ12・Ｒ12とした場合、Ｃp11＝０と仮定すれば、
τp＝(２・Ｃ11)・(Ｒ11/２)＝Ｃ11・Ｒ11 …（２）
となるため、τz1(あるいはτz2)とτpとが等しくなる。その結果、τz1(あるいはτz2)とτpとは互いに打ち消し合うことになり、結果としてτz＝Ｃ11・Ｒ11の零点１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００３１】
ところが、「発明が解決しようとする課題」で述べたように、上記帰還増幅回路を集積素子で構成した場合には上記寄生容量を無くすことはできない。つまり、Ｃp11＝０とはならない。そのために、極の周波数が式(２)で表わされる周波数よりも低い方にズレ、結果として零点よりも低い周波数に極ができるためにτz1(あるいはτz2)とτpとは互いに打ち消し合うことができなくなり、補償回路の伝達関数に設計とのズレを生じさせることになるのである。
【００３２】
そこで、本実施の形態においては、図１に示す帰還増幅回路において、Ｃ11・Ｒ11＝(Ｃ12＋Ｃp11)・Ｒ12となるように、容量Ｃ12および帰還抵抗Ｒ12を調節するのである。そうすると、上記式(２)は、
τp＝(Ｃ11＋Ｒ11/Ｒ12・Ｃ11)・(Ｒ11‖Ｒ12)＝Ｃ11・Ｒ11 …（３）
となるため、τz1とτpとが全く同じ値になる。その結果、τz1とτpとは互いに打ち消し合って、結果的にτz2のみが残ることになる。そのために、不要な極はなくなって零点が１つのみとなり、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００３３】
また、図２に示すように、上記帰還回路の帰還位相補償容量および帰還抵抗を並列に接続して成る並列回路を直列接続する際における直列接続の段数を３段にした場合でも、以下のように、上述した２段の帰還増幅回路の考え方を適用することができる。先ず、Ｃ21・Ｒ21＝(Ｃ22＋Ｃp21)・Ｒ22となるように、容量Ｃ21,Ｃ22および帰還抵抗Ｒ21,Ｒ22を調節する。こうすることによって、Ｒ21,Ｒ22,Ｃ21,Ｃ22,Ｃp21からなるＴ字型の回路ブロックを、時定数がＣ22・Ｒ22であって抵抗成分が(Ｒ21＋Ｒ22)であるような抵抗と容量との並列接続回路と等価とみなすことができる。したがって、図２に示すように、上記Ｔ字型の回路ブロックを抵抗Ｒ(＝Ｒ21＋Ｒ22)と容量Ｃ(＝Ｃ22・Ｒ22/(Ｒ21＋Ｒ22))との並列回路に置き換えると図１に示す帰還増幅回路と同じとなり、図１の場合と同様に等式(４)を設定できる。
Ｃ・Ｒ＝(Ｃ23＋Ｃp22)・Ｒ23 …（４）
【００３４】
ここで、Ｃ＝Ｃ22・Ｒ22/(Ｒ21＋Ｒ22)、Ｒ＝(Ｒ21＋Ｒ22)であるから、式(４)は式(５)のように変形できる。
{Ｃ22・Ｒ22/(Ｒ21＋Ｒ22)}・(Ｒ21＋Ｒ22)＝Ｃ22・Ｒ22＝(Ｃ23＋Ｃp22)・Ｒ23…（５）
したがって、式(５)が成立するように、容量Ｃ22,Ｃ23および帰還抵抗Ｒ22,Ｒ23を調節すればよいことになる。
【００３５】
つまり、図２に示す３段直列接続の帰還増幅回路の場合には、
Ｃ21・Ｒ21＝(Ｃ22＋Ｃp21)・Ｒ22
Ｃ22・Ｒ22＝(Ｃ23＋Ｃp22)・Ｒ23
となるように各容量素子および帰還抵抗素子の値を設定することで、２段直列接続の帰還増幅回路の場合と全く同じように、不要な極の発生が防止されて零点が１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００３６】
以上のことは、上記並列回路の直列接続が３段以上である帰還増幅回路の場合にも、同じ手順を繰り返すことによって、上記直列接続が２段の帰還増幅回路と同様の結果になることを意味する。
【００３７】
すなわち、上記帰還回路を構成する上記並列回路の複数段直列接続のうち、任意の２段直列接続部分を考える。そして、当該２段直列接続のうち、演算増幅器Ａの負入力端子に近い側に位置する並列回路の抵抗素子および容量素子の夫々をＲ(Ｎ),Ｃ(Ｎ)(Ｎ：並列回路の番号)とし、演算増幅器Ａの出力端子に近い側に位置する並列回路の抵抗素子および容量素子の夫々をＲ(Ｎ＋１),Ｃ(Ｎ＋１)とすると、１≦Ｎ≦(Ｍ−１)の範囲で、式(６)
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１) …（６）
が成立するように、Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)の値を設定することによって、式(７)
τz＝Ｃ(Ｍ)・Ｒ(Ｍ) …（７）
で表わされる零点が１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作するのである。尚、Ｍは、上記直列接続の段数である。また、Ｎは、演算増幅器Ａの負入力端子に最も近い側に位置する並列回路を「１」とする。
【００３８】
また、上記式(６)に従って抵抗素子Ｒ(Ｎ)および容量素子Ｃ(Ｎ)夫々の値を決める際に、総ての容量素子Ｃ(Ｎ)(１≦Ｎ≦(Ｍ−１))の値を揃えれば、総ての容量素子Ｃ(Ｎ)の形も揃えることができるので、集積素子によって帰還増幅回路を構成する際に発生する製造上のバラツキを最小限に抑えることができる。したがって、精度よく時定数を設定して、安定な帰還増幅回路を構成できるのである。
【００３９】
但し、その場合には、各容量素子Ｃ(Ｎ)に並列接続される抵抗素子Ｒ(Ｎ)は、演算増幅器Ａの負入力端子に最も近い側に位置する抵抗素子Ｒ(１)から順に小さくなって行くことになる。したがって、直列接続されるＭ個の抵抗素子Ｒ(Ｎ)の抵抗値は総て異なることになる。尚、そのことが抵抗素子の製造上のバラツキに対して悪影響を及ぼすような場合には、逆に、総ての抵抗素子の値を揃えることも可能ではある。但し、そうすると、今度は、総ての容量素子の値が異なることになる。総ての抵抗素子の値を揃えるか、総ての容量素子の値を揃えるかは、素子の形状変化に対する製造上の精度が不利な方を揃えるように選択すればよいのである。
【００４０】
上述のように、本実施の形態においては、演算増幅器に帰還回路によって負帰還を掛ける帰還増幅回路を集積回路で構成する。その場合、上記帰還回路を、位相補償用の容量素子と帰還抵抗素子とを並列に接続した並列回路を直列に複数段接続して構成することによって、個々の容量素子の容量値を小さくすることなく補償回路の容量値を小さくして、広帯域化および高ゲイン化に伴う帰還回路の伝達関数にできる極の高周波側への移動に対処している。
【００４１】
その場合、上記帰還回路を構成する抵抗素子Ｒと容量素子Ｃとの並列回路の直列接続の段数をＭとし、上記演算増幅器Ａの負入力端子に最も近い側から付した並列回路の番号とＮとし、直列接続された並列回路で隣接している２並列回路のうちの演算増幅器Ａの負入力端子に近い側の並列回路の抵抗素子,容量素子をＲ（Ｎ),Ｃ(Ｎ)とし、遠い側の並列回路の抵抗素子,容量素子をＲ(Ｎ＋１),Ｃ(Ｎ＋１)とし、Ｎ番目の並列回路における容量Ｃ(Ｎ)に付く寄生容量をＣp(Ｎ)として、１≦Ｎ≦(Ｍ−１)の範囲で、Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)が成立するように、Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)の値を設定するのである。
【００４２】
こうするとによって、当該帰還回路の伝達関数に寄生容量Ｃp(Ｎ)に起因する不要な極が発生することを防ぎ、演算増幅器Ａの最も出力端子側に接続されているＭ番目の並列回路の時定数で表わされる周波数τz＝Ｃ(Ｍ)・Ｒ(Ｍ)に零点が１つだけ存在するようにできる。したがって、当該帰還回路における進み位相補償機能を正常に動作させることができる。すなわち、本実施の形態によれば、帰還増幅回路としての計算通りの性能を発揮させることができるのである。
【００４３】
また、図１に示すような上記並列回路が２段直列接続された帰還増幅回路において、Ｃ21・Ｒ21＝(Ｃ22＋Ｃp21)・Ｒ22という等式を成立させれば、帰還回路は零点が１つだけを有する進み位相補償回路として機能することは上述の通りである。ところが、この等式をあえて成立させなかった場合には、上記の通り、
τz1＝Ｃ11・Ｒ11
τz2＝Ｃ12・Ｒ12
という時定数にて零点が２箇所、
τp＝(Ｃ11＋Ｃ12＋Ｃpl1)・(Ｒ11‖Ｒ12)
という時定数にて、極が１箇所できることになる。これらの等式は如何なる場合でも成立するため、上記極と零点との間隔を意図的に広げたり狭めたりすることができる。したがって、この特性を利用して、当該帰還回路以外にできる別の極や零点を相殺したり、ループ全体の利得‐位相特性を調整して負帰還増幅回路の周波数特性をコントロールすることも可能である。
【００４４】
また、上記寄生容量を相殺のための上記一般等式(６)
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１) …（６）
から、寄生容量Ｃp(Ｎ)の値が大きい程、その寄生容量に接続される帰還抵抗素子Ｒ(Ｎ),帰還位相補償容量素子Ｃ(Ｎ)の並列回路と帰還抵抗素子Ｒ(Ｎ＋１),帰還位相補償容量素子Ｃ(Ｎ＋１)の並列回路との時定数の差は広がることになる。その場合、上記等式(６)より、時定数の差は、帰還位相補償容量素子Ｃ(Ｎ＋１)に対する寄生容量Ｃp(Ｎ)の加算分によって生じるために、帰還位相補償容量素子Ｃ(Ｎ＋１)よりも寄生容量Ｃp(Ｎ)が大きい場合にはＮ番目の並列回路と(Ｎ＋１)番目の並列回路との時定数差が倍以上になってしまい、帰還位相補償容量素子間の不整合を生じ易い。また、図４に示すように、帰還位相補償容量素子は誘電体膜１を電極２と拡散領域３とで挟み込んだ構造であるのに対して、寄生容量は拡散領域３‐基板６間のＰ‐Ｎ接合間容量であり、構造が異なる。そのため、この２種類の容量素子間での整合は、同種の帰還位相補償容量素子間に比べて悪くなるため、寄生容量の増大は容量値の整合バラツキの悪化を促すことになる。その結果、所望の伝達関数から外れる可能性が大きくなるのである。
【００４５】
上述のことを防ぐには、上記寄生容量Ｃp(Ｎ)の値に比べて帰還位相補償容量素子Ｃ(Ｎ＋１)の値が大きくなるように、時定数および上記直列接続の段数を設定すればよい。そうすることで、１つの寄生容量毎に設定される寄生容量相殺用の等式(６)における左辺と右辺との時定数のズレを少なくすることができるのである。
【００４６】
尚、上記並列回路の直列接続段数を増やせば、成立させるべき等式の数も比例して多くなり、全ての等式を成立させることが困難になるために、左辺と右辺との時定数にズレがある等式が存在する場合もある。しかしながら、その場合であっても、１つの等式に係る左辺と右辺とにおける時定数のズレ量及び極性は各等式毎に異なるために、帰還回路全体として、伝達関数上の極と零点の位置関係が１方向に大幅にずれるということはない。
【００４７】
また、図３に示す帰還増幅回路のように、上記演算増幅器Ａの出力電圧を帰還抵抗Ｒを通して演算増幅器Ａの負入力端子に接続して負帰還増幅回路を構成する場合、一般に、演算増幅器Ａは、電圧入力,電圧出力であるために低出力インピーダンス,高入力インピーダンスになっている。そこに、本実施の形態のごとく上記並列回路を直列接続して成る帰還回路を適用した場合には、夫々の帰還位相補償容量Ｃに付く寄生容量Ｃpが演算増幅器Ａの出力端子側に接続されるように各帰還位相補償容量Ｃを配置すれば、上記直列接続の最終段において演算増幅器Ａの出力端子に寄生容量Ｃpが接続されることになる。しかしながら、上述のごとく演算増幅器Ａの出力インピーダンスが元々低いために、この出力インピーダンスと帰還抵抗Ｒとで発生する極は非常に高い周波数となる。したがって、演算増幅器Ａの出力端子に接続された寄生容量Ｃpは、実用上無視しても問題ないと見なすことができる。その結果、１つの寄生容量Ｃpに関する上記等式は考えなくてもよいことになり、製造バラツキなどに対して伝達関数の変動がより少ない返還増幅回路となるのである。
【００４８】
【発明の効果】
以上より明らかなように、第１の発明の集積増幅回路は、負帰還回路を構成する抵抗素子と容量素子との並列回路の個数をＭとし、演算増幅器の負入力端子に近い側の抵抗素子の値をＲ(Ｎ)とする一方容量素子の値をＣ(Ｎ)とし、上記演算増幅器の出力端子に近い側の抵抗素子の値をＲ(Ｎ＋１)とする一方容量素子の値をＣ(Ｎ＋１)とし、上記値Ｃ(Ｎ)を有する容量素子が基板との間に持つ寄生容量の値をＣp(Ｎ)として、１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように、上記各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)を設定しているので、上記寄生容量(Ｃp(Ｎ))に起因して上記帰還回路の伝達関数に極が発生することを防止して、上記伝達関数にはτz＝Ｃ(Ｍ)・Ｒ(Ｍ)で表わされる零点のみを発生させることができる。したがって、上記帰還回路における進み位相補償機能を正常に動作させることができる。
【００４９】
すなわち、この発明によれば、上記寄生容量(Ｃp(Ｎ))に起因する位相補償回路の伝達関数のズレを排除し、集積回路製造上のバラツキが問題にならない程度に大きな値の容量素子を用いて値の小さな帰還位相補償容量素子を得ることができ、広帯域かつ高ゲインの増幅を行うことができるのである。
【００５０】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各容量素子の値を全て同一の値に揃えれば、上記各容量素子の形状を同一にして、製造中に発生する上記各容量素子における容量値の相対的なバラツキを最小限に抑えることができる。したがって、上記帰還回路全体の伝達関数が製造バラツキによって変化するのを防止できる。
【００５１】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各抵抗素子の値を全て同一の値に揃えれば、上記各抵抗素子の形状を同一にして、製造中に発生する上記各抵抗素子における抵抗値の相対的なバラツキを最小限に抑えることができる。したがって、上記帰還回路全体の伝達関数が製造バラツキによって変化するのを防止できる。
【００５２】
また、上記第１の発明の集積増幅回路は、上記負帰還回路を構成する並列回路の個数および上記各並列回路の時定数を、各並列回路を構成する容量素子の値が当該容量素子の寄生容量の値よりも大きくなるように設定すれば、上記容量素子の値が寄生容量よりも大きいために、上記容量素子と寄生容量との整合が悪くなった場合でも該当する並列回路における時定数のズレを小さくできる。さらに、上記等式が成立する場合における右辺と左辺との時定数差を少なくして、各素子間の整合性を向上できる。
【００５３】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する容量素子を、寄生容量が接続されている方の端子を上記演算増幅器の出力端子に近い側に位置させて接続すれば、上記演算増幅器の出力端子に直接接続されている容量素子の寄生容量を、上記演算増幅器におけるインピーダンスが低い出力端子に直接接続させることができる。その場合、出力インピーダンスとＭ番目の抵抗素子とで発生する極は非常に高い周波数であるため、Ｍ番目の寄生容量に関する上記等式は考えなくてもよくなる。すなわち、この発明によれば、検討すべき等式の数を減らすことができるのである。
【００５４】
また、第２の発明の集積増幅回路は、負帰還回路を構成する各並列回路の各抵抗素子および各容量素子の値と、上記負帰還回路を構成する並列回路の個数を、演算増幅器と上記負帰還回路とで成るループの伝達関数に所定周波数の極および零点を所定個発生させるように設定すれば、上記負帰還回路以外にできる別の極や零点を相殺したり、当該集積増幅回路の周波数特性等を意図的に操作することが可能になる。
【図面の簡単な説明】
【図１】 この発明の集積増幅回路としての帰還増幅回路の回路図である。
【図２】 図１における帰還位相補償容量と帰還抵抗との並列回路を３段直列接続した帰還増幅回路の回路図である。
【図３】 反転増幅器の回路図である。
【図４】 誘電体膜を用いた容量素子の断面図である。
【図５】 複数の容量素子を直列接続した帰還回路を有する帰還増幅回路の回路図である。
【図６】 図５における容量に付く寄生容量の説明図である。
【符号の説明】
ＰＤ11,ＰＤ21…フォトダイオード、
Ａ11,Ａ21…演算増幅器、
Ｒ11,Ｒ12,Ｒ21,Ｒ22,Ｒ23…帰還抵抗、
Ｃ11,Ｃ12,Ｃ21,Ｃ22,Ｃ23…帰還位相補償容量、
Ｃp11,Ｃp12,Ｃp21,Ｃp22,Ｃp23…寄生容量。
【発明の属する技術分野】
この発明は、バイポーラ・モノリシック集積素子による集積増幅回路に関し、特に、光ディスク用ピックアップ素子等の広帯域且つ高ゲインの増幅回路を演算増幅器に負帰還を掛けることによって実現するに際して、集積素子のデザインルールから制約される容量素子の最小値以下の容量値を必要とする集積増幅回路に関する。
【０００２】
【従来の技術】
光信号を受けてそれを増幅する光ディスク用ピックアップ素子等の増幅回路においては、現在読み取り/書き込み速度が飛躍的に上昇している。また、利用可能なディスクの種類の増加やユニットヘの低電圧,低消費電流化の要求から、利用光量が低下してきている。以上のことによって、上記増幅回路には、より広帯域,高ゲインが求められている。
【０００３】
上記増幅回路を演算増幅器に負帰還を掛けて実現する場合には、図３のような反転増幅器による回路等が考えられる。ここで、ＰＤ1は信号光を受けるフォトダイオード、Ａ1は演算増幅器、Ｒ1は帰還抵抗、Ｃ1は帰還回路における位相補償のための容量である。
【０００４】
この増幅回路において、上記帰還回路における位相補償のための容量Ｃ1の役割は、主に演算増幅器Ａ1の入力端子に接続されるフォトダイオードＰＤ1の容量成分Ｃpd1と、帰還抵抗Ｒ1および演算増幅器Ａ1の入力端子の入力インピーダンスＺi1の並列抵抗とによって、帰還回路の伝達関数に、τp＝Ｃpd1・(Ｒ1‖Ｚi1)に相当する周波数の極が発生してしまうのを、τz＝Ｃ1・Ｒ1に相当する周波数に零点を作ることによって打ち消し合せて、帰還増幅回路のループ位相が遅れ過ぎてしまうのを防ぐことにある。
【０００５】
上記増幅回路において広帯域化を図る場合には、上記演算増幅器Ａ1の増幅帯域は充分であるとすると、フォトダイオードＰＤ1の高速化(すなわち、容量成分Ｃpd1の低減)を図ることになる。このＣpd1の低減によって、帰還回路の伝達関数にできる極は、上記の式によって高周波側に移動することになる。ところが、この場合、位相補償回路によって作る零点も同様に高周波側に移動させないと、極と打ち消し合すことができず、広帯域化できなかったり、若しくは、帰還が不安定になって発振したりしてしまう。すなわち、τz＝Ｃ1・Ｒ1の値を小さくする必要がある。
【０００６】
また、上記増幅回路の高ゲイン化を図る場合には、帰還増幅回路全体のゲインを決めているのは帰還抵抗Ｒ1であるため、この帰還抵抗Ｒ1を大きくする必要がある。
【０００７】
これらを総合すると、上記増幅器の広帯域化,高ゲイン化に伴って、帰還回路の位相補償容量Ｃ1の値を減らす必要があることになる。
【０００８】
一方、バイポーラ・モノリシック集積素子において使用可能な容量素子としては、Ｐ‐Ｎ接合間容量や酸化珪素膜あるいは窒化珪素膜を誘電体とする容量(以下、酸化膜容量あるいは窒化膜容量と言う)等がある。そのうち、容量素子間の極性や印加電圧による容量値変動が少なく、容量の絶対値の製造ばらつきも少ないのは、酸化膜容量や窒化膜容量等の容量素子である。これらの容量素子は、図４に示すように、ＳiＯ2膜やＳi3Ｎ4膜等の誘電体膜１を電極２とＮ+拡散領域３とで挟み込む構造を有し、容量値を決めるのは誘電体膜１の膜厚と誘電体膜１に接触する電極２の接触面積とになる。尚、４は拡散側電極、５はＮ型エピタキシャル層、６はＰ型基板である。
【０００９】
ここで、上述の理由によって、容量値の小さい容量素子を作ろうとすると、誘電体膜１の膜厚を厚くするか、誘電体膜１に接触する電極２の接触面積を小さくするかの何れかになる。しかしながら、一般に、誘電体の膜厚は、他の素子の性能に影響を及ぼすこともあって容易に変えることができない。そのため、誘電体膜１に接触する電極２の面積を小さくすることになる。ところが、この電極２は電極用の金属膜をエッチングして作成されるため、電極２のサイズに関する製造バラツキはエッチング量のずれによることになる。したがって、電極サイズの縮小に伴って、誤差は２乗関数で増大することになる。逆に言えば、容量素子の製造バラツキを一定の範囲内に収めようとすると、電極サイズの最小値が定められてしまい、容量の最小値が定められることになる。つまり、何れにしても、帰還回路における位相補償のための容量Ｃ1を減らすことはできないということになる。
【００１０】
この問題の解決の方法として、図５に示すように、容量素子を直列に複数接続することで、１容量素子当りの容量値が小さくならないようにしながら、全体の容量値を小さな値にする方法がある。例えば、全て同一の容量値Ｃaを持つ容量素子をｎ段直列に接続すると、全体の容量値ＣはＣ＝Ｃa/ｎとなり、段数ｎを大きくすることで、回路規模が許す限り幾らでも小さい値の容量Ｃを作り出すことができるのである。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の容量素子を直列に複数接続して成る容量を含む帰還回路を有する反転増幅器においては、以下のような問題がある。すなわち、集積化された容量素子は、図４に示すように、誘電体膜１を電極２と拡散領域３とで挟み込む構造を有しているため、拡散領域３側に拡散領域３‐基板６間のＰ‐Ｎ接合間容量が必ず付くことになる。したがって、上記容量素子を直列に複数接続して成る容量を図３に示す反転増幅器に適用した場合、実際の回路においては、図６に示すように、総ての容量素子Ｃaの片方の端子に、拡散領域‐基板間のＰ‐Ｎ接合間容量Ｃpが寄生容量として付くことになる。
【００１２】
この寄生容量Ｃpは、上記容量素子Ｃaの直列接続とは関係なく、１つの容量素子Ｃaに必ず１つ付いてしまうものであり、図３に示すような帰還回路における位相補償のための容量Ｃ1を１つの容量素子で構成した反転増幅器の場合であっても、実際には容量Ｃ1の片方の端子に寄生容量(図示せず)が付いているのである。但し、一般的に演算増幅器Ａ1における出力端子のインピーダンスは低くなっている。したがって、上記寄生容量が付いている拡散領域側の端子を演算増幅器Ａ1の出力端子に接続すれば、寄生容量によってできる極は実用上問題がない程度の高い周波数の場合にしか現れないようにすることができる。そのために、この寄生容量を問題視する必要はないのである。
【００１３】
ところが、図６に示すように、帰還抵抗が複数個に分断され、夫々の帰還抵抗素子Ｒの接続点と基板電位との間に１個ずつ寄生容量Ｃpが接続されると、各寄生容量Ｃpは、対応する接続点におけるインピーダンスとの積で決まる極を発生してしまう。そのために、結果的に、直列接続された帰還抵抗素子Ｒと容量素子Ｃ全体とで所望の零点を作り出せたとしても、直列接続の内部の各点において極を発生させていることになり、設計上の伝達関数から大きくかけ離れてしまう。そのために、帰還増幅器としての設計通りの性能を出せないことになるという問題がある。
【００１４】
そこで、この発明の目的は、帰還抵抗素子および帰還位相補償容量素子を有する帰還回路の伝達関数に寄生容量に起因する極が発生することを防止できる広帯域且つ高ゲインの集積増幅回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、少なくとも正負２つの入力端子を有する演算増幅器と,この演算増幅器における出力端子と負入力端子との間に接続された負帰還回路を備えると共に,集積化された集積増幅回路であって、上記負帰還回路は,抵抗素子と容量素子を並列に接続して成る並列回路を複数個直列に接続して構成されており、上記負帰還回路を構成する並列回路の個数をＭとし、Ｎを上記並列回路の番号とし、互いに直列接続された任意の２個の並列回路のうち上記演算増幅器の負入力端子に近い側の並列回路を構成する上記抵抗素子の値をＲ(Ｎ)とする一方、上記容量素子の値をＣ(Ｎ)とし、上記演算増幅器の出力端子に近い側の並列回路を構成する上記抵抗素子の値をＲ(Ｎ＋１)とする一方、上記容量素子の値をＣ(Ｎ＋１)とし、上記４素子の接続点に拡散側の容量電極が接続されている容量素子が基板との間に持つ寄生容量の値をＣp(Ｎ)として、１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように、上記各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)を設定したことを特徴としている。
【００１６】
上記構成によれば、帰還回路を構成する抵抗素子および容量素子の各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)は、１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように設定されている。そのために、値Ｒ(１)〜値Ｒ(Ｍ−１)の各抵抗素子,値Ｃ(１)〜値Ｃ(Ｍ−１)の各容量素子および値Ｃp(１)〜値Ｃp(Ｍ−２)の各寄生容量で成る回路ブロックは、値Ｒの抵抗素子と値Ｃの容量素子との並列回路と等価と成る。したがって、値Ｃ(Ｍ−１)を有する容量素子が持つ寄生容量(Ｃp(Ｍ−１))に起因して上記帰還回路の伝達関数に発生する極が２つの零点の１つによって打ち消され、結果的に、上記伝達関数にはτz＝Ｃ(Ｍ)・Ｒ(Ｍ)で表わされる零点が１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００１７】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各容量素子の値を全て同一の値に揃えることが望ましい。
【００１８】
上記構成によれば、上記各並列回路を構成する各容量素子の値は全て同一の値に揃えられている。したがって、上記各容量素子は、その形状を同一に揃えて基板上に形成されることになる。こうして、当該集積増幅回路の製造中に発生する上記各容量素子における容量値の相対的なバラツキが最小限に抑えられる。
【００１９】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各抵抗素子の値を全て同一の値に揃えることが望ましい。
【００２０】
上記構成によれば、上記各並列回路を構成する各抵抗素子の値は全て同一の値に揃えられている。したがって、上記各抵抗素子は、その形状を同一に揃えて基板上に形成されることになる。こうして、当該集積増幅回路の製造中に発生する上記各抵抗素子における容量値の相対的なバラツキが最小限に抑えられる。
【００２１】
また、上記第１の発明の集積増幅回路は、上記負帰還回路を構成する並列回路の個数および上記各並列回路の時定数を、各並列回路を構成する容量素子の値が当該容量素子の寄生容量の値よりも大きくなるように設定することが望ましい。
【００２２】
上記容量素子は、誘電体膜を電極と拡散領域で挟み込んで構造されている。これに対して、当該容量素子に付く寄生容量は、上記拡散領域‐基板問のＰ‐Ｎ接合間容量であって構造が異なる。そのために、上記容量素子と寄生容量との間の整合は取り難い。上記構成によれば、上記容量素子の値は寄生容量の値に比べて大きな値になっているため、上記容量素子と寄生容量との整合が悪くなった場合でも該当する並列回路における時定数のズレは小さい。さらに、上記容量素子の値は寄生容量の値に比べて大きな値であるため、上記等式が成立する場合における右辺と左辺との時定数差が少なくなり、各素子の整合性が向上される。
【００２３】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する容量素子を、基板との間に形成された寄生容量が接続されている方の端子が他方の端子よりも上記演算増幅器の出力端子に近い側に位置して接続することが望ましい。
【００２４】
上記構成によれば、上記各容量素子は、寄生容量が接続されている方の端子が上記演算増幅器の出力端子に近い側に位置して接続されている。したがって、上記演算増幅器の出力端子に直接接続されている容量素子に付いた寄生容量も、上記演算増幅器の出力端子に直接接続されている。そして、上記演算増幅器の出力インピーダンスは低くなっている。その結果、上記出力インピーダンスとＭ番目の抵抗素子とで発生する極は非常に高い周波数となり、Ｍ番目の寄生容量に関する上記等式は考えなくてもよい。こうして、検討すべき等式の数が減らされる。
【００２５】
また、第２の発明の集積増幅回路は、少なくとも正負２つの入力端子を有する演算増幅器と,この演算増幅器における出力端子と負入力端子との間に接続された負帰還回路を備えると共に,集積化された集積増幅回路であって、上記負帰還回路は,抵抗素子と容量素子とを並列に接続して成る並列回路を複数個直列に接続して構成されており、上記各抵抗素子および各容量素子の値と,上記負帰還回路を構成する並列回路の個数を,上記演算増幅器と負帰還回路とで成るループの伝達関数に所定周波数の極および零点を所定個発生させるように設定したことを特徴としている。
【００２６】
上記構成によれば、上記負帰還回路を構成する各並列回路の抵抗素子及び容量素子の値と上記負帰還回路を構成する並列回路の個数が、負帰還増幅器のループの伝達関数に所定周波数の極および零点を所定個発生させるように設定される。こうして、上記負帰還回路以外にできる別の極や零点が相殺されたり、当該集積増幅回路の周波数特性等が意図的に操作される。
【００２７】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の集積増幅回路としての帰還増幅回路の回路図である。図１において、ＰＤ11は信号光を受けるフォトダイオード、Ａ11は演算増幅器、Ｒ11,Ｒ12は帰還抵抗、Ｃ11,Ｃ12は帰還回路の位相補償用の容量、Ｃp11は容量Ｃ11における拡散領域と基板との間に付く寄生容量、Ｃp12は容量Ｃ12における拡散領域と基板との間に付く寄生容量である。この場合、本帰還増幅回路は、(Ｒ11＋Ｒ12)のゲインで、ＰＤ11からの信号を増幅することになる。
【００２８】
上記構成の帰還増幅回路において、上記演算増幅器Ａ11は、全周波数で増幅率Ａを有する理想的な演算増幅器であると仮定する。そうすると、帰還抵抗Ｒ11,Ｒ12,容量Ｃ11,Ｃ12および寄生容量Ｃp11,Ｃp12で成る帰還回路のループ利得Ｔは、式(１)で表わされる。
【００２９】
これよって、Ｒ11,Ｒ12,Ｃ11,Ｃ12,Ｃp11,Ｃp12からなる帰還回路は、τz1＝Ｃ11・Ｒ11とτz2＝Ｃ12・Ｒ12とに零点を持つ。さらに、上記式(１)の分母から、τp＝(Ｃ11＋Ｃ12＋Ｃp11)・(Ｒ11‖Ｒ12)に極を持つことになる。
【００３０】
ここで、Ｃ11・Ｒ11＝Ｃ12・Ｒ12とした場合、Ｃp11＝０と仮定すれば、
τp＝(２・Ｃ11)・(Ｒ11/２)＝Ｃ11・Ｒ11 …（２）
となるため、τz1(あるいはτz2)とτpとが等しくなる。その結果、τz1(あるいはτz2)とτpとは互いに打ち消し合うことになり、結果としてτz＝Ｃ11・Ｒ11の零点１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００３１】
ところが、「発明が解決しようとする課題」で述べたように、上記帰還増幅回路を集積素子で構成した場合には上記寄生容量を無くすことはできない。つまり、Ｃp11＝０とはならない。そのために、極の周波数が式(２)で表わされる周波数よりも低い方にズレ、結果として零点よりも低い周波数に極ができるためにτz1(あるいはτz2)とτpとは互いに打ち消し合うことができなくなり、補償回路の伝達関数に設計とのズレを生じさせることになるのである。
【００３２】
そこで、本実施の形態においては、図１に示す帰還増幅回路において、Ｃ11・Ｒ11＝(Ｃ12＋Ｃp11)・Ｒ12となるように、容量Ｃ12および帰還抵抗Ｒ12を調節するのである。そうすると、上記式(２)は、
τp＝(Ｃ11＋Ｒ11/Ｒ12・Ｃ11)・(Ｒ11‖Ｒ12)＝Ｃ11・Ｒ11 …（３）
となるため、τz1とτpとが全く同じ値になる。その結果、τz1とτpとは互いに打ち消し合って、結果的にτz2のみが残ることになる。そのために、不要な極はなくなって零点が１つのみとなり、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００３３】
また、図２に示すように、上記帰還回路の帰還位相補償容量および帰還抵抗を並列に接続して成る並列回路を直列接続する際における直列接続の段数を３段にした場合でも、以下のように、上述した２段の帰還増幅回路の考え方を適用することができる。先ず、Ｃ21・Ｒ21＝(Ｃ22＋Ｃp21)・Ｒ22となるように、容量Ｃ21,Ｃ22および帰還抵抗Ｒ21,Ｒ22を調節する。こうすることによって、Ｒ21,Ｒ22,Ｃ21,Ｃ22,Ｃp21からなるＴ字型の回路ブロックを、時定数がＣ22・Ｒ22であって抵抗成分が(Ｒ21＋Ｒ22)であるような抵抗と容量との並列接続回路と等価とみなすことができる。したがって、図２に示すように、上記Ｔ字型の回路ブロックを抵抗Ｒ(＝Ｒ21＋Ｒ22)と容量Ｃ(＝Ｃ22・Ｒ22/(Ｒ21＋Ｒ22))との並列回路に置き換えると図１に示す帰還増幅回路と同じとなり、図１の場合と同様に等式(４)を設定できる。
Ｃ・Ｒ＝(Ｃ23＋Ｃp22)・Ｒ23 …（４）
【００３４】
ここで、Ｃ＝Ｃ22・Ｒ22/(Ｒ21＋Ｒ22)、Ｒ＝(Ｒ21＋Ｒ22)であるから、式(４)は式(５)のように変形できる。
{Ｃ22・Ｒ22/(Ｒ21＋Ｒ22)}・(Ｒ21＋Ｒ22)＝Ｃ22・Ｒ22＝(Ｃ23＋Ｃp22)・Ｒ23…（５）
したがって、式(５)が成立するように、容量Ｃ22,Ｃ23および帰還抵抗Ｒ22,Ｒ23を調節すればよいことになる。
【００３５】
つまり、図２に示す３段直列接続の帰還増幅回路の場合には、
Ｃ21・Ｒ21＝(Ｃ22＋Ｃp21)・Ｒ22
Ｃ22・Ｒ22＝(Ｃ23＋Ｃp22)・Ｒ23
となるように各容量素子および帰還抵抗素子の値を設定することで、２段直列接続の帰還増幅回路の場合と全く同じように、不要な極の発生が防止されて零点が１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作することになる。
【００３６】
以上のことは、上記並列回路の直列接続が３段以上である帰還増幅回路の場合にも、同じ手順を繰り返すことによって、上記直列接続が２段の帰還増幅回路と同様の結果になることを意味する。
【００３７】
すなわち、上記帰還回路を構成する上記並列回路の複数段直列接続のうち、任意の２段直列接続部分を考える。そして、当該２段直列接続のうち、演算増幅器Ａの負入力端子に近い側に位置する並列回路の抵抗素子および容量素子の夫々をＲ(Ｎ),Ｃ(Ｎ)(Ｎ：並列回路の番号)とし、演算増幅器Ａの出力端子に近い側に位置する並列回路の抵抗素子および容量素子の夫々をＲ(Ｎ＋１),Ｃ(Ｎ＋１)とすると、１≦Ｎ≦(Ｍ−１)の範囲で、式(６)
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１) …（６）
が成立するように、Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)の値を設定することによって、式(７)
τz＝Ｃ(Ｍ)・Ｒ(Ｍ) …（７）
で表わされる零点が１つのみとなる。そのために、上記帰還回路における進み位相補償機能が正常に動作するのである。尚、Ｍは、上記直列接続の段数である。また、Ｎは、演算増幅器Ａの負入力端子に最も近い側に位置する並列回路を「１」とする。
【００３８】
また、上記式(６)に従って抵抗素子Ｒ(Ｎ)および容量素子Ｃ(Ｎ)夫々の値を決める際に、総ての容量素子Ｃ(Ｎ)(１≦Ｎ≦(Ｍ−１))の値を揃えれば、総ての容量素子Ｃ(Ｎ)の形も揃えることができるので、集積素子によって帰還増幅回路を構成する際に発生する製造上のバラツキを最小限に抑えることができる。したがって、精度よく時定数を設定して、安定な帰還増幅回路を構成できるのである。
【００３９】
但し、その場合には、各容量素子Ｃ(Ｎ)に並列接続される抵抗素子Ｒ(Ｎ)は、演算増幅器Ａの負入力端子に最も近い側に位置する抵抗素子Ｒ(１)から順に小さくなって行くことになる。したがって、直列接続されるＭ個の抵抗素子Ｒ(Ｎ)の抵抗値は総て異なることになる。尚、そのことが抵抗素子の製造上のバラツキに対して悪影響を及ぼすような場合には、逆に、総ての抵抗素子の値を揃えることも可能ではある。但し、そうすると、今度は、総ての容量素子の値が異なることになる。総ての抵抗素子の値を揃えるか、総ての容量素子の値を揃えるかは、素子の形状変化に対する製造上の精度が不利な方を揃えるように選択すればよいのである。
【００４０】
上述のように、本実施の形態においては、演算増幅器に帰還回路によって負帰還を掛ける帰還増幅回路を集積回路で構成する。その場合、上記帰還回路を、位相補償用の容量素子と帰還抵抗素子とを並列に接続した並列回路を直列に複数段接続して構成することによって、個々の容量素子の容量値を小さくすることなく補償回路の容量値を小さくして、広帯域化および高ゲイン化に伴う帰還回路の伝達関数にできる極の高周波側への移動に対処している。
【００４１】
その場合、上記帰還回路を構成する抵抗素子Ｒと容量素子Ｃとの並列回路の直列接続の段数をＭとし、上記演算増幅器Ａの負入力端子に最も近い側から付した並列回路の番号とＮとし、直列接続された並列回路で隣接している２並列回路のうちの演算増幅器Ａの負入力端子に近い側の並列回路の抵抗素子,容量素子をＲ（Ｎ),Ｃ(Ｎ)とし、遠い側の並列回路の抵抗素子,容量素子をＲ(Ｎ＋１),Ｃ(Ｎ＋１)とし、Ｎ番目の並列回路における容量Ｃ(Ｎ)に付く寄生容量をＣp(Ｎ)として、１≦Ｎ≦(Ｍ−１)の範囲で、Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)が成立するように、Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)の値を設定するのである。
【００４２】
こうするとによって、当該帰還回路の伝達関数に寄生容量Ｃp(Ｎ)に起因する不要な極が発生することを防ぎ、演算増幅器Ａの最も出力端子側に接続されているＭ番目の並列回路の時定数で表わされる周波数τz＝Ｃ(Ｍ)・Ｒ(Ｍ)に零点が１つだけ存在するようにできる。したがって、当該帰還回路における進み位相補償機能を正常に動作させることができる。すなわち、本実施の形態によれば、帰還増幅回路としての計算通りの性能を発揮させることができるのである。
【００４３】
また、図１に示すような上記並列回路が２段直列接続された帰還増幅回路において、Ｃ21・Ｒ21＝(Ｃ22＋Ｃp21)・Ｒ22という等式を成立させれば、帰還回路は零点が１つだけを有する進み位相補償回路として機能することは上述の通りである。ところが、この等式をあえて成立させなかった場合には、上記の通り、
τz1＝Ｃ11・Ｒ11
τz2＝Ｃ12・Ｒ12
という時定数にて零点が２箇所、
τp＝(Ｃ11＋Ｃ12＋Ｃpl1)・(Ｒ11‖Ｒ12)
という時定数にて、極が１箇所できることになる。これらの等式は如何なる場合でも成立するため、上記極と零点との間隔を意図的に広げたり狭めたりすることができる。したがって、この特性を利用して、当該帰還回路以外にできる別の極や零点を相殺したり、ループ全体の利得‐位相特性を調整して負帰還増幅回路の周波数特性をコントロールすることも可能である。
【００４４】
また、上記寄生容量を相殺のための上記一般等式(６)
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１) …（６）
から、寄生容量Ｃp(Ｎ)の値が大きい程、その寄生容量に接続される帰還抵抗素子Ｒ(Ｎ),帰還位相補償容量素子Ｃ(Ｎ)の並列回路と帰還抵抗素子Ｒ(Ｎ＋１),帰還位相補償容量素子Ｃ(Ｎ＋１)の並列回路との時定数の差は広がることになる。その場合、上記等式(６)より、時定数の差は、帰還位相補償容量素子Ｃ(Ｎ＋１)に対する寄生容量Ｃp(Ｎ)の加算分によって生じるために、帰還位相補償容量素子Ｃ(Ｎ＋１)よりも寄生容量Ｃp(Ｎ)が大きい場合にはＮ番目の並列回路と(Ｎ＋１)番目の並列回路との時定数差が倍以上になってしまい、帰還位相補償容量素子間の不整合を生じ易い。また、図４に示すように、帰還位相補償容量素子は誘電体膜１を電極２と拡散領域３とで挟み込んだ構造であるのに対して、寄生容量は拡散領域３‐基板６間のＰ‐Ｎ接合間容量であり、構造が異なる。そのため、この２種類の容量素子間での整合は、同種の帰還位相補償容量素子間に比べて悪くなるため、寄生容量の増大は容量値の整合バラツキの悪化を促すことになる。その結果、所望の伝達関数から外れる可能性が大きくなるのである。
【００４５】
上述のことを防ぐには、上記寄生容量Ｃp(Ｎ)の値に比べて帰還位相補償容量素子Ｃ(Ｎ＋１)の値が大きくなるように、時定数および上記直列接続の段数を設定すればよい。そうすることで、１つの寄生容量毎に設定される寄生容量相殺用の等式(６)における左辺と右辺との時定数のズレを少なくすることができるのである。
【００４６】
尚、上記並列回路の直列接続段数を増やせば、成立させるべき等式の数も比例して多くなり、全ての等式を成立させることが困難になるために、左辺と右辺との時定数にズレがある等式が存在する場合もある。しかしながら、その場合であっても、１つの等式に係る左辺と右辺とにおける時定数のズレ量及び極性は各等式毎に異なるために、帰還回路全体として、伝達関数上の極と零点の位置関係が１方向に大幅にずれるということはない。
【００４７】
また、図３に示す帰還増幅回路のように、上記演算増幅器Ａの出力電圧を帰還抵抗Ｒを通して演算増幅器Ａの負入力端子に接続して負帰還増幅回路を構成する場合、一般に、演算増幅器Ａは、電圧入力,電圧出力であるために低出力インピーダンス,高入力インピーダンスになっている。そこに、本実施の形態のごとく上記並列回路を直列接続して成る帰還回路を適用した場合には、夫々の帰還位相補償容量Ｃに付く寄生容量Ｃpが演算増幅器Ａの出力端子側に接続されるように各帰還位相補償容量Ｃを配置すれば、上記直列接続の最終段において演算増幅器Ａの出力端子に寄生容量Ｃpが接続されることになる。しかしながら、上述のごとく演算増幅器Ａの出力インピーダンスが元々低いために、この出力インピーダンスと帰還抵抗Ｒとで発生する極は非常に高い周波数となる。したがって、演算増幅器Ａの出力端子に接続された寄生容量Ｃpは、実用上無視しても問題ないと見なすことができる。その結果、１つの寄生容量Ｃpに関する上記等式は考えなくてもよいことになり、製造バラツキなどに対して伝達関数の変動がより少ない返還増幅回路となるのである。
【００４８】
【発明の効果】
以上より明らかなように、第１の発明の集積増幅回路は、負帰還回路を構成する抵抗素子と容量素子との並列回路の個数をＭとし、演算増幅器の負入力端子に近い側の抵抗素子の値をＲ(Ｎ)とする一方容量素子の値をＣ(Ｎ)とし、上記演算増幅器の出力端子に近い側の抵抗素子の値をＲ(Ｎ＋１)とする一方容量素子の値をＣ(Ｎ＋１)とし、上記値Ｃ(Ｎ)を有する容量素子が基板との間に持つ寄生容量の値をＣp(Ｎ)として、１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように、上記各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)を設定しているので、上記寄生容量(Ｃp(Ｎ))に起因して上記帰還回路の伝達関数に極が発生することを防止して、上記伝達関数にはτz＝Ｃ(Ｍ)・Ｒ(Ｍ)で表わされる零点のみを発生させることができる。したがって、上記帰還回路における進み位相補償機能を正常に動作させることができる。
【００４９】
すなわち、この発明によれば、上記寄生容量(Ｃp(Ｎ))に起因する位相補償回路の伝達関数のズレを排除し、集積回路製造上のバラツキが問題にならない程度に大きな値の容量素子を用いて値の小さな帰還位相補償容量素子を得ることができ、広帯域かつ高ゲインの増幅を行うことができるのである。
【００５０】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各容量素子の値を全て同一の値に揃えれば、上記各容量素子の形状を同一にして、製造中に発生する上記各容量素子における容量値の相対的なバラツキを最小限に抑えることができる。したがって、上記帰還回路全体の伝達関数が製造バラツキによって変化するのを防止できる。
【００５１】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する上記各抵抗素子の値を全て同一の値に揃えれば、上記各抵抗素子の形状を同一にして、製造中に発生する上記各抵抗素子における抵抗値の相対的なバラツキを最小限に抑えることができる。したがって、上記帰還回路全体の伝達関数が製造バラツキによって変化するのを防止できる。
【００５２】
また、上記第１の発明の集積増幅回路は、上記負帰還回路を構成する並列回路の個数および上記各並列回路の時定数を、各並列回路を構成する容量素子の値が当該容量素子の寄生容量の値よりも大きくなるように設定すれば、上記容量素子の値が寄生容量よりも大きいために、上記容量素子と寄生容量との整合が悪くなった場合でも該当する並列回路における時定数のズレを小さくできる。さらに、上記等式が成立する場合における右辺と左辺との時定数差を少なくして、各素子間の整合性を向上できる。
【００５３】
また、上記第１の発明の集積増幅回路は、上記各並列回路を構成する容量素子を、寄生容量が接続されている方の端子を上記演算増幅器の出力端子に近い側に位置させて接続すれば、上記演算増幅器の出力端子に直接接続されている容量素子の寄生容量を、上記演算増幅器におけるインピーダンスが低い出力端子に直接接続させることができる。その場合、出力インピーダンスとＭ番目の抵抗素子とで発生する極は非常に高い周波数であるため、Ｍ番目の寄生容量に関する上記等式は考えなくてもよくなる。すなわち、この発明によれば、検討すべき等式の数を減らすことができるのである。
【００５４】
また、第２の発明の集積増幅回路は、負帰還回路を構成する各並列回路の各抵抗素子および各容量素子の値と、上記負帰還回路を構成する並列回路の個数を、演算増幅器と上記負帰還回路とで成るループの伝達関数に所定周波数の極および零点を所定個発生させるように設定すれば、上記負帰還回路以外にできる別の極や零点を相殺したり、当該集積増幅回路の周波数特性等を意図的に操作することが可能になる。
【図面の簡単な説明】
【図１】 この発明の集積増幅回路としての帰還増幅回路の回路図である。
【図２】 図１における帰還位相補償容量と帰還抵抗との並列回路を３段直列接続した帰還増幅回路の回路図である。
【図３】 反転増幅器の回路図である。
【図４】 誘電体膜を用いた容量素子の断面図である。
【図５】 複数の容量素子を直列接続した帰還回路を有する帰還増幅回路の回路図である。
【図６】 図５における容量に付く寄生容量の説明図である。
【符号の説明】
ＰＤ11,ＰＤ21…フォトダイオード、
Ａ11,Ａ21…演算増幅器、
Ｒ11,Ｒ12,Ｒ21,Ｒ22,Ｒ23…帰還抵抗、
Ｃ11,Ｃ12,Ｃ21,Ｃ22,Ｃ23…帰還位相補償容量、
Ｃp11,Ｃp12,Ｃp21,Ｃp22,Ｃp23…寄生容量。
Claims (6)
- 少なくとも正負２つの入力端子を有する演算増幅器と、この演算増幅器における出力端子と負入力端子との間に接続された負帰還回路を備えると共に、集積化された集積増幅回路であって、
上記負帰還回路は、抵抗素子と容量素子とを並列に接続して成る並列回路を複数個直列に接続して構成されており、
上記負帰還回路を構成する並列回路の個数をＭとし、Ｎを上記並列回路の番号とし、互いに直列接続された任意の２個の並列回路のうち上記演算増幅器の負入力端子に近い側の並列回路を構成する上記抵抗素子の値をＲ(Ｎ)とする一方、上記容量素子の値をＣ(Ｎ)とし、上記演算増幅器の出力端子に近い側の並列回路を構成する上記抵抗素子の値をＲ(Ｎ＋１)とする一方、上記容量素子の値をＣ(Ｎ＋１)とし、上記４素子の接続点に拡散側の容量電極が接続されている容量素子が基板との間に持つ寄生容量の値をＣp(Ｎ)として、
１≦Ｎ≦(Ｍ−１)の範囲で、等式
Ｃ(Ｎ)・Ｒ(Ｎ)＝{Ｃ(Ｎ＋１)＋Ｃp(Ｎ)}・Ｒ(Ｎ＋１)
が成立するように、上記各値Ｒ(Ｎ),Ｃ(Ｎ),Ｒ(Ｎ＋１),Ｃ(Ｎ＋１)を設定したことを特徴とする集積増幅回路。 - 請求項１に記載の集積増幅回路において、
上記各並列回路を構成する上記各容量素子の値を全て同一の値に揃えたことを特徴とする集積増幅回路。 - 請求項１に記載の集積増幅回路において、
上記各並列回路を構成する上記各抵抗素子の値を全て同一の値に揃えたことを特徴とする集積増幅回路。 - 請求項１に記載の集積増幅回路において、
上記負帰還回路を構成する並列回路の個数および上記各並列回路の時定数は、各並列回路を構成する容量素子の値が当該容量素子の寄生容量の値よりも大きくなるように設定されていることを特徴とする集積増幅回路。 - 請求項１に記載の集積増幅回路において、
上記各並列回路を構成する容量素子は、基板との間に形成された寄生容量が接続されている方の端子が他方の端子よりも上記演算増幅器の出力端子に近い側に位置して接続されていることを特徴とする集積増幅回路。 - 少なくとも正負２つの入力端子を有する演算増幅器と、この演算増幅器における出力端子と負入力端子との間に接続された負帰還回路を備えると共に、集積化された集積増幅回路であって、
上記負帰還回路は、抵抗素子と容量素子とを並列に接続して成る並列回路を複数個直列に接続して構成されており、
上記各抵抗素子および各容量素子の値と、上記負帰還回路を構成する並列回路の個数を、上記演算増幅器と負帰還回路とで成るループの伝達関数に所定周波数の極および零点を所定個発生させるように設定したことを特徴とした集積増幅回路。
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