JPH11186856A - 電流−電圧変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力電流が大きくても、入力電流が小さいと
きと同様に出力誤差の小さな電流−電圧変換回路を実現
する。 【解決手段】 読み取りモードの場合、差動アンプ３の
出力は、第１スイッチ５とＩ−Ｖ変換用抵抗４ａとを介
して、負入力端子へ負帰還される。一方、正入力端子に
は、当該抵抗４ａと同一抵抗値のオフセット補償用抵抗
６ａと第２スイッチ７とを介して、基準電圧Ｖ_REF が印
加される。書き込みモードになると、上記両スイッチ５
・７は、連動して切り換えられ、Ｉ−Ｖ変換用抵抗４
ｂ、および、当該抵抗４ｂと同一抵抗値のオフセット補
償用抵抗６ｂを選択する。いずれのモードであっても、
負帰還ループ中には、飽和するトランジスタが存在しな
い。また、正入力端子の電圧は、選択したＩ−Ｖ変換用
抵抗に応じて調整される。この結果、ゲインに拘わら
ず、出力誤差を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受光した光信号に
よって生じる信号光電流を増幅する受光アンプ回路など
として用いられる電流−電圧変換回路に関し、特に、書
き込み可能なコンパクトディスクやデジタルビデオディ
スクなどを読み書きする装置に好適に用いられ、入力電
流の大小に拘わらず、誤差の小さい電流−電圧変換回路
に関するものである。

【０００２】

【従来の技術】従来より、例えば、光ディスクの読み取
り・書き込み装置で用いられる光ピックアップなどにお
いて、受光した光信号を電気信号に変換する受光アンプ
回路は、広く用いられている。例えば、図７に示す受光
アンプ回路１０１において、光信号を受け取ると、フォ
トダイオード１０２のカソード端子からアノード端子へ
向けて、光信号に応じた量の信号光電流Ｉ_SCが流れる。
フォトダイオード１０２のカソード端子は、差動アンプ
１０３の負入力端子に接続されている。また、差動アン
プ１０３の出力は、互いに直列に接続された抵抗Ｒ１０
１・Ｒ１０２を介して、差動アンプ１０３の負入力端子
へ負帰還される。これにより、受光アンプ回路１０１
は、信号光電流Ｉ_SCをＩ−Ｖ（電流−電圧）変換して出
力できる。

【０００３】ここで、光ディスクへデータを書き込む場
合には、読み取る場合に比べて極めて強い光を照射する
必要がある。このように、信号光電流Ｉ_SCの変動範囲が
広い場合、受光アンプ回路１０１のゲインを一定にする
と、信号光電流Ｉ_SCが大きいときに受光アンプ回路１０
１が飽和して、正しくＩ−Ｖ変換できなくなる。したが
って、光ディスクの読み取り・書き込み装置で用いられ
る受光アンプ回路１０１では、Ｉ−Ｖ変換時のゲインを
変更して、受光アンプ回路１０１の飽和を防止するため
に、上記抵抗Ｒ１０１の両端を導通／遮断するスイッチ
ングトランジスタＱ１０１が設けられている。

【０００４】読み取り時のように、信号光電流Ｉ_SCが小
さいときは、スイッチングトランジスタＱ１０１が遮断
されている。この場合は、差動アンプ１０３、抵抗Ｒ１
０２、抵抗Ｒ１０１によって負帰還ループが構成され
る。この結果、受光アンプ回路１０１の出力電圧は、Ｖ
_REF ＋（Ｒ₁₀₁ ＋Ｒ₁₀₂ ）×Ｉ_SCとなり、ゲインは、大
きな値に設定される。なお、Ｒ₁₀₁ ・Ｒ₁₀₂ は、各抵抗
Ｒ１０１・Ｒ１０２の抵抗値であり、Ｒ₁₀₁ ＜＜Ｒ₁₀₂
に設定される。

【０００５】一方、書き込み時のように、信号光電流Ｉ
_SCが大きいときには、スイッチングトランジスタＱ１０
１が導通する。これにより、負帰還ループの抵抗値が減
少し、受光アンプ回路１０１のゲインを小さな値に切り
換えることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記構
成の受光アンプ回路では、負帰還ループ中に、スイッチ
ングトランジスタが配されるため、出力電圧に誤差が発
生するという問題を生ずる。

【０００７】具体的には、スイッチングトランジスタＱ
１０１が導通した場合、負帰還ループは、差動アンプ１
０３、スイッチングトランジスタＱ１０１および抵抗Ｒ
１０１によって構成される。この状態では、スイッチン
グトランジスタＱ１０１は、飽和しているので、受光ア
ンプ回路１０１の出力電圧は、Ｖ_REF ＋（Ｒ₁₀₁ ×
Ｉ_SC）＋Ｖ_sat(Q101) となり、スイッチングトランジス
タＱ１０１の飽和電圧Ｖ_sat(Q101) 分だけ、誤差を生じ
る。

【０００８】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、入力電流が大きい場合であっ
ても、入力電流が小さい場合と同様に出力誤差の小さな
電流−電圧変換回路を実現することにある。

【０００９】

【課題を解決するための手段】請求項１の発明に係る電
流−電圧変換回路は、上記課題を解決するために、差動
アンプと、当該差動アンプの出力端子と負入力端子との
間に設けられた第１抵抗とを有し、上記第１抵抗と負入
力端子との接続点に供給される入力電流を電圧に変換す
る電流−電圧変換回路において、以下の手段を講じたこ
とを特徴としている。

【００１０】すなわち、上記第１抵抗は、複数設けられ
ており、かつ、一端が上記負入力端子へ共通接続されて
おり、ゲイン切り換え信号に基づいて、上記各第１抵抗
の他端と、上記差動アンプの出力端子とを選択的に接続
し、飽和せずに動作する第１スイッチとを備えている。

【００１１】上記構成において、第１スイッチは、ゲイ
ン切り換え信号に基づいて、第１抵抗のうちの１つを選
択し、差動アンプの出力端子と接続する。これにより、
差動アンプ、第１スイッチ、および、選択された第１抵
抗によって、負帰還ループが形成され、第１抵抗と第１
スイッチとの接続点（以下では、出力端と称する）の電
圧は、入力電流に比例する電圧になる。なお、比例定
数、すなわち、電流−電圧変換回路が電流から電圧へ変
換する際のゲインは、当該第１抵抗の抵抗値によって決
定される。

【００１２】ゲイン切り換え信号が第１抵抗の切り換え
を指示すると、第１スイッチは、新たな第１抵抗を選択
して、差動アンプの出力端子と接続する。これにより、
ゲイン切り換え信号によって指示された第１抵抗を含む
負帰還ループが選択され、電流−電圧変換回路のゲイン
を切り換えることができる。

【００１３】ここで、上記第１スイッチは、飽和せずに
動作するので、いずれの負帰還ループを選択したとして
も、飽和デバイスを含まない安定した負帰還ループを構
成でき、例えば、スイッチングトランジスタやアナログ
スイッチなどの飽和デバイスが、負帰還ループ中に設け
られている従来技術のように、飽和電圧による誤差が発
生しない。この結果、入力電流が大きく、ゲインが小さ
な場合であっても、入力電流が小さい場合と同様に出力
誤差の小さな電流−電圧変換回路を実現できる。

【００１４】また、請求項２の発明に係る電流−電圧変
換回路は、上記請求項１記載の発明の構成において、上
記差動アンプの正入力端子へ印加する電圧を調整するオ
フセット補償手段とを備え、当該オフセット補償手段に
は、一端が基準電圧に共通接続され、それぞれの抵抗値
が、対応する上記第１抵抗と同一に設定された第２抵抗
と、選択された上記第１抵抗と同一値の第２抵抗を選択
して、上記差動アンプの正入力端子に接続する第２スイ
ッチとが設けられていることを特徴としている。

【００１５】当該構成によれば、第１スイッチが第１抵
抗を選択すると、第２スイッチは、当該第１抵抗と同一
の抵抗値を持つ第２抵抗を選択し、当該第２抵抗と、差
動アンプの正入力端子とを接続する。これにより、正入
力端子へ印加される電圧は、正入力端子へ流れ込む入力
バイアス電流と、選択された第２抵抗の抵抗値との積だ
け、基準電圧から低下する。

【００１６】ここで、一般の差動アンプでは、正入力端
子へ流れ込む入力バイアス電流と、負入力端子へ流れ込
む入力バイアス電流とは、同じ量である。一方、出力電
圧のオフセットは、負入力端子へ流れ込む入力バイアス
電流と、第１抵抗の抵抗値との積で表される。

【００１７】したがって、オフセット電圧を切り換えた
り、測定したりすることなく、オフセット補償手段は、
入力バイアス電流に起因するオフセットを相殺可能な電
圧を、上記正入力端子へ印加できる。これにより、オフ
セット補償手段は、第１スイッチがいずれの第１抵抗を
選択した場合であっても、差動アンプの入力バイアスに
起因するオフセットを確実に除去でき、電流−電圧変換
回路の出力電圧の誤差をさらに低減できる。

【００１８】なお、上記構成では、上記オフセット補償
手段が差動アンプの正入力端子に接続されているため、
負入力端子側に入力される入力電流に影響を与えること
なく、オフセットを調整できる。

【００１９】また、請求項３の発明に係る電流−電圧変
換回路は、請求項１または２記載の発明の構成におい
て、上記第１スイッチには、上記各第１抵抗に対応し
て、エミッタ共通接続されたトランジスタ対と、上記各
トランジスタ対のエミッタ共通接続点に所定の電流を供
給する第１定電流回路と、上記各トランジスタ対のエミ
ッタ共通接続点に入力端子が接続され、対応する第１抵
抗に出力端子が接続された第１のエミッタフォロワ回路
とが設けられており、上記各トランジスタ対を構成する
一方の第１トランジスタは、上記差動アンプの出力端子
がベース端子に接続され、他方の第２トランジスタは、
上記ゲイン切り換え信号に基づいて導通／遮断が制御さ
れることを特徴としている。

【００２０】上記構成において、ゲイン切り換え信号
が、ある第１抵抗からなる負帰還ループの選択を指示し
た場合、当該第１抵抗に対応するトランジスタ対におい
て、第２トランジスタは、例えば、ベース端子に遮断電
圧が印加されるなどして遮断され、第１トランジスタが
導通する。この状態では、第１のエミッタフォロワ回路
の入力端子となるトランジスタ対の共通エミッタ接続点
の電位は、差動アンプの出力に応じて変動し、第１のエ
ミッタフォロワ回路が動作可能となる。したがって、差
動アンプの出力は、第１トランジスタ、上記第１のエミ
ッタフォロワ回路および第１抵抗を介して、負入力端子
へ負帰還される。

【００２１】一方、残余のトランジスタ対では、第２ト
ランジスタは、例えば、ベース端子に電源電圧が印加さ
れるなどして導通し、第１トランジスタが遮断される。
この状態では、第１エミッタフォロワ回路の入力端子電
圧は、上記差動アンプの出力に拘わらず、例えば、第２
トランジスタのエミッタ端子電圧と略同一の電圧など、
一定の値に保たれる。この結果、第１のエミッタフォロ
ワ回路は、上記差動アンプの出力を、第１抵抗を介して
差動アンプの負入力端子へ負帰還できなくなり、負帰還
ループの形成が阻止される。

【００２２】この結果、上記第１スイッチは、ゲイン切
り換え信号に応じて、負帰還ループを選択できる。加え
て、第１スイッチの入力は、第１トランジスタおよび第
１のエミッタフォロワ回路を介して出力される。したが
って、例えば、入出力間にスイッチングトランジスタを
設ける場合とは異なり、入出力間に飽和するトランジス
タを持たない。したがって、電流−電圧変換回路は、さ
らに高精度に入力電流を電圧へ変換できる。

【００２３】なお、上記構成の各トランジスタ対は、第
１のエミッタフォロワ回路の入力端子を電位的に制御す
ることによって、選択されていない第１のエミッタフォ
ロワ回路の動作を停止させている。ところが、この場
合、ノイズなどによって、入力端子電圧が一時的に変動
すると、第１のエミッタフォロワ回路が不所望に動作し
て、電流−電圧変換回路の出力電圧を変動させる虞れが
ある。

【００２４】これに対して、請求項４の発明に係る電流
−電圧変換回路は、請求項３記載の発明の構成におい
て、上記各第１のエミッタフォロワ回路を構成するトラ
ンジスタのエミッタには、上記ゲイン切り換え信号に連
動して、当該トランジスタに電流を供給するか否かを選
択する第２定電流回路が接続されていることを特徴とし
ている。

【００２５】上記構成によれば、第２定電流回路は、ゲ
イン切り換え信号に基づいて、自らに関連する負帰還ル
ープが選択されているか否かを判定する。選択されてい
なかった場合、第２定電流回路は、電流供給を停止し
て、第１のエミッタフォロワ回路の動作を停止させる。

【００２６】これにより、ノイズなどによって、入力端
子電圧が不所望に変動した場合であっても、選択されて
いない第１のエミッタフォロワ回路を確実に停止させる
ことができる。この結果、電流−電圧変換回路の出力電
圧の誤差を、さらに低減できる。

【００２７】さらに、請求項５の発明に係る電流−電圧
変換回路は、請求項３または４記載の発明の構成におい
て、上記第１スイッチは、上記トランジスタ対の動作停
止が指示された時点から、所定の時間が経過した後で、
当該トランジスタ対の動作を停止させる遅延回路を備え
ていることを特徴としている。なお、遅延回路は、例え
ば、第２トランジスタのベース端子に接続されたキャパ
シタなどによって形成できる。

【００２８】上記構成において、ゲイン切り換え信号が
負帰還ループの切り換えを指示した場合、これまで選択
されていたトランジスタ対の動作停止が指示され、新た
に選択されるトランジスタ対が動作を開始する。なお、
以下では、これまで選択されていた負帰還ループに関連
する部材と、新たに選択される負帰還ループに関連する
部材とを、名称に旧あるいは新を付して区別する。

【００２９】ここで、遅延回路は、旧トランジスタ対の
動作停止が指示された時点から、所定の時間が経過した
後で、当該旧トランジスタ対の動作を停止させる。した
がって、旧負帰還ループは、新負帰還ループが十分に活
性化されるまで、活性状態のまま保持される。所定の時
間が経過して、旧トランジスタ対が動作を停止して、旧
負帰還ループが不活性化される。

【００３０】上記構成では、旧負帰還ループは、新負帰
還ループが十分に活性化された後で、不活性化される。
したがって、不活性化する際に、例えば、第２トランジ
スタのベース端子電圧変動などに起因するノイズが発生
し、旧第１抵抗を介して負入力端子へ印加されたとして
も、新負帰還ループが活性化されているので、当該ノイ
ズを除去できる。これにより、負帰還ループの切り換え
を円滑に行うことができる。この結果、電流−電圧変換
回路において、負帰還ループ切り換え時の出力電圧変動
を抑えることができる。

【００３１】一方、請求項６の発明に係る電流−電圧変
換回路は、請求項１、２、３、４または５記載の発明の
構成において、上記ゲイン切り換え信号に連動して、上
記各第１抵抗と上記差動アンプの出力端子との各接続点
の１つを選択する第３スイッチを備えていることを特徴
としている。

【００３２】上記構成によれば、第１スイッチが、ある
第１抵抗を選択すると、第３スイッチは、第１スイッチ
に連動して、当該第１抵抗と差動アンプの出力端子との
接続点を選択し、当該接続点の電圧に応じた電圧を出力
する。この結果、出力端子を１つにまとめることがで
き、電流−電圧変換回路は、いずれの負帰還ループが選
択されている場合であっても、単一の出力端子から、電
流−電圧変換して生成した電圧を出力できる。

【００３３】ところで、上記構成の電流−電圧変換回路
では、出力側に接続された負荷の変動によって、第１抵
抗へ流れる電流が変化すると、出力電圧に誤差を生じ
る。したがって、多くの場合、第１抵抗と、電流−電圧
変換回路の出力との間には、例えば、ボルテージフォロ
ワ回路など、インピーダンスの変換回路が設けられ、負
荷変動による誤差を削減している。

【００３４】ここで、上記第３スイッチを、スイッチン
グトランジスタなどによって構成し、その後に、上記イ
ンピーダンス変換回路が設けられた場合、電流−電圧変
換回路の出力電圧には、スイッチングトランジスタの飽
和電圧の分だけ、誤差が発生する。

【００３５】これに対して、請求項７の発明に係る電流
−電圧変換回路は、請求項６記載の発明の構成におい
て、 上記第３スイッチには、上記各接続点のうちの対
応する接続点の電圧が、正入力端子に印加される差動入
力部と、上記各第１抵抗のうちの対応する第１抵抗に、
正入力端子が接続された差動入力部と、上記各差動入力
部の出力を、各差動入力部の負入力端子へ負帰還する第
２のエミッタフォロワ回路と、上記ゲイン切り換え信号
に連動して、上記各差動入力部へバイアス電流を供給す
るか否かを選択する第３定電流回路とを備えていること
を特徴としている。

【００３６】当該構成によれば、第３定電流回路は、ゲ
イン切り換え信号に基づいて、選択された第１抵抗に対
応する差動入力部のみへ、バイアス電流を供給する。こ
れにより、選択された差動入力部のみが動作して、当該
差動入力部と、第２のエミッタフォロワ回路とによって
負帰還回路が形成される。この結果、電流−電圧変換回
路は、選択して入力電圧を、インピーダンス変換した後
で出力できる。

【００３７】上記構成では、第３スイッチと上記インピ
ーダンス変換回路とが同時に構成される。また、第３ス
イッチの入出力間には、飽和するトランジスタが存在し
ないため、当然ながら、トランジスタの飽和電圧に起因
する出力誤差も発生しない。この結果、電流−電圧変換
回路の出力電圧の誤差をさらに低減できる。

【００３８】さらに、請求項８の発明に係る電流−電圧
変換回路は、請求項７記載の発明の構成において、上記
差動入力部のうちの少なくとも１つの負入力端子と上記
第２のエミッタフォロワ回路の出力端子との間には、第
３抵抗が設けられ、当該負入力端子には、第４抵抗を介
して、所定の電圧が印加されていることを特徴としてい
る。

【００３９】上記構成の第３スイッチでは、少なくとも
１つの負帰還ループ中には、第３抵抗が挿入されてお
り、負入力端子には、第４抵抗を介して所定の電圧が印
加されているので、入力電圧を所定のゲインで増幅でき
る。ここで、第３および第４抵抗は、負帰還ループ毎に
設けるか否かを選択できるので、入力端子毎に、増幅時
のゲインを所望の値に設定できる。

【００４０】上記構成では、電流−電圧変換回路が電流
−電圧変換する際のゲインは、第１抵抗の抵抗値と増幅
時のゲインとの積で設定されるので、第１抵抗におい
て、抵抗値の最小値に対する最大値の比率を抑えること
ができる。したがって、例えば、光ディスクの読み取り
・書き込み装置の光ピックアップ用の受光アンプ回路と
して電流−電圧変換回路を使用する場合のように、電流
−電圧変換する際のゲインが、極めて小さい値から極め
て大きい値までの広い範囲で選択される場合であって
も、小型かつ高精度の電流−電圧変換回路を実現でき
る。

【００４１】また、請求項９の発明に係る電流−電圧変
換回路は、請求項１、２、３、４、５、６、７または８
記載の発明の構成において、上記各第１抵抗には、それ
ぞれに並列に接続された位相補償用キャパシタが設けら
れていることを特徴としている。

【００４２】上記構成では、各位相補償用キャパシタ
は、電流−電圧変換回路の位相補償を行い、電流−電圧
変換回路において、ピーキングなどの異常な動作を防止
できる。さらに、第１抵抗と位相補償用キャパシタとの
積で決定される周波数以上の信号をカットオフして帯域
制限する。この結果、高域のノイズを除去でき、電流−
電圧変換回路の出力電圧の誤差を、さらに低減できる。

【００４３】なお、上記位相補償用キャパシタの構造は
種々の構造が考えられるが、上記構成では、一端が共通
接続されているため、各位相補償用キャパシタにて、共
通接続側の電極に付随する寄生容量が合計され、負入力
端子に付加される。この結果、各位相補償用キャパシタ
にて、余分な寄生容量が付加されると、負入力端子へ付
加される容量は、極めて大きくなり、電流−電圧変換回
路の動作速度を低下させる虞れがある。

【００４４】これに対して、請求項１０の発明に係る電
流−電圧変換回路は、請求項９記載の発明の構成におい
て、上記位相補償用キャパシタは、電極となる金属と半
導体とで絶縁膜を挟んで形成されており、金属側の電極
が上記差動アンプの負入力端子に接続されていることを
特徴としている。

【００４５】上記構成の位相補償用キャパシタは、通常
の半導体製造工程と同一の工程で製造でき、差動アンプ
など、電流−電圧変換回路の他の回路と集積しやすい。
また、上記差動アンプの負入力端子には、上記構成の位
相補償用キャパシタの電極のうち、金属側の電極が接続
される。したがって、半導体側の電極を接続する場合に
比べて、負入力端子へ付加される寄生容量を削減でき、
寄生容量に起因する電流−電圧変換回路の動作速度の低
下を抑えることができる。

【００４６】

【発明の実施の形態】本発明の一実施形態について図１
ないし図６に基づいて説明すると以下の通りである。す
なわち、本実施形態に係る受光アンプ回路は、例えば、
少なくとも１回の書き込み可能な光ディスクの読み取り
・書き込み装置の光ピックアップ用受光アンプ回路など
に特に好適に用いられる回路であって、光信号の光強度
を示す信号光電流が出力電圧へ変換される際のゲインを
切り換えることができる。

【００４７】なお、上記光ディスクとしては、例えば、
１回だけ書き込み可能なコンパクトディスク（ＣＤ−
Ｒ）、複数回の書き込み及び消去が可能なコンパクトデ
ィスク（ＣＤ−ＲＷ）、あるいは、書き込み及び消去が
可能なデジタルビデオディスク（ＤＶＤ−ＲＡＭ）など
が挙げられる。また、読み取り・書き込み装置として
は、ＣＤ−Ｒドライバ、ＣＤ−ＲＷドライバあるいはＤ
ＶＤ−ＲＡＭドライバなどが挙げられる。

【００４８】具体的には、図１に示すように、上記受光
アンプ回路（電流−電圧変換回路）１は、光信号を受光
した場合、当該光信号の光強度に応じた信号光電流Ｉ_SC
がカソードからアノードへ流れるフォトダイオード２
と、フォトダイオード２のカソードに負入力端子が接続
されたＩ−Ｖ変換用の差動アンプ３と、上記フォトダイ
オード２と差動アンプ３との接続点に、それぞれの一端
が共通接続されたＩ−Ｖ変換用抵抗（第１抵抗）４ａ・
４ｂと、各Ｉ−Ｖ変換用抵抗４ａ・４ｂの他端に個別接
点５ａ・５ｂが接続され、共通接点５ｃが上記差動アン
プ３の出力端子に接続された第１スイッチ５とを備えて
いる。なお、上記フォトダイオード２のアノードは、接
地されている。

【００４９】上記Ｉ−Ｖ変換用抵抗４ａ・４ｂの抵抗値
Ｒ_4a・Ｒ_4bは、図示しない光ディスクの読み取り・書き
込み装置において、読み取りモード時に必要なゲイン
と、書き込みモード時に必要なゲインとに応じて設定さ
れている。一般に、光ディスクの読み取り・書き込み装
置では、光ディスクへ書き込む際、読み取り時に比べ
て、より光強度の強い光が照射され、フォトダイオード
２へ入力される信号光電流Ｉ_SCが大きくなる。したがっ
て、上記抵抗値Ｒ_4a・Ｒ_4bは、Ｒ_4a＞＞Ｒ_4bに設定され
ている。

【００５０】一方、上記第１スイッチ５は、制御回路２
１からのスイッチング信号ＣＴＬ１によって、いずれの
個別端子を選択するかが制御されており、個別接点５ａ
を選択した場合、差動アンプ３の出力から第１スイッチ
５およびＩ−Ｖ変換用抵抗４ａを介して、差動アンプ３
の負入力端子への負帰還ループＬａが形成される。同様
に、個別接点５ｂ側が選択された場合は、差動アンプ
３、第１スイッチ５およびＩ−Ｖ変換用抵抗４ｂによっ
て負帰還ループＬｂが形成される。当該第１スイッチ５
は、後述するように、いずれを選択した場合であって
も、入出力間に飽和する素子を介さないように構成され
ており、常に飽和せずに動作できる。

【００５１】上記構成において、読み取りモード時に
は、第１スイッチ５は、制御回路２１の指示に従って、
個別接点５ａを選択する。この結果、上記負帰還ループ
Ｌａが形成され、フォトダイオード２の信号光電流Ｉ_SC
は、Ｉ−Ｖ変換用抵抗４ａによってＩ−Ｖ変換される。
この場合、個別接点５ａと上記Ｉ−Ｖ変換用抵抗４ａと
の接続点Ａの電圧Ｖ_A は、差動アンプ３の正入力端子電
圧Ｖ_C および負入力端子電圧Ｖ_D を基準電圧Ｖ_REF とす
ると、以下の式（１）に示すように、 Ｖ_A ＝Ｖ_REF ＋（Ｒ_4a×Ｉ_SC） …（１） となる。

【００５２】一方、書き込みモード時には、個別接点５
ｂが選択されるので、負帰還ループＬｂが形成され、信
号光電流Ｉ_SCは、Ｉ−Ｖ変換用抵抗４ｂによってＩ−Ｖ
変換される。同様に、個別接点５ｂと上記Ｉ−Ｖ変換用
抵抗４ｂとの接続点Ｂの電圧Ｖ_B は、差動アンプ３の両
入力端子電圧Ｖ_C ・Ｖ_D をＶ_REF とすると、以下の式
（２）に示すように、 Ｖ_B ＝Ｖ_REF ＋（Ｒ_4b×Ｉ_SC） …（２） となる。

【００５３】いずれの負帰還ループＬａ・Ｌｂが選択さ
れた場合であっても、出力点となる各点Ａ・Ｂからフォ
トダイオード２までの間には、図７に示す従来技術の場
合と異なり、飽和するスイッチが介在していない。さら
に、第１スイッチ５が飽和せずに動作するので、いずれ
の負帰還ループＬａ・Ｌｂも飽和デバイスを含まずに構
成される。これらの結果、信号光電流Ｉ_SCの大きさに合
わせて、受光アンプ回路１のゲインを選択可能でありな
がら、上記従来技術に比べて、当該飽和デバイスに起因
する出力電圧の誤差を削減できる。したがって、受光ア
ンプ回路１は、信号光電流Ｉ_SCが大きい光ディスクの書
き込み時であっても、信号光電流Ｉ_SCが小さな読み取り
時と同様、高精度にＩ−Ｖ変換できる。

【００５４】加えて、上記構成では、フォトダイオード
２は、差動アンプ３の負入力端子のみに接続されてお
り、正入力端子と接続されていない。したがって、上記
正入力端子へ印加する電圧Ｖ_C を調整することによっ
て、フォトダイオード２の動作に影響を与えることな
く、例えば、差動アンプ３の入力バイアス電流などに起
因する差動アンプ３の出力誤差を削減できる。この結
果、受光アンプ回路１は、極めて高精度に、信号光電流
Ｉ_SCをＩ−Ｖ変換できる。

【００５５】ここで、本実施形態に係る受光アンプ回路
１は、上記構成に加えて、上記各Ｉ−Ｖ変換用抵抗４ａ
・４ｂのうちの対応する抵抗と同一の抵抗値を持つオフ
セット補償用抵抗（第２抵抗）６ａ・６ｂと、上記第１
スイッチ５と連動して動作する第２スイッチ７とを備え
ている。なお、上記オフセット補償用抵抗６ａ・６ｂと
第２スイッチ７とによって、特許請求の範囲に記載のオ
フセット補償手段が構成されている。

【００５６】上記第２スイッチ７の個別接点７ａは、上
記オフセット補償用抵抗６ａを介して、基準電圧Ｖ_REF
に保たれる端子ＲＥＦに接続されており、個別接点７ｂ
は、オフセット補償用抵抗６ｂを介して端子ＲＥＦに接
続されている。また、第２スイッチ７の共通接点７ｃ
は、上記差動アンプ３の正入力端子に接続されている。

【００５７】読み取りモード時には、第２スイッチ７
は、制御回路２１の指示に従って、個別接点７ａ側を選
択する。この結果、差動アンプ３の正入力端子の電圧Ｖ
_C は、正入力端子へ流れ込むバイアス電流をＩ_B1とする
と、以下の式（３）に示すように、 Ｖ_C ＝Ｖ_REF −（Ｒ_6a×Ｉ_B1） …（３） となる。なお、上式（３）において、Ｒ_6aは、オフセッ
ト補償用抵抗６ａの抵抗値である。

【００５８】一方、上記Ｉ−Ｖ変換用抵抗４ａを流れる
電流は、信号光電流Ｉ_SCに比べて、差動アンプ３の負入
力端子へ流れ込むバイアス電流Ｉ_B2だけ増加している。
この結果、バイアス電流Ｉ_B2を考慮すると、上記点Ａの
電圧Ｖ_A は、上述の式（１）とは異なり、以下の式
（４）に示すように、 Ｖ_A ＝Ｖ_D ＋Ｒ_4a×（Ｉ_SC＋Ｉ_B2） …（４） となり、バイアス電流Ｉ_B2に応じたオフセット誤差が発
生する。

【００５９】ここで、差動アンプ３の入力端子間オフセ
ット電圧を無視すると、負入力端子電圧Ｖ_D は、上記の
式（３）に示す正入力端子電圧Ｖ_C と等しくなる。した
がって、点Ａの電圧Ｖ_A は、以下の式（５）に示すよう
に、 Ｖ_A ＝Ｖ_REF −（Ｒ_6a×Ｉ_B1）＋Ｒ_4a×（Ｉ_SC＋Ｉ_B2） …（５） となる。

【００６０】ここで、上式（５）において、オフセット
補償用抵抗６ａの抵抗値Ｒ_6aは、Ｉ−Ｖ変換用抵抗４ａ
の抵抗値Ｒ_4aと同一である。また、差動アンプ３の正入
力端子側の入力トランジスタと、負入力端子側の入力ト
ランジスタとは整合のとれた同一特性のトランジスタを
使用しているので、通常は、Ｉ_B1＝Ｉ_B2の関係が成立す
る。この結果、以下の式（６）に示すように、 Ｖ_A ＝Ｖ_REF ＋（Ｒ_4a×Ｉ_SC） …（６） となり、バイアス電流Ｉ_B1およびＩ_B2に起因するオフセ
ット誤差を打ち消すことができる。

【００６１】同様に、書き込みモード時には、第２スイ
ッチ７は、個別接点７ｂを選択するので、差動アンプ３
の正入力端子の電圧Ｖ_C は、以下の式（７）に示すよう
に、 Ｖ_C ＝Ｖ_REF −（Ｒ_6b×Ｉ_B1） …（７） となり、点Ｂの電圧Ｖ_B は、以下の式（８）および式
（９）に示すように、 Ｖ_B ＝Ｖ_D ＋Ｒ_4b×（Ｉ_SC＋Ｉ_B2） …（８） Ｖ_B ＝Ｖ_REF −（Ｒ_6b×Ｉ_B1）＋Ｒ_4b×（Ｉ_SC＋Ｉ_B2） …（９） となる。さらに、Ｒ_6b＝Ｒ_4b、Ｉ_B1＝Ｉ_B2なので、 Ｖ_B ＝Ｖ_REF ＋（Ｒ_4b×Ｉ_SC） …（10） となり、バイアス電流Ｉ_B1およびＩ_B2に起因するオフセ
ット誤差が打ち消される。

【００６２】上記構成では、差動アンプ３の正入力端子
へ印加される電圧Ｖ_C は、第２スイッチ７が上記第１ス
イッチ５に連動して、オフセット補償用抵抗６ａおよび
６ｂの一方を選択することによって、上記負入力端子の
バイアス電流Ｉ_B2に起因するオフセット誤差を打ち消し
可能な値に調整される。この結果、スイッチと抵抗とい
う比較的簡単な構成で、バイアス電流Ｉ_B1・Ｉ_B2による
出力電圧の誤差を打ち消すことができる。

【００６３】特に、Ｉ−Ｖ変換用抵抗４ａ・４ｂおよび
オフセット補償用抵抗６ａ・６ｂを形成する際、同一の
抵抗値を持つ両抵抗の形状を同一に設定し、両抵抗を同
一基板上に集積することによって、両抵抗の特性や周囲
条件を揃えることができる。この結果、製造工程にて比
較的大きな特性バラツキが発生する場合や、周囲温度な
どの周囲条件が大きく変動する場合であっても、受光ア
ンプ回路１は、極めて高精度に、信号光電流Ｉ_SCをＩ−
Ｖ変換できる。

【００６４】また、本実施形態に係る受光アンプ回路１
では、位相補償用のキャパシタ８ａ・８ｂが、上記各Ｉ
−Ｖ変換用抵抗４ａ・４ｂに並列に設けられている。こ
れにより、受光アンプ回路１の位相が補償され、例え
ば、ピーキングなど、受光アンプ回路１の異常動作を防
止できる。

【００６５】また、負帰還ループＬａの高域遮断周波数
ｆｃａは、Ｉ−Ｖ変換用抵抗４ａの抵抗値Ｒ_4aとキャパ
シタ８ａの容量Ｃ_8aとで決定され、以下の式（１１）に
示すように、 ｆｃａ＝１／（２π×Ｒ_4a×Ｃ_8a） …（11） となる。同様に、負帰還ループＬｂの高域遮断周波数ｆ
ｃｂは、Ｉ−Ｖ変換用抵抗４ｂの抵抗値Ｒ_4bとキャパシ
タ８ｂの容量Ｃ_8bとで決定され、以下の式（１２）に示
すように、 ｆｃｂ＝１／（２π×Ｒ_4b×Ｃ_8b） …（12） となる。

【００６６】これにより、受光アンプ回路１は、上記各
高域遮断周波数ｆｃａ・ｆｃｂ以上の周波数帯域でカッ
トオフされる。ここで、上記各高域周波数ｆｃａ・ｆｃ
ｂは、例えば、高域ノイズ成分の周波数などに応じて設
定される所定の周波数以下で、かつ、信号光電流Ｉ_SCの
信号成分よりも高い周波数に設定される。この帯域制限
によって、高周波領域でのノイズが削減され、受光アン
プ回路１は、信号光電流Ｉ_SCの信号成分を、さらに高精
度にＩ−Ｖ変換できる。

【００６７】加えて、Ｒ_4a×Ｃ_8a＝Ｒ_4b×Ｃ_8bと設定す
れば、第１スイッチ５によって、いずれの負帰還ループ
Ｌａ・Ｌｂが選択された場合であっても、受光アンプ回
路１の高域遮断周波数を一定の値に保つことができる。

【００６８】ところで、上記構成において、各キャパシ
タ８ａ・８ｂの一端は、差動アンプ３の負入力端子に共
通接続されている。したがって、各キャパシタ８ａ・８
ｂの接合容量、並びに、フォトダイオード２の接続容量
を加えた容量が、負入力端子に接続され、受光アンプ回
路１の応答速度が低下する虞れがある。

【００６９】したがって、特に、速い応答速度が必要な
場合には、上記各キャパシタ８ａ（８ｂ）は、例えば、
図２に示すように構成される方がよい。すなわち、Ｐ型
の半導体基板８１の上には、エピタキシャル層による不
純物濃度の薄いＮ型半導体層８２が形成されている。上
記Ｎ型半導層８２のうち、キャパシタ部のエピタキシャ
ル層８２ａは、Ｐ型拡散層８３・８３によって、他のエ
ピタキシャル層８２ｂ・８２ｂと分離されている。ま
た、エピタキシャル層８２ａの上面には、不純物濃度の
濃いＮ型半導体層（半導体）８４によって、キャパシタ
８ａ（８ｂ）の一方の電極が形成されており、当該Ｎ型
半導体層８４の上には、キャパシタ８ａ（８ｂ）の誘電
体として、例えば、厚さ約１０，０００ｎｍ程度の窒化
膜や酸化膜などの薄膜層（絶縁膜）８５が形成されてい
る。さらに、薄膜層８５の上には、キャパシタ８ａ（８
ｂ）の他方の電極となる金属層（金属）８６が形成され
ている。また、上記Ｎ型半導体層８４の上で、かつ、上
記金属層８６とは別の位置には、金属層８７が形成され
ている。当該金属層８７は、上記Ｎ型半導体層８４とオ
ーミックコンタクトを行っており、当該Ｎ型半導体層８
４からなるキャパシタ８ａ（８ｂ）の電極の取り出し口
となる。なお、上記Ｎ型半導体層８２の上で、両金属膜
８６および８７以外の場所には、例えば、キャパシタ外
部の酸化膜などによって、厚い保護膜８８が形成されて
いる。

【００７０】上記構成のキャパシタ８ａ（８ｂ）におい
て、金属層８６からなる電極が、図１に示す差動アンプ
３の負入力端子に接続される。当該電極は、金属で形成
された電極なので、薄膜層８５による容量以外の容量は
持たない。この結果、差動アンプ３の負入力端子には、
余分な容量が接続されず、受光アンプ回路１の応答速度
の低下を防止できる。

【００７１】なお、これに対して、Ｎ型半導体層８４に
よって形成される電極が上記負入力端子に接続される場
合は、上記薄膜層８５による容量に加えて、エピタキシ
ャル層８２ａと半導体基板８１とによって構成されるＰ
Ｎ接合の接合容量が、上記負入力端子に接続される。し
たがって、上述の金属層８６側を接続した場合と比較す
ると、各キャパシタ８ａ・８ｂにおける上記接合容量を
合わせた容量によって、受光アンプ回路１の応答速度が
低下する。

【００７２】ところで、図１に示す第１スイッチ５は、
例えば、リレーなど、機械的なスイッチによって構成す
ることもできるが、小型で動作速度の速い受光アンプ回
路１を実現するためには、電気的なスイッチによって実
現されることが望まれる。以下では、図３を参照して、
第１スイッチ５の好適な構成例について詳細に説明す
る。

【００７３】すなわち、本実施形態に係る第１スイッチ
５は、個別接点５ａおよび５ｂのそれぞれに対応して設
けられた２系統の入力回路部（トランジスタ対）５１ａ
・５１ｂ、定電流回路部（第１定電流回路）５２ａ・５
２ｂ、エミッタフォロワ回路部（第１のエミッタフォロ
ワ回路）５３ａ・５３ｂおよび能動負荷部（第２定電流
回路）５４ａ・５４ｂと、スイッチング信号入力端子Ｔ
１へ与えられるスイッチング信号ＣＴＬ１に基づいて、
両系統のうちの一方を選択して動作させる制御回路部５
５とを備えている。

【００７４】個別接点５ａに関連する第１系統におい
て、上記入力回路部５１ａは、エミッタ端子が共通接続
されたＮＰＮ型のトランジスタＱ１ａ・Ｑ２ａからなる
入力トランジスタ対を備えており、上記共通のエミッタ
端子には、上記定電流回路部５２ａから所定の電流Ｉ_1a
が供給される。当該トランジスタＱ１ａのベース端子
は、共通接点５ｃであり、図１に示す差動アンプ３の出
力端子に接続されている。一方、トランジスタＱ１ｂの
ベース端子電圧は、制御回路部５５によって制御され
る。なお、上記トランジスタＱ１ａが、特許請求の範囲
に記載の第１トランジスタに対応し、トランジスタＱ２
ａが第２トランジスタに対応する。

【００７５】また、上記共通のエミッタ端子は、上記エ
ミッタフォロワ回路部５３ａを構成するＰＮＰ型のトラ
ンジスタＱ３ａのベース端子に接続されている。当該ト
ランジスタＱ３ａは、コレクタ端子が接地されており、
個別端子５ａとなるエミッタ端子は、能動負荷部５４ａ
を構成するトランジスタＱ４ａのコレクタ端子に接続さ
れている。上記トランジスタＱ４ａは、トランジスタＱ
３ａの能動負荷となり、両トランジスタＱ３ａ・Ｑ４ａ
によってエミッタフォロワ回路が構成される。

【００７６】さらに、能動負荷部５４ａでは、ベース端
子が互いに接続されたＰＮＰ型のトランジスタＱ４ａ・
Ｑ５ａによってカレントミラー回路が構成されている。
共通のベース端子には、トランジスタＱ５ｂのコレクタ
端子が接続され、さらに、抵抗Ｒ１ａ、および、制御回
路部５５のトランジスタＱ６ａを介して接地される。な
お、両トランジスタＱ４ａ・Ｑ５ａのエミッタ端子に
は、電源電圧Ｖ_CCが印加される。

【００７７】一方、第２系統の入力回路部５１ｂ、定電
流回路部５２ｂ、エミッタフォロワ回路部５３ｂおよび
能動負荷部５４ｂは、上記第１系統の対応する部材と同
一の構成である。したがって、説明の便宜上、第２系統
の各部材には、対応する部材の参照符号の末尾をａから
ｂに変更した符号を付して、説明を省略する。例えば、
第１系統のトランジスタＱ３ａは、第２系統のトランジ
スタＱ３ｂに対応しており、当該トランジスタＱ３ｂの
エミッタ端子が個別接点５ｂとなる。なお、トランジス
タＱ１ｂのベース端子は、第１系統のトランジスタＱ１
ａと同様に、共通接点５ｃである。

【００７８】また、上記制御回路部５５において、スイ
ッチング動作を行うＮＰＮ型のトランジスタＱ７のベー
ス端子には、スイッチング信号入力端子Ｔ１が接続され
ており、図１に示す制御回路２１からスイッチング信号
ＣＴＬ１が印加される。当該トランジスタＱ７のコレク
タ端子は、抵抗Ｒ２を介して、ＮＰＮ型のトランジスタ
Ｑ８のベース端子に接続されている。当該トランジスタ
Ｑ８および抵抗Ｒ２は、上記トランジスタＱ７の出力を
反転するためのインバータとして動作する。なお、トラ
ンジスタＱ７およびＱ８のエミッタ端子は、接地されて
いる。

【００７９】上記トランジスタＱ８のコレクタ端子は、
抵抗Ｒ３ａを介して、能動負荷部５４ａに接続された上
記トランジスタＱ６ａのベース端子に接続されている。
また、トランジスタＱ８のコレクタ端子は、抵抗Ｒ４ａ
を介して、ＮＰＮ型のトランジスタＱ９ａのベース端子
に接続されている。当該トランジスタＱ９ａのコレクタ
端子には、上記入力回路部５１ａのトランジスタＱ２ａ
のベース端子が接続されていると共に、抵抗Ｒ５ａを介
して、電源電圧Ｖ_CCが印加されている。また、トランジ
スタＱ９ａのエミッタ端子は、接地されており、上記抵
抗Ｒ３ａおよびＲ４ａの接続点には、抵抗Ｒ６ａを介し
て、電源電圧Ｖ_CCが印加されている。さらに、本実施形
態に係る第１スイッチ５では、トランジスタＱ９ａのコ
レクタ端子が、キャパシタ（遅延回路）Ｃ１ａを介して
接地されている。

【００８０】一方、制御回路部５５には、上記第１系統
に関連する抵抗Ｒ３ａ、Ｒ４ａ、Ｒ５ａおよびＲ６ａ、
トランジスタＱ９ａ、並びに、キャパシタＣ１ａと同様
に、第２系統に関連する抵抗Ｒ３ｂ、Ｒ４ｂ、Ｒ５ｂお
よびＲ６ｂ、トランジスタＱ９ｂ、並びに、キャパシタ
Ｃ１ｂが設けられている。ただし、第１系統とは異な
り、制御回路部５５は、スイッチング信号ＣＴＬ１がロ
ーレベルのときに第２系統の回路へ動作を指示する。し
たがって、抵抗Ｒ３ｂ、Ｒ４ｂおよびＲ６ｂの接続点
は、インバータ回路として動作する上記トランジスタＱ
８のコレクタ端子ではなく、上記トランジスタＱ７のコ
レクタ端子に接続されている。なお、それ以外の接続
は、第１系統の回路と同様であるため、説明を省略す
る。

【００８１】上記構成の第１スイッチ５において、スイ
ッチング信号入力端子Ｔ１にハイレベル（約０．８Ｖ以
上）のスイッチング信号ＣＴＬ１が印加された場合、制
御回路部５５のトランジスタＱ７は導通し、そのコレク
タ端子電圧がローレベル（約０．４Ｖ以下）となる。し
たがって、トランジスタＱ８が遮断され、そのコレクタ
端子電圧は、ハイレベルとなる。これにより、第１系統
に関連するトランジスタＱ９ａは、導通し、そのコレク
タ端子電圧、すなわち、入力回路部５１ａのトランジス
タＱ２ａのベース端子電圧Ｖ_2aは、ローレベルとなる。

【００８２】この状態では、トランジスタＱ１ａ・Ｑ２
ａからなるトランジスタ対において、トランジスタＱ１
ａのベース端子電圧Ｖ_F （図１に示す差動アンプ３の出
力電圧）は、トランジスタＱ２ａのベース端子電圧Ｖ_2a
よりも大きくなるので、トランジスタＱ１ａが導通（能
動）状態、トランジスタＱ２ａが遮断状態となる。した
がって、上記トランジスタ対に共通のエミッタ端子電圧
Ｖ_3aは、以下の式（１３）に示すように、 Ｖ_3a＝Ｖ_F −Ｖ_BE(Q1a) …（13） となる。なお、上式（１３）において、Ｖ_BE(Q1a) は、
トランジスタＱ１ａのベース−エミッタ間電圧である。

【００８３】上記電圧Ｖ_3aは、エミッタフォロワ回路部
５３ａを構成するトランジスタＱ３ａのベース端子へ印
加され、トランジスタＱ３ａのエミッタ端子の電圧は、
個別接点５ａ、および、図１に示すＩ−Ｖ変換用抵抗４
ａを介して、差動アンプ３の負入力端子へ負帰還する。
このとき、図１に示す差動アンプ３、トランジスタＱ１
ａ、トランジスタＱ３ａおよびＩ−Ｖ変換用抵抗４ａに
よって、負帰還ループＬａが構成される。したがって、
トランジスタＱ３ａのエミッタ端子電圧、すなわち、個
別接点５ａの電圧Ｖ_A は、式（１）および（６）に示す
ように、Ｖ_REF＋Ｒ_4a×Ｉ_SCとなる。

【００８４】一方、第２系統に関連する回路では、上記
トランジスタＱ７のコレクタ端子電圧がローレベルなの
で、制御回路部５５のトランジスタＱ９ｂが遮断され、
そのコレクタ端子電圧、すなわち、入力回路部５１ｂの
トランジスタＱ２ｂのベース端子電圧は、ハイレベルと
なる。

【００８５】この状態では、トランジスタＱ１ｂ・Ｑ２
ｂからなるトランジスタ対において、トランジスタＱ１
ｂのベース端子電圧Ｖ_F は、トランジスタＱ２ｂのベー
ス端子電圧Ｖ_2bよりも小さくなる。この結果、上述の第
１系統の場合とは逆に、トランジスタＱ１ｂが遮断状
態、トランジスタＱ２ａが導通状態となる。ここで、上
記トランジスタＱ９ｂが遮断されているので、トランジ
スタＱ２ｂのベース電流を無視すると、上記トランジス
タ対に共通のエミッタ端子電圧Ｖ_3b、は、以下の式（１
４）に示すように、 Ｖ_3b＝Ｖ_CC−Ｖ_BE(Q2b) …（14） となる。なお、上式（１４）において、Ｖ_BE(Q2b) は、
トランジスタＱ２ａのベース−エミッタ間電圧である。

【００８６】上記電圧Ｖ_3bは、エミッタフォロワ回路部
５３ｂのトランジスタＱ３ｂのベース端子へ印加され
る。ここで、個別接点５ｂとなるトランジスタＱ３ｂの
エミッタ端子電圧は、差動アンプ３の負入力端子電圧と
略同一であり、基準電圧Ｖ_REFと略同一となる。したが
って、トランジスタＱ３ｂは、ベース端子電圧がエミッ
タ端子電圧よりも大きくなり、遮断される。これによ
り、共通接点５ｃと個別接点５ｂとの間が遮断され、図
１に示すＩ−Ｖ変換用抵抗４ｂを含む負帰還ループＬｂ
の形成が阻止される。

【００８７】これに対して、スイッチング信号入力端子
Ｔ１へローレベルのスイッチング信号ＣＴＬ１が印加さ
れる場合、各トランジスタは、ハイレベルの場合とは逆
の動作を行う。

【００８８】具体的には、制御回路部５５において、ト
ランジスタＱ７のコレクタ端子電圧がハイレベル、トラ
ンジスタＱ８のコレクタ端子電圧がローレベルとなり、
トランジスタＱ９ａのコレクタ端子電圧がハイレベル、
トランジスタＱ９ｂのコレクタ端子電圧がローレベルと
なる。したがって、入力回路部５１ａでは、トランジス
タ対のうちのトランジスタＱ２ａが導通し、入力回路部
５１ｂでは、トランジスタＱ１ｂが導通する。この結
果、上記各共通エミッタ端子電圧Ｖ_3a、Ｖ_3bは、以下の
式（１５）および式（１６）に示すように、 Ｖ_3a＝Ｖ_CC−Ｖ_BE(Q2a) …（15） Ｖ_3b＝Ｖ_F −Ｖ_BE(Q1b) …（16） となる。なお、Ｖ_BE(Q2a) 、Ｖ_BE(Q1b) は、それぞれ、
トランジスタＱ２ａおよびＱ１ｂのベース−エミッタ間
電圧を示している。これにより、エミッタフォロワ回路
部５３ａのトランジスタＱ３ａが遮断され、エミッタフ
ォロワ回路部５３ｂのトランジスタＱ３ｂが導通する。
この結果、図１に示す差動アンプ３、上記トランジスタ
Ｑ１ｂおよびＱ３ｂ、並びに、Ｉ−Ｖ変換用抵抗４ｂに
よる負帰還ループＬｂが構成され、トランジスタＱ３ｂ
のエミッタ端子電圧、すなわち、個別接点５ｂの電圧Ｖ
_B は、式（２）および（１０）に示すように、Ｖ_REF ＋
Ｒ_4b×Ｉ_SCとなる。

【００８９】このように、第１スイッチ５は、スイッチ
ング信号ＣＴＬ１のレベルに基づいて、第１系統のエミ
ッタフォロワ回路部５３ａが動作するか、あるいは、第
２系統のエミッタフォロワ回路部５３ｂが動作するかを
制御することによって、図１に示すＩ−Ｖ変換用抵抗４
ａ・４ｂの一方を選択している。したがって、各個別接
点５ａ・５ｂと、共通接点５ｃとの間にスイッチングト
ランジスタを設ける場合とは異なり、各負帰還ループＬ
ａ・Ｌｂ中に、飽和するトランジスタなどの飽和デバイ
スを持たない。したがって、受光アンプ回路１は、より
高精度に、信号光電流Ｉ_SCをＩ−Ｖ変換できる。

【００９０】なお、本実施形態に係る第１スイッチ５で
は、後述するように、能動負荷部５４ａ・５４ｂのうち
の一方のみが動作して、対応するエミッタフォロワ回路
部５３ａ・５３ｂのみにバイアス電流を供給している
が、これに限るものではない。上述したように、エミッ
タフォロワ回路部５３ａ・５３ｂのトランジスタＱ３ａ
・Ｑ３ｂは、電位的に導通／遮断が制御されているの
で、各トランジスタＱ３ａ・Ｑ３ｂの導通／遮断は、上
記トランジスタＱ３ａ・Ｑ３ｂの双方にバイアス電流を
供給しても制御され、第１スイッチ５は、個別接点５ａ
・５ｂの一方を選択できる。ただし、この場合は、例え
ば、ノイズなどによって、トランジスタＱ３ａ・Ｑ３ｂ
のベース端子電圧やエミッタ端子電圧が変動した場合、
各トランジスタＱ３ａ・Ｑ３ｂが不所望に導通する虞れ
がある。

【００９１】これに対して、本実施形態に係る第１スイ
ッチ５において、トランジスタＱ５ａは、抵抗Ｒ１ａお
よびトランジスタＱ６ａを介して接地されており、制御
回路部５５は、能動負荷部５４ａがエミッタフォロワ回
路部５３ａへ電流を供給するか否かを指示できる。同様
に、制御回路部５５は、トランジスタＱ６ｂの導通／遮
断を制御することで、能動負荷部５４ｂが動作するか否
かを選択できる。これにより、制御回路部５５は、スイ
ッチング信号ＣＴＬ１に基づいて、エミッタフォロワ回
路部５３ａ・５３ｂおよび能動負荷部５４ａ・５４ｂの
うち、選択した系統のみを動作させることができる。

【００９２】具体的には、スイッチング信号ＣＴＬ１が
ハイレベルの場合、トランジスタＱ８のコレクタ端子電
圧がハイレベルとなるので、第１系統に関連するトラン
ジスタＱ６ａは導通している。この結果、トランジスタ
Ｑ６ａのコレクタ電流Ｉ_2aは、以下の式（１７）に示す
ように、 Ｉ_2a＝（Ｖ_CC−Ｖ_BE(Q5a) −Ｖ_sat(Q6a)）／Ｒ_1a …（17） となる。なお、上式（１７）において、Ｖ_BE(Q5a) は、
トランジスタＱ５ａのベース−エミッタ間電圧、Ｖ
_sat(Q6a)は、トランジスタＱ６ａの飽和電圧、Ｒ_1aは、
抵抗Ｒ１ａの抵抗値である。

【００９３】ここで、能動負荷部５４ａにおいて、トラ
ンジスタＱ４ａ・Ｑ５ａは、カレントミラー回路を構成
しているので、両トランジスタＱ４ａ・Ｑ５ａのベース
電流を無視すると、トランジスタＱ４ａのコレクタ電流
Ｉ_3aは、上記電流Ｉ_2aと等しくなる。この結果、トラン
ジスタＱ３ａは、上記電流Ｉ_3aでバイアスされ、エミッ
タフォロワ回路部５３ａが動作状態となる。

【００９４】なお、この状態では、能動負荷部５４ａか
ら上記定電流Ｉ_3aが供給されているので、図１に示す差
動アンプ３の負入力端子側からの電流が、Ｉ−Ｖ変換用
抵抗４ｂを介して、上記トランジスタＱ３ａへ流入する
ことは防止される。

【００９５】一方、スイッチング信号ＣＴＬ１がハイレ
ベルの場合、トランジスタＱ７のコレクタ端子電圧がロ
ーレベルなので、第２系統に関連するトランジスタＱ６
ｂは遮断され、トランジスタＱ６ｂのコレクタ電流Ｉ_2b
＝０となる。したがって、能動負荷部５４ｂにおいて、
トランジスタＱ４ｂのコレクタ電流Ｉ_3bも０となり、エ
ミッタフォロワ回路部５３ｂのトランジスタＱ３ｂは、
バイアスされない状態となる。ここで、上述したよう
に、スイッチング信号ＣＴＬ１がハイレベルの場合、ト
ランジスタＱ６ｂは、電位的にも遮断状態となってい
る。したがって、バイアス電流（Ｉ_3b）を遮断すること
によって、例えば、ノイズなどが印加されても、トラン
ジスタＱ３ｂおよびＱ４ｂから構成されるエミッタフォ
ロワ回路を完全に遮断状態（オフ状態）に保つことがで
きる。この結果、当該エミッタフォロワ回路の電流が、
図１に示すＩ−Ｖ変換用抵抗４ｂを介して、差動アンプ
３の負入力端子へ入力することを防止できる。

【００９６】これとは逆に、スイッチング信号ＣＴＬ１
がローレベルの場合、トランジスタＱ６ａが遮断され、
トランジスタＱ６ｂが導通する。この場合、トランジス
タＱ６ａのコレクタ電流Ｉ_2a＝０となり、トランジスタ
Ｑ６ｂのコレクタ電流Ｉ_2bは、以下の式（１８）に示す
ように、 Ｉ_2b＝（Ｖ_CC−Ｖ_BE(Q5b) −Ｖ_sat(Q6b)）／Ｒ_1b …（18） となる。なお、上式（１７）において、Ｖ_BE(Q5b) は、
トランジスタＱ５ｂのベース−エミッタ間電圧、Ｖ
_sat(Q6b)は、トランジスタＱ６ｂの飽和電圧、Ｒ_1bは、
抵抗Ｒ１ｂの抵抗値である。

【００９７】この結果、カレントミラー回路を構成する
トランジスタＱ４ｂ・Ｑ５ｂのベース電流を無視する
と、上式（１８）に示す電流Ｉ_2bと同量の電流Ｉ_3bによ
って、トランジスタＱ３ｂがバイアスされ、トランジス
タＱ３ｂ・Ｑ４ｂから構成されるエミッタフォロワ回路
が動作状態となる。また、トランジスタＱ３ａのエミッ
タ電流Ｉ_3aは、０となり、トランジスタＱ３ａがバイア
スされない状態となる。この結果、トランジスタＱ３ａ
・Ｑ４ａで構成されるエミッタフォロワ回路の動作を完
全に停止させ、当該エミッタフォロワ回路の電流が、図
１に示すＩ−Ｖ変換用抵抗４ａを介して、差動アンプ３
の負入力端子へ流入することを防止できる。また、負入
力端子側の電流が、Ｉ−Ｖ変換用抵抗４ｂを介して、ト
ランジスタＱ３ｂのエミッタ端子へ流入することを防止
できる。

【００９８】なお、本実施形態では、後述するように、
各入力回路部５１ａ・５１ｂにおいて、トランジスタＱ
２ａ・Ｑ２ｂのベース端子にキャパシタＣ１ａ・Ｃ１ｂ
が接続されており、当該ベース端子電圧変動を緩和して
いるが、これに限るものではない。例えば、両キャパシ
タＣ１ａ・Ｃ１ｂを省くこともできる。

【００９９】ただし、この場合は、負帰還ループＬａ・
Ｌｂを切り換える際、受光アンプ回路１の出力電圧が大
きく変動し、例えば、光ピックアップの駆動回路など、
受光アンプ回路１の後段に設けられた回路に悪影響を及
ぼす虞れがある。

【０１００】例えば、負帰還ループＬｂから負帰還ルー
プＬａへ切り換える場合を例にして具体的に説明する
と、切り換えを指示してから負帰還ループＬａが活性化
して、負帰還ループＬａの出力端の電圧Ｖ_A が上述の式
（１）および（６）に示す値になるまでには、ある一定
時間の遅延が発生する。この期間中、負帰還ループＬａ
は、十分に活性化していないため、例えば、ノイズや他
の負帰還ループＬｂが差動アンプ３の負入力端子電圧を
変動させたとしても、当該変動を打ち消すことができな
い。この結果、出力電圧Ｖ_A は、不所望に変動する虞れ
がある。なお、この遅延期間の長さは、例えば、エミッ
タフォロワ回路部５３ａの駆動能力や負荷容量などによ
って決定される。

【０１０１】特に、図３に示す第１スイッチ５では、こ
れまで活性化されていた負帰還ループＬｂが不活性化す
る際、入力回路部５１ｂにおいて、トランジスタＱ２ｂ
のベース端子電圧Ｖ_2bが急峻に上昇すると、この急峻な
変動は、トランジスタＱ１ｂ、Ｑ２ｂのベース端子電圧
Ｖ_F 、Ｖ_2bが、Ｖ_2b＞Ｖ_F を満足する期間中に、エミッ
タフォロワ回路部５３ｂから出力されてしまう。これに
より、図１に示す差動アンプ３の負入力端子電圧が不所
望に変動し、他方の出力電圧Ｖ_A を大きく変動させる虞
れがある。

【０１０２】これに対して、本実施形態に係る第１スイ
ッチ５には、上記両キャパシタＣ１ａ・Ｃ１ｂが設けら
れており、負帰還ループＬａ・Ｌｂの切り換えを円滑に
行うことができる。以下では、上記両キャパシタＣ１ａ
・Ｃ１ｂの動作について、詳細に説明する。

【０１０３】すなわち、スイッチング信号ＣＴＬ１がロ
ーレベルからハイレベルへと切り換わると、第１系統に
関連するトランジスタＱ９ａが導通し、入力回路部５１
ａのトランジスタＱ２ａのベース端子電圧を低下させ
る。この結果、上述したように、入力回路部５１ａのト
ランジスタＱ１ａ、エミッタフォロワ回路部５３ａのト
ランジスタＱ３ａおよびＩ−Ｖ変換用抵抗４ａによっ
て、負帰還ループＬａが構成される。この負帰還ループ
Ｌａは、上述の遅延時間を経た後、活性になる。

【０１０４】一方、第２系統に関連するトランジスタＱ
９ｂのベース端子電圧は、ハイレベルからローレベルへ
と切り換えられ、トランジスタＱ９ｂのコレクタ端子電
圧がローレベルからハイレベルへ急峻に上昇しようとす
る。ところが、トランジスタＱ９ｂのコレクタ端子に
は、キャパシタＣ１ｂが接続されており、抵抗Ｒ５ｂお
よびキャパシタＣ１ｂによって、時定数がＲ_5b×Ｃ_1bの
積分回路が構成されている。なお、Ｒ_5bは、抵抗Ｒ５ｂ
の抵抗値、Ｃ_1bはキャパシタＣ１ｂの容量をそれぞれ示
しており、上述の遅延時間に応じて設定される。

【０１０５】これらの数値Ｒ_5bおよびＣ_1bの一例とし
て、負帰還ループＬａ・Ｌｂを円滑に切り換え可能な最
小値をシミュレーションより算出すると、例えば、Ｒ_5a
＝Ｒ_5b＝５０ｋΩ、Ｃ_1a＝Ｃ_1b＝５ｐＦなどの数値とな
る。なお、Ｒ_5aとＣ_1aとは、後述する抵抗Ｒ５ａの抵抗
値とキャパシタＣ１ａの容量である。

【０１０６】この結果、トランジスタＱ９ｂのコレクタ
端子電圧、すなわち、入力回路部５１ｂにおけるトラン
ジスタＱ２ｂのベース端子電圧Ｖ_2bの上昇は、緩和され
る。したがって、スイッチング信号ＣＴＬ１が切り換え
られてから、上記ベース端子電圧Ｖ_2bが、トランジスタ
Ｑ１ｂのベース端子電圧Ｖ_F を上回るまでの時間、すな
わち、図１に示す負帰還ループＬｂが不活性化するまで
の時間が長くなる。この結果、上記負帰還ループＬｂ
は、負帰還ループＬａが活性化するまでの期間、活性の
まま保持される。

【０１０７】加えて、ベース端子電圧Ｖ_2bの上昇が緩和
されているので、Ｖ_2b＞Ｖ_F の期間中に、差動アンプ３
の負入力端子電圧へ与える影響は少ない。また、Ｖ_2b＞
Ｖ_Fとなる時点も遅くなっており、負帰還ループＬａが
ある程度活性化している。したがって、ベース端子電圧
Ｖ_2bの上昇に起因する負帰還ループＬａの出力電圧変動
を抑えることができる。

【０１０８】これらの結果、受光アンプ回路１は、負帰
還ループＬｂから負帰還ループＬａへの移行を円滑に行
うことができる。

【０１０９】同様にして、抵抗値がＲ_5aの抵抗Ｒ５ａ
と、容量がＣ_1aのキャパシタＣ１ａとによって、時定数
がＲ_5a×Ｃ_1aの積分回路が構成されている。この結果、
スイッチング信号ＣＴＬ１がハイレベルからローレベル
へ切り換わる際、当該積分回路によって、トランジスタ
Ｑ２ａのベース電圧Ｖ_2aの上昇は、緩和されると共に、
負帰還ループＬｂが活性化するまでの間、負帰還ループ
Ｌａを活性のまま保持する。したがって、受光アンプ回
路１は、負帰還ループＬａから負帰還ループＬｂへ円滑
に移行できる。

【０１１０】ここで、図１に戻って説明すると、本実施
形態に係る受光アンプ回路１は、第１スイッチ５の後段
に、当該第１スイッチ５と連動する第３スイッチ１１
と、ボルテージフォロワ回路を構成する差動アンプ１２
とが設けられている。これにより、受光アンプ回路１
は、第１スイッチ５が両負帰還ループＬａ・Ｌｂのいず
れを選択するかに拘わらず、単一の端子ＯＵＴから出力
電圧を出力できる。

【０１１１】具体的には、第３スイッチ１１の個別接点
１１ａは、負帰還ループＬａ選択時の出力端となる点Ａ
に接続され、個別接点１１ｂは、負帰還ループＬｂ選択
時の出力端となる点Ｂに接続されている。また、第３ス
イッチ１１の共通接点１１ｃは、差動アンプ１２の正入
力端子に接続されている。一方、差動アンプ１２の負入
力端子は、差動アンプ１２の出力および上記端子ＯＵＴ
に接続されている。

【０１１２】上記構成において、図示しない読み取り・
書き込み装置が読み取りモードの場合、第３スイッチ１
１は、制御回路２１の指示に従って、個別接点１１ａと
共通接点１１ｃとを接続する。また、このモードでは、
第１スイッチ５が負帰還ループＬａを選択している。し
たがって、上述の式（１）および式（６）に示す点Ａの
電圧Ｖ_A が上記差動アンプ１２の正入力端子へ印加され
る。当該差動アンプ１２からなるボルテージフォロワ回
路は、インピーダンス変換を行い、当該電圧Ｖ_A と同一
の電圧を出力電圧Ｖ_OUT として出力する。

【０１１３】同様に、書き込みモードの場合は、個別接
点１１ｂ側が選択される。したがって、上述の式（２）
および式（１０）に示す点Ｂの電圧Ｖ_B が差動アンプ１
２の正入力端子へ印加され、ボルテージフォロワ回路に
よって、インピーダンス変換された後、出力電圧Ｖ_OUT
として出力される。

【０１１４】上記構成では、第３スイッチ１１は、各負
帰還ループＬａ・Ｌｂの出力端となる点Ａ・点Ｂのうち
の上記第１スイッチ５が選択した方と、差動アンプ１２
からなるボルテージフォロワ回路とを接続する。この結
果、受光アンプ回路１は、単一の端子ＯＵＴから出力電
圧Ｖ_OUT を出力できる。さらに、ボルテージフォロワ回
路によってインピーダンス変換されているので、端子Ｏ
ＵＴに接続された負荷が変動しても、出力電圧Ｖ_OUT の
変動を抑えることができ、受光アンプ回路１の出力誤差
を低減できる。

【０１１５】ここで、上記第３スイッチ１１は、例え
ば、機械的スイッチによって構成することもできるが、
小型で動作速度の速い受光アンプ回路１を実現するため
には、電気的なスイッチによって実現されることが望ま
れる。以下では、好適な構成例として、図４を参照しな
がら、第３スイッチ１１と差動アンプ１２との双方の機
能を有する端子選択機能付きのアンプ１３について説明
する。

【０１１６】すなわち、上記アンプ１３は、スイッチン
グ信号ＣＴＬ３と、その反転信号ＣＴＬ３バーとに基づ
いて、個別接点１１ａ・１１ｂの一方を選択すると共
に、選択した個別接点の電圧をインピーダンス変換して
出力端子ＯＵＴより出力できる。

【０１１７】具体的には、アンプ１３は、個別接点１１
ａに対応するトランジスタ対Ｑ１１ａ・Ｑ１２ａと、個
別接点１１ｂに対応するトランジスタ対Ｑ１１ｂ・Ｑ１
２ｂとを備えている。両トランジスタ対Ｑ１１ａ・Ｑ１
２ａ、並びに、Ｑ１１ｂ・Ｑ１２ｂは、ＮＰＮトランジ
スタ対であり、エミッタ共通接続されている。上記トラ
ンジスタ対Ｑ１１ａ・Ｑ１２ａにおいて、トランジスタ
Ｑ１１ａのベース端子は、図１に示す差動アンプ１２の
正入力端子に対応しており、上記個別接点１１ａに接続
されている。また、トランジスタＱ１２ａのベース端子
は、上記差動アンプ１２の負入力端子に対応しており、
出力端子ＯＵＴに接続されている。一方、トランジスタ
対Ｑ１１ｂ・Ｑ１２ｂは、トランジスタ対Ｑ１１ａ・Ｑ
１１ｂと同様に接続されており、例えば、上記正入力端
子に対応するトランジスタＱ１１ａのベース端子は、上
記個別接点１１ｂに接続されている。

【０１１８】また、上記両トランジスタ対Ｑ１１ａ・Ｑ
１２ａ並びにＱ１１ｂ・Ｑ１２ｂは、能動負荷となるＰ
ＮＰトランジスタ対Ｑ１３・Ｑ１４に接続されている。
当該トランジスタＱ１３・Ｑ１４は、ベース共通接続さ
れて、カレントミラー回路を構成しており、トランジス
タＱ１３のコレクタ端子とベース端子との間が接続され
ている。また、トランジスタＱ１３のコレクタ端子は、
上記正入力に対応する上記トランジスタＱ１１ａおよび
Ｑ１１ｂのコレクタ端子に接続され、トランジスタＱ１
４のコレクタ端子は、負入力側、すなわち、上記トラン
ジスタＱ１２ａ・Ｑ１２ｂのコレクタ端子に接続されて
いる。なお、トランジスタＱ１３およびＱ１４のエミッ
タ端子には、電源電圧Ｖ_CCが印加される。

【０１１９】さらに、上記トランジスタＱ１４のコレク
タ端子は、ＮＰＮ型のトランジスタＱ１５のベース端子
に接続されており、当該トランジスタＱ１５のエミッタ
端子は、定電流回路Ｉ１１を介して接地されている。上
記トランジスタＱ１５と定電流回路Ｉ１１は、エミッタ
フォロワ回路を構成しており、出力となるトランジスタ
Ｑ１５のエミッタ端子は、出力端子ＯＵＴと、上記負入
力側のトランジスタＱ１２ａ・Ｑ１２のベース端子とに
接続されている。なお、トランジスタＱ１５のコレクタ
端子には、電源電圧Ｖ_CCが印加される。

【０１２０】一方、上記両トランジスタ対Ｑ１１ａ・Ｑ
１２ａ並びにＱ１１ｂ・Ｑ１２ｂの電流源として、ベー
ス共通接続されたＮＰＮ型のトランジスタＱ１６ａ・Ｑ
１６ｂおよびＱ１７からなるカレントミラー回路が設け
られている。上記トランジスタＱ１７は、コレクタ端子
とベース端子とが接続され、定電流回路Ｉ１２によって
バイアスされている。また、上記各トランジスタＱ１６
ａ・Ｑ１６ｂ・Ｑ１７のエミッタ端子は、それぞれ、抵
抗値が互いに同一の抵抗Ｒ１１ａ・Ｒ１１ｂ・Ｒ１２を
介して接地されている。さらに、上記トランジスタＱ１
６ａのコレクタ端子は、上記トランジスタ対Ｑ１１ａ・
Ｑ１２ａのエミッタ共通接続点に接続されており、同様
に、トランジスタＱ１６ｂのコレクタ端子は、上記トラ
ンジスタ対Ｑ１１ｂ・Ｑ１２ｂのエミッタ共通接続点に
接続される。なお、上記トランジスタＱ１６ａ・Ｑ１６
ｂが特許請求の範囲に記載の第３定電流回路に対応す
る。

【０１２１】さらに、アンプ１３は、ハイレベルのスイ
ッチング信号ＣＴＬ３が印加された場合に上記トランジ
スタＱ１６ａを動作させるために、当該トランジスタＱ
１６ａにエミッタ共通接続されたＮＰＮ型のトランジス
タＱ１８ａと、ベース端子とコレクタ端子とが互いに接
続されたＮＰＮ型のトランジスタＱ１９ａ・Ｑ２０ａ
と、当該トランジスタＱ１９ａ・Ｑ２０ａをバイアスす
る定電流回路Ｉ１３ａと、スイッチング用のＮＰＮ型の
トランジスタＱ２１ａとを備えている。上記トランジス
タＱ１８ａのベース端子は、上記定電流回路Ｉ１３ａと
トランジスタＱ１９ａとの接続点に接続されており、さ
らに、上記トランジスタＱ２１ａのコレクタ端子に接続
されている。また、上記トランジスタＱ２１ａのベース
端子には、ベース電流制限用の抵抗Ｒ１３ａを介して、
スイッチング信号ＣＴＬ３が印加される。

【０１２２】一方、上記スイッチング信号ＣＴＬ３の反
転信号ＣＴＬ３バーがハイレベルの場合に上記トランジ
スタＱ１６ｂを動作させるために、上記トランジスタＱ
１８ａないしＱ２１ａ、定電流回路Ｉ１３ａ、並びに、
抵抗Ｒ１３ａと同様の構成のトランジスタＱ１８ｂない
しＱ２１ｂ、定電流回路Ｉ１３ｂ、並びに、抵抗Ｒ１３
ｂが設けられている。

【０１２３】上記構成のアンプ１３において、スイッチ
ング信号ＣＴＬ３がハイレベル、その反転信号ＣＴＬ３
バーがローレベルの場合、スイッチング用のトランジス
タＱ２１ａは導通する。この結果、トランジスタＱ２１
ａのコレクタ端子電圧がローレベルとなり、トランジス
タＱ１８ａが遮断される。この状態では、カレントミラ
ー回路を構成するトランジスタＱ１７・Ｑ１６ａにおい
て、ベース電流を無視すると、トランジスタＱ１６ａの
コレクタ電流は、トランジスタＱ１７のコレクタ電流、
すなわち、定電流回路Ｉ１２が供給する電流Ｉ₁₂と同じ
量になる。

【０１２４】この結果、トランジスタＱ１１ａ・Ｑ１２
ａ・Ｑ１３・Ｑ１４およびＱ１６ａから構成される差動
アンプ（差動入力部）１３ａと、トランジスタＱ１５お
よび定電流回路Ｉ１１からなるエミッタフォロワ回路
（第２のエミッタフォロワ回路）１３ｃとが動作する。
ここで、当該エミッタフォロワ回路１３ｃの出力となる
トランジスタＱ１５のエミッタ端子と、上記差動アンプ
１３ａの負入力端子となるトランジスタＱ１２ａのベー
ス端子とが接続されているので、ボルテージフォロワ回
路が構成される。これにより、アンプ１３は、個別接点
１１ａの電圧Ｖ_Aをインピーダンス変換した後、出力電
圧Ｖ_OUT として出力する。

【０１２５】一方、個別接点１１ｂに関連する回路で
は、上記反転信号ＣＴＬ３バーがローレベルなので、ス
イッチング用のトランジスタＱ２１ｂが遮断される。こ
の状態では、トランジスタＱ１８ｂのベース端子電圧
は、２Ｖ_BEとなり、トランジスタＱ１８ｂのエミッタ端
子、すなわち、トランジスタＱ１６ｂのエミッタ端子
は、Ｖ_BEとなる。また、上記抵抗Ｒ１１ａの抵抗値Ｒ₁₂
および上記電流Ｉ₁₂は、図４に示す各トランジスタのベ
ース−エミッタ間電圧をＶ_BEとすると、Ｒ₁₂×Ｉ₁₂＜＜
Ｖ_BEとなるように設定されている。したがって、トラン
ジスタＱ１６ｂにおいて、ベース−エミッタ間電圧は、
Ｒ₁₂×Ｉ₁₂となり、Ｖ_BEを大きく下回る。この結果、ト
ランジスタＱ１６ｂは、導通できず、上記トランジスタ
対Ｑ１１ｂ・Ｑ１２ｂを含む差動アンプ１３ｂは、動作
できない。

【０１２６】これとは逆に、スイッチング信号ＣＴＬ３
がローレベル、その反転信号ＣＴＬ３バーがハイレベル
の場合、スイッチング用のトランジスタＱ２１ｂが導通
し、トランジスタＱ２１ａが遮断される。この結果、ス
イッチング信号ＣＴＬ３がハイレベルの場合とは逆に、
トランジスタＱ１６ａは、トランジスタ対Ｑ１１ａ・Ｑ
１２ａへ電流を供給できず、トランジスタＱ１６ｂは、
トランジスタ対Ｑ１１ｂ・Ｑ１２ｂへ電流Ｉ₁₂を供給す
る。

【０１２７】この結果、トランジスタＱ１１ｂ・Ｑ１２
ｂ・Ｑ１３・Ｑ１４およびＱ１６ｂから構成される差動
アンプ１３ｂと、トランジスタＱ１５および定電流回路
Ｉ１１からなるエミッタフォロワ回路１３ｃとが動作す
る。ここで、当該エミッタフォロワ回路１３ｃの出力と
なるトランジスタＱ１５のエミッタ端子と、上記差動ア
ンプ１３ｂの負入力端子となるトランジスタＱ１２ｂの
ベース端子とが接続されているので、ボルテージフォロ
ワ回路が構成される。これにより、アンプ１３は、個別
接点１１ｂの電圧Ｖ_A をインピーダンス変換した後、出
力電圧Ｖ_OUT として出力する。

【０１２８】上記構成では、図１に示す第３スイッチ１
１と差動アンプ１２とを同時に構成できる。ここで、両
者を別々に構成した場合の一例として、例えば、差動ア
ンプ１２の正入力端子と接続点Ａ（Ｂ）との間に、第３
スイッチ１１となるスイッチングトランジスタを設けた
場合は、正入力端子の電圧が、接続点Ａ（Ｂ）の電圧Ｖ
_A （Ｖ_B ）よりも、スイッチングトランジスタにおける
電圧降下分だけ低下する。この結果、受光アンプ回路１
の出力電圧Ｖ_OUT に誤差が発生する。

【０１２９】これに対して、図４に示す構成では、第３
スイッチ１１と差動アンプ１２とが同時に構成されてお
り、トランジスタ対Ｑ１１ａ・Ｑ１２ａ、並びに、トラ
ンジスタＱ１１ｂ・Ｑ１２ｂの一方に電流を供給するこ
とによって、個別接点１１ａ・１１ｂのうちの一方を選
択する。この結果、上記スイッチングトランジスタの電
圧降下に起因する出力電圧Ｖ_OUT の誤差を削減でき、受
光アンプ回路１の精度をさらに向上できる。

【０１３０】なお、上記構成では、トランジスタ対Ｑ１
１ａ・Ｑ１２ａへ電流を供給するトランジスタＱ１６ａ
と、トランジスタ対Ｑ１１ｂ・Ｑ１２ｂへ電流を供給す
るトランジスタＱ１６ｂとを制御して、各トランジスタ
対の動作／動作停止を制御しているが、これに限るもの
ではない。例えば、各トランジスタＱ１１ａ・Ｑ１２ａ
・Ｑ１１ｂ・Ｑ１２ｂのエミッタへ、共通の電流源から
電流を供給すると共に、上記各トランジスタＱ１１ａ・
Ｑ１２ａ・Ｑ１１ｂ・Ｑ１２ｂと、当該電流源との間
に、スイッチングトランジスタをそれぞれ設ければ、各
スイッチングトランジスタの導通／遮断を制御すること
によって、各トランジスタ対の動作／動作停止を制御で
きる。この場合は、各トランジスタ対において、両スイ
ッチングトランジスタの特性を揃えておけば、例えば、
電圧降下など、スイッチングトランジスタの影響を相殺
できる。ただし、この場合は、誤差の発生を抑えるため
には、各トランジスタ対を構成するトランジスタの特性
バラツキだけではなく、スイッチングトランジスタの特
性バラツキをも抑制する必要がある。これに対して、図
４に示す構成では、各トランジスタ対において、トラン
ジスタの特性が揃っていれば、誤差が発生しないので、
受光アンプ回路１の精度をさらに向上できる。

【０１３１】ところで、図１では、差動アンプ１２がボ
ルテージフォロワ回路を構成する場合、すなわち、電圧
利得が１の場合を例にして説明したが、これに限らず、
差動アンプ１２の電圧利得は、任意の値に設定できる。
また、図４に示すように、個別接点１１ａを選択したと
きと、個別接点１１ｂを選択したときとで、異なる差動
アンプが動作する場合には、それぞれのゲインを異なる
値に設定することもできる。

【０１３２】具体的には、図５にアンプ１４には、図４
に示す構成に加えて、トランジスタＱ１５のエミッタ端
子と出力端子ＯＵＴとの接続点と、トランジスタＱ１２
ａのベース端子との間に、第３抵抗となる抵抗Ｒ１４が
設けられている。また、抵抗Ｒ１４とトランジスタＱ１
２ａとの接続点には、第４抵抗となる抵抗Ｒ１５を介し
て、基準電圧Ｖ_REF が印加されている。

【０１３３】上記構成では、スイッチング信号ＣＴＬ３
がローレベル、その反転信号ＣＴＬ３バーがハイレベル
の場合、図４と同様に、トランジスタＱ１１ｂ・Ｑ１２
ｂ・Ｑ１３・Ｑ１４・Ｑ１６ｂから構成される差動アン
プ１４ｂが動作する。当該差動アンプ１４ｂは、上述し
たようにボルテージフォロワ回路として動作して、個別
端子１１ｂに印加された電圧Ｖ_B をインピーダンス変換
して出力端子ＯＵＴより出力する。

【０１３４】一方、スイッチング信号ＣＴＬ３がハイレ
ベル、その反転信号ＣＴＬ３バーがローレベルの場合
は、図４と略同様に、トランジスタＱ１１ａ・Ｑ１２ａ
・Ｑ１３・Ｑ１４・Ｑ１６ａから構成される差動アンプ
１４ａが動作する。ただし、当該差動アンプの出力電
圧、すなわち、トランジスタＱ１５のエミッタ端子電圧
は、新たに設けられた抵抗Ｒ１４を介して、負入力端子
となるトランジスタＱ１２ａのベース端子へ負帰還され
ている。この結果、図６に示すように、上記差動アンプ
１４ａと、抵抗Ｒ１４・Ｒ１５とによって、非反転型の
差動アンプが構成される。なお、図６では、トランジス
タＱ１５および定電流回路Ｉ１１から構成され、差動ア
ンプ１４ａの出力段として動作するエミッタフォロワ回
路１４ｃの図示を省略している。

【０１３５】上記非反転型差動アンプの出力電圧Ｖ_OUT
は、以下の式（１９）に示すように、 Ｖ_OUT ＝｛１＋（Ｒ₁₄／Ｒ₁₅）｝×Ｖ_A ＋Ｖ_REF …（19） となり、電圧利得Ｇは、両抵抗Ｒ１４・Ｒ１５の抵抗値
をＲ₁₄・Ｒ₁₅とすると、以下の式（２０）に示すよう
に、 Ｇ＝１＋（Ｒ₁₄／Ｒ₁₅） …（20） となる。したがって、一方の端子を選択した場合にの
み、所定の電圧利得Ｇを有する端子選択機能付きアンプ
１４を構成できる。

【０１３６】ここで、図１に示す受光アンプ回路１にお
いて、信号光電流Ｉ_SCをＩ−Ｖ変換する際に必要なゲイ
ンは、読み取りモード時と書き込みモード時との間で大
きく異なるので、Ｉ−Ｖ変換用抵抗４ａ・４ｂの抵抗値
Ｒ_4a・Ｒ_4bのみによって、両モード時のゲインを設定し
た場合、Ｒ_4a＞＞Ｒ_4bとなる。この場合、上記抵抗値Ｒ
_4bが小さ過ぎると、位相補償が困難となり、出力のピー
キングを生じやすくなる。一方、抵抗値Ｒ_4bが大き過ぎ
ると、Ｉ−Ｖ変換用抵抗４ａの寸法が大きくなると共に
消費電力が増大する。したがって、両モード時のゲイン
が異なっている程、小型かつ精度のよい受光アンプ回路
１を実現しにくくなる。

【０１３７】これに対して、図５および図６に示す構成
では、アンプ１４は、一方の端子を選択した場合にの
み、所定の利得Ｇで電圧を増幅する。この結果、両モー
ド時に必要なゲインが極めて大きく異なっている場合で
あっても、小型かつ高精度の受光アンプ回路１を実現で
きる。

【０１３８】なお、上記第２スイッチ７は、機械的なス
イッチでも構成できる。また、例えば、各個別接点７ａ
・７ｂと共通接点７ｃとの間に介在するスイッチングト
ランジスタなど、電気的なスイッチで構成してもよい。
ただし、図４に示す第３スイッチ１１と同様に構成すれ
ば、入出力間に、飽和するトランジスタを配さずに、第
２スイッチ７を構成できる。したがって、電流−電圧変
換回路の誤差をさらに低減できる。

【０１３９】また、本実施形態では、受光アンプ回路の
ゲインが２つの値の間で切り換えられる場合について説
明しているが、これに限るものではない。所望の数のＩ
−Ｖ変換用抵抗を設けることによって、任意の数の値の
間でゲインを切り換えることができる。ただし、書き込
みと読み取りとの双方が可能な光ディスクを読み書きす
る場合、書き込み時と読み取り時との間で、光強度が大
きく相違する。したがって、この場合は、読み取り時と
書き込み時との２通りに切り換える方がよい。

【０１４０】なお、本実施形態では、受光アンプ回路を
例にして説明したが、これに限るものではない。本発明
は、入力電流の変動範囲が大きく、ゲインの切り換えを
必要とする電流−電圧変換回路に広く適用できる。

【０１４１】

【発明の効果】請求項１の発明に係る電流−電圧変換回
路は、以上のように、電流−電圧変換用の抵抗となる第
１抵抗は、複数設けられており、かつ、一端が差動アン
プの負入力端子へ共通接続されていると共に、ゲイン切
り換え信号に基づいて、上記各第１抵抗の他端と、上記
差動アンプの出力端子とを選択的に接続し、飽和せずに
動作する第１スイッチを備えている構成である。

【０１４２】上記構成では、上記第１スイッチが、いず
れの負帰還ループを選択したとしても、飽和デバイスを
含まない安定した負帰還ループを構成でき、飽和電圧に
よる誤差が発生しない。それゆえ、入力電流が大きく、
ゲインが小さな場合であっても、入力電流が小さい場合
と同様に出力誤差の小さな電流−電圧変換回路を実現で
きるという効果を奏する。

【０１４３】請求項２の発明に係る電流−電圧変換回路
は、以上のように、上記請求項１記載の発明の構成にお
いて、上記差動アンプの正入力端子へ印加する電圧を調
整するオフセット補償手段とを備え、当該オフセット補
償手段には、一端が基準電圧に共通接続され、それぞれ
の抵抗値が、対応する上記第１抵抗と同一に設定された
第２抵抗と、選択された上記第１抵抗と同一値の第２抵
抗を選択して、上記差動アンプの正入力端子に接続する
第２スイッチとが設けられている構成である。

【０１４４】当該構成では、第２スイッチが第１スイッ
チに連動して動作して、オフセット補償手段は、第１ス
イッチの選択に応じた電圧を正入力端子へ印加する。そ
れゆえ、差動アンプの入力バイアスに起因するオフセッ
トを確実に除去でき、電流−電圧変換回路の出力電圧の
誤差をさらに低減できるという効果を奏する。

【０１４５】請求項３の発明に係る電流−電圧変換回路
は、以上のように、請求項１または２記載の発明の構成
において、上記第１スイッチには、上記各第１抵抗に対
応して、エミッタ共通接続されたトランジスタ対と、当
該各トランジスタ対の出力を、対応する第１抵抗を介し
て負帰還する第１のエミッタフォロワ回路とが設けられ
ており、上記各トランジスタ対を構成する一方の第１ト
ランジスタは、上記差動アンプの出力端子がベース端子
に接続され、他方の第２トランジスタは、上記ゲイン切
り換え信号に基づいて導通／遮断が制御される構成であ
る。

【０１４６】上記構成では、第１スイッチの入力は、ゲ
イン切り換え信号に応じた第１トランジスタおよび第１
のエミッタフォロワ回路を介して出力され、飽和するト
ランジスタを介さずに、負帰還ループを形成できる。こ
の結果、電流−電圧変換回路は、指示されたゲインに
て、高精度に入力電流を電圧へ変換できるという効果を
奏する。

【０１４７】請求項４の発明に係る電流−電圧変換回路
は、以上のように、請求項３記載の発明の構成におい
て、上記各第１のエミッタフォロワ回路を構成するトラ
ンジスタのエミッタには、上記ゲイン切り換え信号に連
動して、当該トランジスタに電流を供給するか否かを選
択する第２定電流回路が接続されている構成である。

【０１４８】それゆえ、ノイズなどによって、入力端子
電圧が不所望に変動した場合であっても、選択されてい
ない第１のエミッタフォロワ回路を確実に停止させるこ
とができる。この結果、電流−電圧変換回路の出力電圧
の誤差を、さらに低減できるという効果を奏する。

【０１４９】請求項５の発明に係る電流−電圧変換回路
は、以上のように、請求項３または４記載の発明の構成
において、上記第１スイッチは、上記トランジスタ対の
動作停止が指示された時点から、所定の時間が経過した
後で、当該トランジスタ対の動作を停止させる遅延回路
を備えている構成である。

【０１５０】上記構成では、これまで選択されていた負
帰還ループは、新たに選択される負帰還ループが十分に
活性化された後で、不活性化される。この結果、負帰還
ループを円滑に切り換えることができ、切り換え時の出
力電圧変動を低減できるという効果を奏する。

【０１５１】請求項６の発明に係る電流−電圧変換回路
は、以上のように、請求項１、２、３、４または５記載
の発明の構成において、上記ゲイン切り換え信号に連動
して、上記各第１抵抗と上記差動アンプの出力端子との
各接続点の１つを選択する第３スイッチを備えている構
成である。

【０１５２】それゆえ、出力端子を１つにまとめること
ができ、電流−電圧変換回路は、いずれの負帰還ループ
が選択されている場合であっても、単一の出力端子か
ら、電流−電圧変換して生成した電圧を出力できるとい
う効果を奏する。

【０１５３】請求項７の発明に係る電流−電圧変換回路
は、以上のように、請求項６記載の発明の構成におい
て、上記第３スイッチには、上記第３スイッチには、上
記各接続点のうちの対応する接続点の電圧が、正入力端
子に印加される差動入力部と、上記各差動入力部の出力
を、各差動入力部の負入力端子へ負帰還する第２のエミ
ッタフォロワ回路と、上記ゲイン切り換え信号に連動し
て、上記各差動入力部へバイアス電流を供給するか否か
を選択する第３定電流回路とを備えている構成である。

【０１５４】それゆえ、第３スイッチと、上記インピー
ダンス変換回路とを同時に構成でき、飽和するトランジ
スタを介することなく、上記接続点の電圧に応じた電圧
を出力できる。この結果、電流−電圧変換回路の出力電
圧の誤差をさらに低減できるという効果を奏する。

【０１５５】請求項８の発明に係る電流−電圧変換回路
は、以上のように、請求項７記載の発明の構成におい
て、上記差動入力部のうちの少なくとも１つの負入力端
子と上記第２のエミッタフォロワ回路の出力端子との間
には、第３抵抗が設けられ、当該負入力端子には、第４
抵抗を介して、所定の電圧が印加されている構成であ
る。

【０１５６】上記構成によれば、第３スイッチにおい
て、入力端子毎に、増幅時のゲインを所望の値に設定で
き、電流−電圧変換回路が電流−電圧変換する際のゲイ
ンを、第１抵抗の抵抗値と増幅時のゲインとの積で設定
できる。この結果、第１抵抗において、抵抗値の最小値
に対する最大値の比率を抑えることができ、小型かつ高
精度の電流−電圧変換回路を実現できるという効果を奏
する。

【０１５７】請求項９の発明に係る電流−電圧変換回路
は、以上のように、請求項１、２、３、４、５、６、７
または８記載の発明の構成において、上記各第１抵抗に
は、それぞれに並列に接続された位相補償用キャパシタ
が設けられている構成である。

【０１５８】それゆえ、ピーキングなどの異常な動作を
防止すると共に、高域のノイズを除去でき、電流−電圧
変換回路の出力電圧の誤差を、さらに低減できるという
効果を奏する。

【０１５９】請求項１０の発明に係る電流−電圧変換回
路は、以上のように、請求項９記載の発明の構成におい
て、上記位相補償用キャパシタは、電極となる金属と半
導体とで絶縁膜を挟んで形成されており、金属側の電極
が上記差動アンプの負入力端子に接続されている構成で
ある。

【０１６０】それゆえ、半導体側の電極を接続する場合
に比べて、負入力端子へ付加される寄生容量を削減で
き、寄生容量に起因する電流−電圧変換回路の動作速度
の低下を抑止できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、受光ア
ンプ回路の要部構成を示すブロック図である。

【図２】上記受光アンプ回路において、キャパシタの構
造を示す断面図である。

【図３】上記受光アンプ回路において、第１スイッチの
構成例を示す回路図である。

【図４】上記受光アンプ回路において、第２スイッチお
よびボルテージフォロワ回路の構成例を示すものであ
り、端子選択機能付きアンプを示す回路図である。

【図５】上記受光アンプ回路の一変形例を示すものであ
り、上記端子選択機能付きアンプを示す回路図である。

【図６】上記端子選択機能付きアンプが一方の端子を選
択している場合を示すブロック図である。

【図７】従来例を示すものであり、受光アンプ回路の要
部構成を示すブロック図である。

【符号の説明】

１ 受光アンプ回路（電流−電圧変換回路） ３ 差動アンプ ４ａ・４ｂ Ｉ−Ｖ変換用抵抗（第１抵抗） ５ 第１スイッチ ６ａ・６ｂ オフセット補償用抵抗（オフセット補償
手段；第２抵抗） ７ 第２スイッチ（オフセット補償手段） ８ａ・８ｂ キャパシタ（位相補償用キャパシタ） １１ 第３スイッチ １３ａ・１３ｂ・１４ａ・１４ｂ 差動アンプ（差動入
力部） １３ｃ・１４ｃ エミッタフォロワ回路（第２のエミッ
タフォロワ回路） ５１ａ・５１ｂ 入力回路部（トランジスタ対） ５２ａ・５２ｂ 定電流回路部（第１定電流回路） ５３ａ・５３ｂ エミッタフォロワ回路（第１のエミッ
タフォロワ回路） ５４ａ・５４ｂ 能動負荷部（第２定電流回路） ８４ Ｎ型半導体層（半導体） ８５ 薄膜層（絶縁膜） ８６ 金属層（金属） Ｃ１ａ・Ｃ１ｂ キャパシタ（遅延回路） Ｒ１４ 抵抗（第３抵抗） Ｒ１５ 抵抗（第４抵抗） Ｑ１１ａ・Ｑ１１ｂ 第１トランジスタ Ｑ１２ａ・Ｑ１２ｂ 第２トランジスタ Ｑ１６ａ・Ｑ１６ｂ トランジスタ（第３定電流回路）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｂ 10/14 10/04 10/06

Claims (10)

【特許請求の範囲】
1. 【請求項１】差動アンプと、当該差動アンプの出力端子
   と負入力端子との間に設けられた第１抵抗とを有し、上
   記第１抵抗と負入力端子との接続点に供給される入力電
   流を電圧に変換する電流−電圧変換回路において、 上記第１抵抗は、複数設けられており、かつ、一端が上
   記負入力端子へ共通接続されており、 ゲイン切り換え信号に基づいて、上記各第１抵抗の他端
   と、上記差動アンプの出力端子とを選択的に接続し、飽
   和せずに動作する第１スイッチとを備えていることを特
   徴とする電流−電圧変換回路。
2. 【請求項２】上記差動アンプの正入力端子へ印加する電
   圧を調整するオフセット補償手段とを備え、 当該オフセット補償手段には、一端が基準電圧に共通接
   続され、それぞれの抵抗値が、対応する上記第１抵抗と
   同一に設定された第２抵抗と、 選択された上記第１抵抗と同一値の第２抵抗を選択し
   て、上記差動アンプの正入力端子に接続する第２スイッ
   チとが設けられていることを特徴とする請求項１記載の
   電流−電圧変換回路。
3. 【請求項３】上記第１スイッチには、上記各第１抵抗に
   対応して、エミッタ共通接続されたトランジスタ対と、
   上記各トランジスタ対のエミッタ共通接続点に所定の電
   流を供給する第１定電流回路と、上記各トランジスタ対
   のエミッタ共通接続点に入力端子が接続され、対応する
   第１抵抗に出力端子が接続された第１のエミッタフォロ
   ワ回路とが設けられており、 上記各トランジスタ対を構成する一方の第１トランジス
   タは、上記差動アンプの出力端子がベース端子に接続さ
   れ、他方の第２トランジスタは、上記ゲイン切り換え信
   号に基づいて導通／遮断が制御されることを特徴とする
   請求項１または２記載の電流−電圧変換回路。
4. 【請求項４】上記各第１のエミッタフォロワ回路を構成
   するトランジスタのエミッタには、上記ゲイン切り換え
   信号に連動して、当該トランジスタに電流を供給するか
   否かを選択する第２定電流回路が接続されていることを
   特徴とする請求項３記載の電流−電圧変換回路。
5. 【請求項５】上記第１スイッチは、上記トランジスタ対
   の動作停止が指示された時点から、所定の時間が経過し
   た後で、当該トランジスタ対の動作を停止させる遅延回
   路を備えていることを特徴とする請求項３または４記載
   の電流−電圧変換回路。
6. 【請求項６】上記ゲイン切り換え信号に連動して、上記
   各第１抵抗と上記差動アンプの出力端子との各接続点の
   １つを選択する第３スイッチを備えていることを特徴と
   する請求項１、２、３、４または５記載の電流−電圧変
   換回路。
7. 【請求項７】上記第３スイッチには、上記各接続点のう
   ちの対応する接続点の電圧が、正入力端子に印加される
   差動入力部と、 上記各差動入力部の出力を、各差動入力部の負入力端子
   へ負帰還する第２のエミッタフォロワ回路と、 上記ゲイン切り換え信号に連動して、上記各差動入力部
   へバイアス電流を供給するか否かを選択する第３定電流
   回路とを備えていることを特徴とする請求項６記載の電
   流−電圧変換回路。
8. 【請求項８】上記差動入力部のうちの少なくとも１つの
   負入力端子と上記第２のエミッタフォロワ回路の出力端
   子との間には、第３抵抗が設けられ、当該負入力端子に
   は、第４抵抗を介して、所定の電圧が印加されているこ
   とを特徴とする請求項７記載の電流−電圧変換回路。
9. 【請求項９】上記各第１抵抗には、それぞれに並列に接
   続された位相補償用キャパシタが設けられていることを
   特徴とする請求項１、２、３、４、５、６、７または８
   記載の電流−電圧変換回路。
10. 【請求項１０】上記位相補償用キャパシタは、電極とな
    る金属と半導体とで絶縁膜を挟んで形成されており、金
    属側の電極が上記差動アンプの負入力端子に接続されて
    いることを特徴とする請求項９記載の電流−電圧変換回
    路。