JP3098451B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP3098451B2 JP3098451B2 JP09109290A JP10929097A JP3098451B2 JP 3098451 B2 JP3098451 B2 JP 3098451B2 JP 09109290 A JP09109290 A JP 09109290A JP 10929097 A JP10929097 A JP 10929097A JP 3098451 B2 JP3098451 B2 JP 3098451B2
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Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタによ
る増幅回路に関し、特にそのバイアス点安定回路に関す
る。
る増幅回路に関し、特にそのバイアス点安定回路に関す
る。
【０００２】
【従来の技術】図３はトランジスタによる増幅回路の従
来例を示したもので、従来の増幅回路では、増幅用トラ
ンジスタ１２のコレクタには電源電圧Ｖｃｃが抵抗１５
を介して供給され、エミッタは抵抗１６を介して接地さ
れ、また、ベースには抵抗１３と１４により電源電圧が
その抵抗比に応じて分圧され、ベース・バイアス電圧と
して供給される構成である。この増幅用トランジスタ１
２のベース端子に入力信号を与えると、この入力信号が
増幅されてコレクタ端子から出力される。
来例を示したもので、従来の増幅回路では、増幅用トラ
ンジスタ１２のコレクタには電源電圧Ｖｃｃが抵抗１５
を介して供給され、エミッタは抵抗１６を介して接地さ
れ、また、ベースには抵抗１３と１４により電源電圧が
その抵抗比に応じて分圧され、ベース・バイアス電圧と
して供給される構成である。この増幅用トランジスタ１
２のベース端子に入力信号を与えると、この入力信号が
増幅されてコレクタ端子から出力される。
【０００３】ここで、エミッタに接続された前記の抵抗
１６は電流帰還抵抗と呼ばれ、トランジスタ１２の特性
の製造時バラツキや、温度変動による特性の変動を抑
え、バイアス点を安定化するように作用し、トランジス
タ１２のエミッタ電流が変動すると、この電流帰還抵抗
１６によりその変動が抑えられる。従って、この電流帰
還抵抗の値は大きい値であるほど、その効果は大きくな
る。
１６は電流帰還抵抗と呼ばれ、トランジスタ１２の特性
の製造時バラツキや、温度変動による特性の変動を抑
え、バイアス点を安定化するように作用し、トランジス
タ１２のエミッタ電流が変動すると、この電流帰還抵抗
１６によりその変動が抑えられる。従って、この電流帰
還抵抗の値は大きい値であるほど、その効果は大きくな
る。
【０００４】
【発明が解決しようとする課題】この従来の増幅回路の
雑音について検討すると、前記の電流帰還抵抗１６は入
力信号からみたとき、熱雑音などの雑音源となり、回路
の低雑音化に対する障害となっていた。また、この電流
帰還抵抗を除いた場合には、電流の安定性が悪くなると
いう問題があった。
雑音について検討すると、前記の電流帰還抵抗１６は入
力信号からみたとき、熱雑音などの雑音源となり、回路
の低雑音化に対する障害となっていた。また、この電流
帰還抵抗を除いた場合には、電流の安定性が悪くなると
いう問題があった。
【０００５】本発明の目的は、増幅用トランジスタのエ
ミッタ側に接続していた電流帰還抵抗を不要にして、低
雑音化を図るとともに、同時に、回路の安定性も向上し
たトランジスタ増幅回路を提供することである。
ミッタ側に接続していた電流帰還抵抗を不要にして、低
雑音化を図るとともに、同時に、回路の安定性も向上し
たトランジスタ増幅回路を提供することである。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、本発明の増幅回路では、ベース端子に信号を入力
し、コレクタ端子から信号を出力する増幅用の第１のト
ランジスタと、前記第１のトランジスタの特性の変動及
び温度による特性の変動に対応してその特性が変動する
第２のトランジスタと、電流源であるカレント・ミラー
回路とを備え、前記第１のトランジスタのコレクタは第
１の抵抗素子を介して電源電圧端子と接続され、前記第
１のトランジスタのエミッタと前記第２のトランジスタ
のエミッタは共通のグランドに接地され、前記カレント
・ミラー回路の制御側のトランジスタのエミッタ端子は
前記第２のトランジスタのコレクタに接続され、前記カ
レント・ミラー回路の被制御側のトランジスタのエミッ
タは第４の抵抗素子を介して前記第１のトランジスタの
ベースに接続され、前記第２のトランジスタのベースは
前記第１のトランジスタのベースと前記共通のグランド
との間に直列に接続された第５及び第６の抵抗素子によ
る分圧点に接続される構成とした。
め、本発明の増幅回路では、ベース端子に信号を入力
し、コレクタ端子から信号を出力する増幅用の第１のト
ランジスタと、前記第１のトランジスタの特性の変動及
び温度による特性の変動に対応してその特性が変動する
第２のトランジスタと、電流源であるカレント・ミラー
回路とを備え、前記第１のトランジスタのコレクタは第
１の抵抗素子を介して電源電圧端子と接続され、前記第
１のトランジスタのエミッタと前記第２のトランジスタ
のエミッタは共通のグランドに接地され、前記カレント
・ミラー回路の制御側のトランジスタのエミッタ端子は
前記第２のトランジスタのコレクタに接続され、前記カ
レント・ミラー回路の被制御側のトランジスタのエミッ
タは第４の抵抗素子を介して前記第１のトランジスタの
ベースに接続され、前記第２のトランジスタのベースは
前記第１のトランジスタのベースと前記共通のグランド
との間に直列に接続された第５及び第６の抵抗素子によ
る分圧点に接続される構成とした。
【０００７】また、前記カレント・ミラー回路が、制御
側の第３のトランジスタ及び被制御側の第４のトランジ
スタとを備え、前記第３及び第４のトランジスタのコレ
クタはそれぞれ第２及び第３の抵抗素子を介して前記電
源電圧端子に接続され、前記第３のトランジスタのコレ
クタとベースとが接続され、前記第３のトランジスタの
エミッタは前記第２のトランジスタのコレクタに接続さ
れ、前記第４のトランジスタのエミッタは第４の抵抗素
子を介して前記第１のトランジスタのベースに接続され
る構成とした。
側の第３のトランジスタ及び被制御側の第４のトランジ
スタとを備え、前記第３及び第４のトランジスタのコレ
クタはそれぞれ第２及び第３の抵抗素子を介して前記電
源電圧端子に接続され、前記第３のトランジスタのコレ
クタとベースとが接続され、前記第３のトランジスタの
エミッタは前記第２のトランジスタのコレクタに接続さ
れ、前記第４のトランジスタのエミッタは第４の抵抗素
子を介して前記第１のトランジスタのベースに接続され
る構成とした。
【０００８】また、前記第１，第２，第３及び第４のト
ランジスタをＮＰＮ型トランジスタで構成することもで
きる。
ランジスタをＮＰＮ型トランジスタで構成することもで
きる。
【０００９】また、前記第１，第２，第３及び第４のト
ランジスタをＰＮＰ型トランジスタで構成することもで
きる。
ランジスタをＰＮＰ型トランジスタで構成することもで
きる。
【００１０】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【００１１】図１は、本発明の第１の実施の形態を説明
する増幅回路のブロック図である。この増幅回路は、ベ
ース端子１００に信号を入力し、コレクタ端子２００か
ら信号を出力する増幅用の第１のトランジスタ１と、前
記第１のトランジスタ１の特性の変動及び温度による特
性の変動に対応してその特性が変動する第２のトランジ
スタ２と、電流源であるカレント・ミラー回路３００と
を備え、前記第１のトランジスタ１のコレクタは第１の
抵抗素子１０を介して電源電圧端子４００と接続され、
前記第１のトランジスタ１のエミッタと前記第２のトラ
ンジスタ２のエミッタは共通のグランド５００に接地さ
れ、前記カレント・ミラー回路３００の制御側のトラン
ジスタのエミッタ端子３０１は前記第２のトランジスタ
２のコレクタに接続され、前記カレント・ミラー回路３
００の被制御側のトランジスタのエミッタ３０２は第４
の抵抗素子７を介して前記第１のトランジスタ１のベー
スに接続され、前記第２のトランジスタ２のベースは前
記第１のトランジスタ１のベースと前記共通のグランド
５００との間に直列に接続された第５及び第６の抵抗素
子８及び９による分圧点に接続するように構成してい
る。
する増幅回路のブロック図である。この増幅回路は、ベ
ース端子１００に信号を入力し、コレクタ端子２００か
ら信号を出力する増幅用の第１のトランジスタ１と、前
記第１のトランジスタ１の特性の変動及び温度による特
性の変動に対応してその特性が変動する第２のトランジ
スタ２と、電流源であるカレント・ミラー回路３００と
を備え、前記第１のトランジスタ１のコレクタは第１の
抵抗素子１０を介して電源電圧端子４００と接続され、
前記第１のトランジスタ１のエミッタと前記第２のトラ
ンジスタ２のエミッタは共通のグランド５００に接地さ
れ、前記カレント・ミラー回路３００の制御側のトラン
ジスタのエミッタ端子３０１は前記第２のトランジスタ
２のコレクタに接続され、前記カレント・ミラー回路３
００の被制御側のトランジスタのエミッタ３０２は第４
の抵抗素子７を介して前記第１のトランジスタ１のベー
スに接続され、前記第２のトランジスタ２のベースは前
記第１のトランジスタ１のベースと前記共通のグランド
５００との間に直列に接続された第５及び第６の抵抗素
子８及び９による分圧点に接続するように構成してい
る。
【００１２】図２は、前述した本発明の第１の実施の形
態を示す増幅回路のブロック図におけるカレント・ミラ
ー回路３００の内部構成を詳細に説明するためのブロッ
ク図である。図２に示すように、このカレント・ミラー
回路３００は、制御側の第３のトランジスタ３及び被制
御側の第４のトランジスタ４を備え、前記第３及び第４
のトランジスタ３及び４のコレクタはそれぞれ第２及び
第３の抵抗素子５及び６を介して前記電源電圧端子４０
０に接続され、前記第３のトランジスタ３のコレクタと
ベースとが接続され、前記第３のトランジスタ３のエミ
ッタは前記第２のトランジスタ２のコレクタに接続さ
れ、前記第４のトランジスタ４のエミッタは第４の抵抗
素子７を介して前記第１のトランジスタ１のベースに接
続するようにしている。以下に、この増幅回路の動作に
ついて説明する。
態を示す増幅回路のブロック図におけるカレント・ミラ
ー回路３００の内部構成を詳細に説明するためのブロッ
ク図である。図２に示すように、このカレント・ミラー
回路３００は、制御側の第３のトランジスタ３及び被制
御側の第４のトランジスタ４を備え、前記第３及び第４
のトランジスタ３及び４のコレクタはそれぞれ第２及び
第３の抵抗素子５及び６を介して前記電源電圧端子４０
０に接続され、前記第３のトランジスタ３のコレクタと
ベースとが接続され、前記第３のトランジスタ３のエミ
ッタは前記第２のトランジスタ２のコレクタに接続さ
れ、前記第４のトランジスタ４のエミッタは第４の抵抗
素子７を介して前記第１のトランジスタ１のベースに接
続するようにしている。以下に、この増幅回路の動作に
ついて説明する。
【００１３】一例として、温度が常温から高温に変化し
た場合、増幅段トランジスタ１及び対応するトランジス
タ２のオン電圧が下がり、各々のトランジスタのコレク
タ電流は増加する。トランジスタ２のコレクタ電流Ｉ２
のパスを考えると、Ｉ２の電流増加は、（電流増加量）
×（抵抗５の抵抗値）の電圧降下を抵抗５において発生
し、カレント・ミラー回路のトランジスタのベース電圧
Ｖ１，被制御側トランジスタ４のエミッタ電圧Ｖ２，及
び増幅用トランジスタ１のベース電圧Ｖ３のそれぞれの
電位が下がる。
た場合、増幅段トランジスタ１及び対応するトランジス
タ２のオン電圧が下がり、各々のトランジスタのコレク
タ電流は増加する。トランジスタ２のコレクタ電流Ｉ２
のパスを考えると、Ｉ２の電流増加は、（電流増加量）
×（抵抗５の抵抗値）の電圧降下を抵抗５において発生
し、カレント・ミラー回路のトランジスタのベース電圧
Ｖ１，被制御側トランジスタ４のエミッタ電圧Ｖ２，及
び増幅用トランジスタ１のベース電圧Ｖ３のそれぞれの
電位が下がる。
【００１４】ここに、増幅段トランジスタのベース電位
Ｖ３により、トランジスタ１のコレクタ電流は減少し、
温度変化により増加したコレクタ電流を元に戻すように
作用する。
Ｖ３により、トランジスタ１のコレクタ電流は減少し、
温度変化により増加したコレクタ電流を元に戻すように
作用する。
【００１５】ｈFEの変動に関しても、製造ばらつきによ
り高いｈFEとなった場合、ベースバイアスを一定とする
と、増幅段トランジスタ１及び対応するトランジスタ２
のコレクタ電流は各々増加する。
り高いｈFEとなった場合、ベースバイアスを一定とする
と、増幅段トランジスタ１及び対応するトランジスタ２
のコレクタ電流は各々増加する。
【００１６】温度変動の場合と同様に、抵抗５での電圧
降下が増加し、前記電圧Ｖ３が下がり、増加したコレク
タ電流を元に戻すように作用する。
降下が増加し、前記電圧Ｖ３が下がり、増加したコレク
タ電流を元に戻すように作用する。
【００１７】低温時、低ｈFEの場合には、逆に、各トラ
ンジスタのコレクタ電流が減少し、抵抗５で電圧降下が
小さくなるため、電圧Ｖ３が上がり、減少したコレクタ
電流を元に戻すように作用する。
ンジスタのコレクタ電流が減少し、抵抗５で電圧降下が
小さくなるため、電圧Ｖ３が上がり、減少したコレクタ
電流を元に戻すように作用する。
【００１８】各定数の設定は、増幅段トランジスタ１の
ｈFEと、温度変動によるコレクタ電流の変動に対応する
ベース電圧変化量を計算し、同等の電圧降下が抵抗５に
発生する様に、各抵抗値、及びＩ１，Ｉ２の電流値を設
定するようにする。
ｈFEと、温度変動によるコレクタ電流の変動に対応する
ベース電圧変化量を計算し、同等の電圧降下が抵抗５に
発生する様に、各抵抗値、及びＩ１，Ｉ２の電流値を設
定するようにする。
【００１９】また、ベース電圧を決定する抵抗７，８の
値は、トランジスタ２，４の雑音が、増幅段トランジス
タ１のベースに付加されないように１ＫΩ以上の高抵抗
とする。
値は、トランジスタ２，４の雑音が、増幅段トランジス
タ１のベースに付加されないように１ＫΩ以上の高抵抗
とする。
【００２０】図３に、トランジスタ１のｈFEが変化した
時の増幅段トランジスタ１のコレクタ電流の変化を本発
明の場合と従来例と比較して示す。
時の増幅段トランジスタ１のコレクタ電流の変化を本発
明の場合と従来例と比較して示す。
【００２１】図４には、温度が変化した時の、増幅段ト
ランジスタ１のコレクタ電流の変化を本発明の場合と従
来例と比較して示す。
ランジスタ１のコレクタ電流の変化を本発明の場合と従
来例と比較して示す。
【００２２】なお、従来例の特性は、図３の抵抗分割型
バイアス回路の抵抗１６を取り外した場合の特性を示し
てある。
バイアス回路の抵抗１６を取り外した場合の特性を示し
てある。
【００２３】
【００２４】
【００２５】
【００２６】また図１及び図２では、ＮＰＮ型トランジ
スタによる本発明の増幅回路の構成例を示している。
スタによる本発明の増幅回路の構成例を示している。
【００２７】
【発明の効果】以上のように、本発明の増幅回路によれ
ば、従来の電流帰還抵抗を不要とするので、前記電流帰
還抵抗による熱雑音などの雑音を除き低雑音化でき、ま
た、増幅用トランジスタのコレクタ電流に対応してその
コレクタに流れる電流が変化するトランジスタを用いる
ことにより回路の安定性を向上させるという効果があ
る。
ば、従来の電流帰還抵抗を不要とするので、前記電流帰
還抵抗による熱雑音などの雑音を除き低雑音化でき、ま
た、増幅用トランジスタのコレクタ電流に対応してその
コレクタに流れる電流が変化するトランジスタを用いる
ことにより回路の安定性を向上させるという効果があ
る。
【図１】本発明の第１の実施の形態を示す増幅回路のブ
ロック図である。
ロック図である。
【図２】図１のカレントミラー回路３００の内部構成の
詳細を説明するためのブロック図である。
詳細を説明するためのブロック図である。
【図３】従来の増幅回路の一例を示すブロック図であ
る。
る。
【図４】本発明の増幅回路と従来の増幅回路のトランジ
スタ特性の変動に対するコレクタ電流の変動を示す図で
ある。
スタ特性の変動に対するコレクタ電流の変動を示す図で
ある。
【図５】本発明の増幅回路と従来の増幅回路の温度の変
動に対するコレクタ電流の変動を示す図である。
動に対するコレクタ電流の変動を示す図である。
１ 増幅用の第１のトランジスタ ２ 電流変動及び温度変動検出用の第２のトランジス
タ ３ カレント・ミラー回路の制御側の第３のトランジ
スタ ４ カレント・ミラー回路の被制御側の第４のトラン
ジスタ ５ 第２の抵抗素子 ６ 第３の抵抗素子 ７ 第４の抵抗素子 ８ 第５の抵抗素子 ９ 第６の抵抗素子 １０ 第１の抵抗素子 １２ 増幅用トランジスタ １３，１４ 分圧用抵抗素子 １５ 抵抗素子 １６ 電流帰還抵抗素子 １００ 信号入力端子 ２００ 信号出力端子 ３００ カレント・ミラー回路 ３０１ 第３のトランジスタ３のエミッタ端子 ３０２ 第４のトランジスタ４のエミッタ端子 ４００ 電源電圧端子 ５００ 共通のグランド
タ ３ カレント・ミラー回路の制御側の第３のトランジ
スタ ４ カレント・ミラー回路の被制御側の第４のトラン
ジスタ ５ 第２の抵抗素子 ６ 第３の抵抗素子 ７ 第４の抵抗素子 ８ 第５の抵抗素子 ９ 第６の抵抗素子 １０ 第１の抵抗素子 １２ 増幅用トランジスタ １３，１４ 分圧用抵抗素子 １５ 抵抗素子 １６ 電流帰還抵抗素子 １００ 信号入力端子 ２００ 信号出力端子 ３００ カレント・ミラー回路 ３０１ 第３のトランジスタ３のエミッタ端子 ３０２ 第４のトランジスタ４のエミッタ端子 ４００ 電源電圧端子 ５００ 共通のグランド
Claims (3)
- 【請求項１】 ベース端子に信号を入力し、コレクタ端
子から信号を出力する増幅用の第１のトランジスタと、
前記第１のトランジスタの特性の変動及び温度による特
性の変動に対応してその特性が変動する第２のトランジ
スタと、電流源であるカレント・ミラー回路とを備え、
前記第１のトランジスタのコレクタは第１の抵抗素子を
介して電源電圧端子と接続され、前記第１のトランジス
タのエミッタと前記第２のトランジスタのエミッタは共
通のグランドに接地され、前記カレント・ミラー回路の
制御側のトランジスタのエミッタ端子は前記第２のトラ
ンジスタのコレクタに接続され、前記カレント・ミラー
回路の被制御側のトランジスタのエミッタは第４の抵抗
素子を介して前記第１のトランジスタのベースに接続さ
れ、前記第２のトランジスタのベースは前記第１のトラ
ンジスタのベースと前記共通のグランドとの間に直列に
接続された第５及び第６の抵抗素子による分圧点に接続
され、前記カレント・ミラー回路が、制御側の第３のト
ランジスタ及び被制御側の第４のトランジスタとを備
え、前記第３及び第４のトランジスタのコレクタはそれ
ぞれ第２及び第３の抵抗素子を介して前記電源電圧端子
に接続され、前記第３のトランジスタのコレクタとベー
スとが接続され、前記第３のトランジスタのエミッタは
前記第２のトランジスタのコレクタに接続され、前記第
４のトランジスタのエミッタは第４の抵抗素子を介して
前記第１のトランジスタのベースに接続されることを特
徴とする増幅回路。 - 【請求項２】 前記第１，第２，第３及び第４のトラン
ジスタがＮＰＮ型トランジスタであることを特徴とする
請求項１記載の増幅回路。 - 【請求項３】 前記第１，第２，第３及び第４のトラン
ジスタがＰＮＰ型トランジスタであることを特徴とする
請求項１記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09109290A JP3098451B2 (ja) | 1997-04-25 | 1997-04-25 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09109290A JP3098451B2 (ja) | 1997-04-25 | 1997-04-25 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303655A JPH10303655A (ja) | 1998-11-13 |
| JP3098451B2 true JP3098451B2 (ja) | 2000-10-16 |
Family
ID=14506434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09109290A Expired - Fee Related JP3098451B2 (ja) | 1997-04-25 | 1997-04-25 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098451B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490819B1 (ko) | 2000-10-12 | 2005-05-24 | 미쓰비시덴키 가부시키가이샤 | 고주파 증폭 장치 |
| WO2009016716A1 (ja) * | 2007-07-30 | 2009-02-05 | Fujitsu Limited | 増幅回路 |
-
1997
- 1997-04-25 JP JP09109290A patent/JP3098451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303655A (ja) | 1998-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |