JP3105682B2 - コンパレータ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はコンパレータに関し、特
に入力バイアス電流が外部回路に及ぼす影響を抑制した
コンパレータに関する。
に入力バイアス電流が外部回路に及ぼす影響を抑制した
コンパレータに関する。
【０００２】
【従来の技術】図４に、従来のコンパレータ本体を用い
て、Ａ−Ｄ変換器を構成した例を示す。図４において、
従来のコンパレータ本体を用いたＡ−Ｄ変換器は、コン
パレータ本体Ｃの反転入力（−）電位を供給する定電圧
回路を構成する抵抗Ｒ１，Ｒ２を有し、非反転入力
（＋）を入力端子，また出力（ＯＵＴ）を出力端子とす
る構成である。
て、Ａ−Ｄ変換器を構成した例を示す。図４において、
従来のコンパレータ本体を用いたＡ−Ｄ変換器は、コン
パレータ本体Ｃの反転入力（−）電位を供給する定電圧
回路を構成する抵抗Ｒ１，Ｒ２を有し、非反転入力
（＋）を入力端子，また出力（ＯＵＴ）を出力端子とす
る構成である。
【０００３】次に従来のコンパレータ本体を用いたＡ−
Ｄ変換器の動作を説明する。入力端子の電位の大きさ
と、抵抗Ｒ１，Ｒ２で構成される定電圧回路出力電位の
大きさとを、コンパレータ本体Ｃで比較し、この比較結
果を出力電位の大きさとして、出力端子で観測する。
Ｄ変換器の動作を説明する。入力端子の電位の大きさ
と、抵抗Ｒ１，Ｒ２で構成される定電圧回路出力電位の
大きさとを、コンパレータ本体Ｃで比較し、この比較結
果を出力電位の大きさとして、出力端子で観測する。
【０００４】
【発明が解決しようとする課題】図５に図４の従来のコ
ンパレータ本体を用いたＡ−Ｄ変換器を、コンパレータ
本体の入力バイアス電流がコンパレータ本体の入力端子
から流出する様な構成で具体的に実現した例を、また図
６に従来のコンパレータ本体を用いたＡ−Ｄ変換器を、
コンパレータ本体の入力バイアス電流がコンパレータ本
体の入力端子へ流入する様な構成で具体的に実現した例
をそれぞれ示す。
ンパレータ本体を用いたＡ−Ｄ変換器を、コンパレータ
本体の入力バイアス電流がコンパレータ本体の入力端子
から流出する様な構成で具体的に実現した例を、また図
６に従来のコンパレータ本体を用いたＡ−Ｄ変換器を、
コンパレータ本体の入力バイアス電流がコンパレータ本
体の入力端子へ流入する様な構成で具体的に実現した例
をそれぞれ示す。
【０００５】図５において、本回路は、ｐｎｐ型トラン
ジスタＱ１，Ｑ２とｎｐｎ型トランジスタＱ３〜Ｑ６
と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４とを有する。ここで、
抵抗Ｒ１，Ｒ２，入力ＩＮ，出力ＯＵＴ，電源ＶＣＣ，
ＧＮＤは、図４で示されたものと、同一である。
ジスタＱ１，Ｑ２とｎｐｎ型トランジスタＱ３〜Ｑ６
と、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４とを有する。ここで、
抵抗Ｒ１，Ｒ２，入力ＩＮ，出力ＯＵＴ，電源ＶＣＣ，
ＧＮＤは、図４で示されたものと、同一である。
【０００６】図６において、トランジスタのｐｎｐ型と
ｎｐｎ型を入れかえた回路が示されており、これにとも
ない回路素子の接続関係も、変更されている。
ｎｐｎ型を入れかえた回路が示されており、これにとも
ない回路素子の接続関係も、変更されている。
【０００７】図５の従来の回路において、入力端子電位
が、抵抗Ｒ１，Ｒ２の接点電位（以下基準点電位とい
う）より大きいときは、コンパレータ本体の入力バイア
ス電流が基準点から流出し、入力端子電位が基準点電位
より小さいときは基準点からの電流の流出入は生じな
い。
が、抵抗Ｒ１，Ｒ２の接点電位（以下基準点電位とい
う）より大きいときは、コンパレータ本体の入力バイア
ス電流が基準点から流出し、入力端子電位が基準点電位
より小さいときは基準点からの電流の流出入は生じな
い。
【０００８】従って、入力（ＩＮ）端子電位の大きさに
依存して、基準点に接続される定電圧回路の負荷条件が
かわることになり、定電圧回路出力電位、すなわち基準
点電位は、定電圧回路の負荷安定度に依存して変動して
しまう。例えば、ＶＣＣ＝５Ｖ，Ｒ１＝１００ｋΩ，Ｒ
２＝１００ｋΩ，ＩＳＥＴ＝１００μＡ，ｈＦＥＱ２＝
１００とすると、入力端子電位が基準点電位より小さい
ときは、基準点への流出入電流はゼロであり、基準点電
位は２．５Ｖであるのに対し、入力端子電位が基準点電
位より大きいときは、基準点から流出するコンパレータ
本体の入力バイアス電流は、ＩＳＥＴ／ｈＦＥＱ２＝１
μＡとなり、基準点電位は２．４５Ｖとなってしまう。
依存して、基準点に接続される定電圧回路の負荷条件が
かわることになり、定電圧回路出力電位、すなわち基準
点電位は、定電圧回路の負荷安定度に依存して変動して
しまう。例えば、ＶＣＣ＝５Ｖ，Ｒ１＝１００ｋΩ，Ｒ
２＝１００ｋΩ，ＩＳＥＴ＝１００μＡ，ｈＦＥＱ２＝
１００とすると、入力端子電位が基準点電位より小さい
ときは、基準点への流出入電流はゼロであり、基準点電
位は２．５Ｖであるのに対し、入力端子電位が基準点電
位より大きいときは、基準点から流出するコンパレータ
本体の入力バイアス電流は、ＩＳＥＴ／ｈＦＥＱ２＝１
μＡとなり、基準点電位は２．４５Ｖとなってしまう。
【０００９】ここで、ｈＦＥＱ２は、ｐｎｐ型トランジ
スタＱ２の直流電流増幅率である。ＩＳＥＴは定電流源
の電流である。
スタＱ２の直流電流増幅率である。ＩＳＥＴは定電流源
の電流である。
【００１０】同様に、図６の回路においては、入力端子
電位が基準点電位より大きいとき、基準点からの電流の
流出入が生じないのに対し、入力端子電位が基準点電位
より小さいときは、基準点へ流入する電流が生じ、入力
条件に依存した基準点電位の変動が生じてしまう。
電位が基準点電位より大きいとき、基準点からの電流の
流出入が生じないのに対し、入力端子電位が基準点電位
より小さいときは、基準点へ流入する電流が生じ、入力
条件に依存した基準点電位の変動が生じてしまう。
【００１１】以上のとおり、コンパレータ本体の入力状
態に依存した入力バイアス電流の有無は、コンパレータ
本体の入力端子に接続される外部回路の負荷条件の変動
として作用し、外部回路出力を変動させてしまうという
問題点がある。
態に依存した入力バイアス電流の有無は、コンパレータ
本体の入力端子に接続される外部回路の負荷条件の変動
として作用し、外部回路出力を変動させてしまうという
問題点がある。
【００１２】
【課題を解決するための手段】本発明のコンパレータ
は、非反転入力端子に所定の入力信号が与えられ、反転
入力端子には予め設定された基準電位が与えられるコン
パレート手段の前記反転入力端子および接地電位間に接
続された定電流手段と、前記コンパレート手段の出力信
号に応答して前記定電流手段を電流が流れる活性状態ま
たは電流が流れない非活性状態のいずれかにする電流制
御手段とをさらに有し、前記所定の入力信号の電圧レベ
ルに応じて、前記基準電位に接続される前記コンパレー
ト手段の入力側トランジスタに入力バイアス電流が流れ
るときのみ前記電流制御手段を前記活性状態にして前記
入力バイアス電流を前記定電流手段に流出させ、前記入
力バイアス電流が流れないときは前記電流制御手段を前
記非活性状態にすることにより、前記基準電位の電位変
動を抑制することを特徴とする。また、前記反転入力端
子に第１の基準電位とこの第１の基準電位よりも高い第
２の基準電位が与えられて前記基準電位にヒシテリシス
幅を設けるとき、前記所定の入力信号の電圧レベルに応
じて、前記コンパレート手段の前記出力信号の極性とは
逆極性の出力信号により前記第１の基準電位を前記第２
の基準電位に、または前記前記第２の基準電位を前記第
１の基準電位に、それぞれ変位させる制御手段をさらに
有し、前記入力信号の電圧レベルが、前記基準電位より
も高いときは前記制御手段を活性化して前記基準電位を
前記第１の基準電位に設定し、前記基準電位よりも低い
ときは前記制御手段を非活性化して前記基準電位を前記
第２の基準電位に設定することにより、前記入力バイア
ス電流の影響を受けない前記ヒシテリシス幅の設定と前
記電流制御手段による基準電位の電位変動の抑制とを併
せて行う。さらに、前記定電流手段に電源電位から電流
を供給する第１の定電流源の電流量と前記コンパレータ
手段の第２の定電流源の電流量とが等しく、かつ前記第
１の定電流源の電流をエミッタに受けてベース電流を前
記定電流手段に供給するトランジスタおよび前記入力側
トランジスタそれぞれの電流増幅率を等しくすることも
できる。
は、非反転入力端子に所定の入力信号が与えられ、反転
入力端子には予め設定された基準電位が与えられるコン
パレート手段の前記反転入力端子および接地電位間に接
続された定電流手段と、前記コンパレート手段の出力信
号に応答して前記定電流手段を電流が流れる活性状態ま
たは電流が流れない非活性状態のいずれかにする電流制
御手段とをさらに有し、前記所定の入力信号の電圧レベ
ルに応じて、前記基準電位に接続される前記コンパレー
ト手段の入力側トランジスタに入力バイアス電流が流れ
るときのみ前記電流制御手段を前記活性状態にして前記
入力バイアス電流を前記定電流手段に流出させ、前記入
力バイアス電流が流れないときは前記電流制御手段を前
記非活性状態にすることにより、前記基準電位の電位変
動を抑制することを特徴とする。また、前記反転入力端
子に第１の基準電位とこの第１の基準電位よりも高い第
２の基準電位が与えられて前記基準電位にヒシテリシス
幅を設けるとき、前記所定の入力信号の電圧レベルに応
じて、前記コンパレート手段の前記出力信号の極性とは
逆極性の出力信号により前記第１の基準電位を前記第２
の基準電位に、または前記前記第２の基準電位を前記第
１の基準電位に、それぞれ変位させる制御手段をさらに
有し、前記入力信号の電圧レベルが、前記基準電位より
も高いときは前記制御手段を活性化して前記基準電位を
前記第１の基準電位に設定し、前記基準電位よりも低い
ときは前記制御手段を非活性化して前記基準電位を前記
第２の基準電位に設定することにより、前記入力バイア
ス電流の影響を受けない前記ヒシテリシス幅の設定と前
記電流制御手段による基準電位の電位変動の抑制とを併
せて行う。さらに、前記定電流手段に電源電位から電流
を供給する第１の定電流源の電流量と前記コンパレータ
手段の第２の定電流源の電流量とが等しく、かつ前記第
１の定電流源の電流をエミッタに受けてベース電流を前
記定電流手段に供給するトランジスタおよび前記入力側
トランジスタそれぞれの電流増幅率を等しくすることも
できる。
【００１３】
【実施例】図１は本発明の一実施例のコンパレータを示
す回路図であり、図２，図３は図１の具体例を示す回路
図である。
す回路図であり、図２，図３は図１の具体例を示す回路
図である。
【００１４】図１において、本実施例は、コンパレータ
本体Ｃ１と、電流量Ｉ０の定電流回路Ｊと、制御回路Ｓ
と、コンパレータ本体Ｃ１の反転入力（−）端子に接続
された抵抗Ｒ１，Ｒ２とを備えている。入力（ＩＮ）端
子は、コンパレータ本体Ｃ１の非反転入力（＋）端子に
入力される。制御回路Ｓは、スイッチＳＷとコンパレー
タ本体Ｃ２とを有する。
本体Ｃ１と、電流量Ｉ０の定電流回路Ｊと、制御回路Ｓ
と、コンパレータ本体Ｃ１の反転入力（−）端子に接続
された抵抗Ｒ１，Ｒ２とを備えている。入力（ＩＮ）端
子は、コンパレータ本体Ｃ１の非反転入力（＋）端子に
入力される。制御回路Ｓは、スイッチＳＷとコンパレー
タ本体Ｃ２とを有する。
【００１５】本実施例は、コンパレータ本体Ｃ１の非反
転入力端子電位の大きさを、反転入力端子に接続された
定電圧回路出力電位と、比較出力させるＡ−Ｄ変換器に
おいて、反転入力端子に接続される定電圧回路を、ＶＣ
Ｃ−ＧＮＤ間に直列接続された抵抗器Ｒ１・Ｒ２の中点
電位として実現した実施例であり、反転入力端子に接続
された電流量Ｉ０の定電流回路Ｊ、および入力条件に応
じて定電流回路Ｊの動作・停止を選択する制御回路Ｓを
有している。
転入力端子電位の大きさを、反転入力端子に接続された
定電圧回路出力電位と、比較出力させるＡ−Ｄ変換器に
おいて、反転入力端子に接続される定電圧回路を、ＶＣ
Ｃ−ＧＮＤ間に直列接続された抵抗器Ｒ１・Ｒ２の中点
電位として実現した実施例であり、反転入力端子に接続
された電流量Ｉ０の定電流回路Ｊ、および入力条件に応
じて定電流回路Ｊの動作・停止を選択する制御回路Ｓを
有している。
【００１６】図２において、図１の第１の具体例の回路
は、ｐｎｐ型トランジスタＱ１，Ｑ２，Ｑ１０と、ｎｐ
ｎ型トランジスタＱ３〜Ｑ９と、抵抗Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５，Ｒ６と、２つの定電流（ＩＳＥＴ）回
路と、入力，出力端子とを備えている。
は、ｐｎｐ型トランジスタＱ１，Ｑ２，Ｑ１０と、ｎｐ
ｎ型トランジスタＱ３〜Ｑ９と、抵抗Ｒ１，Ｒ２，Ｒ
３，Ｒ４，Ｒ５，Ｒ６と、２つの定電流（ＩＳＥＴ）回
路と、入力，出力端子とを備えている。
【００１７】図２の具体例は、図１においてコンパレー
タ本体Ｃ１を、入力バイアス電流が入力端子から流出す
る様な構成で実現した場合、定電流回路Ｊ，制御回路Ｓ
を具体的に実現した例である。
タ本体Ｃ１を、入力バイアス電流が入力端子から流出す
る様な構成で実現した場合、定電流回路Ｊ，制御回路Ｓ
を具体的に実現した例である。
【００１８】図２において、入力電位が、Ｒ１，Ｒ２の
接点電位（以下基準点電位という）より高いとき、すな
わちトランジスタＱ１のベース電位が、トランジスタＱ
２のベース電位より高いとき、トランジスタＱ１のエミ
ッタ電流はゼロ，トランジスタＱ２のエミッタ電流はＩ
ＳＥＴとなり、トランジスタＱ４，Ｑ５，Ｑ６はそれぞ
れ遮断，飽和，遮断し、出力電位レベルは高（Ｈｉｇ
ｈ）レベルとなる。このとき、トランジスタＱ２のベー
ス電流ＩＳＥＴ／ｈＦＥＱ２が基準点への流入電流とし
て発生する。加えて、入力電位が基準点電位より高いと
きは、トランジスタＱ７は遮断し、ＩＳＥＴとトランジ
スタＱ１０により設定された定電流ＩＳＥＴ／ｈＦＥＱ
１０は、トランジスタＱ９のコレクタ電流すなわち基準
点からの流出電流として作用する。
接点電位（以下基準点電位という）より高いとき、すな
わちトランジスタＱ１のベース電位が、トランジスタＱ
２のベース電位より高いとき、トランジスタＱ１のエミ
ッタ電流はゼロ，トランジスタＱ２のエミッタ電流はＩ
ＳＥＴとなり、トランジスタＱ４，Ｑ５，Ｑ６はそれぞ
れ遮断，飽和，遮断し、出力電位レベルは高（Ｈｉｇ
ｈ）レベルとなる。このとき、トランジスタＱ２のベー
ス電流ＩＳＥＴ／ｈＦＥＱ２が基準点への流入電流とし
て発生する。加えて、入力電位が基準点電位より高いと
きは、トランジスタＱ７は遮断し、ＩＳＥＴとトランジ
スタＱ１０により設定された定電流ＩＳＥＴ／ｈＦＥＱ
１０は、トランジスタＱ９のコレクタ電流すなわち基準
点からの流出電流として作用する。
【００１９】ここで、トランジスタＱ１０のエミッタに
接続する定電流量ＩＳＥＴを、トランジスタＱ１，Ｑ２
のエミッタに接続する定電流量ＩＳＥＴと同量設定し、
さらにトランジスタＱ１０，Ｑ２を同ｈＦＥトランジス
タで実現することにより、トランジスタＱ９のコレクタ
電流とトランジスタＱ２のベース電流は同値となり、基
準点への流出入電流はゼロとなる。
接続する定電流量ＩＳＥＴを、トランジスタＱ１，Ｑ２
のエミッタに接続する定電流量ＩＳＥＴと同量設定し、
さらにトランジスタＱ１０，Ｑ２を同ｈＦＥトランジス
タで実現することにより、トランジスタＱ９のコレクタ
電流とトランジスタＱ２のベース電流は同値となり、基
準点への流出入電流はゼロとなる。
【００２０】一方、入力電位が基準点電位より低いとき
は、トランジスタＱ１のエミッタ電流はＩＳＥＴ，トラ
ンジスタＱ２のエミッタ電流はゼロとなり、トランジス
タＱ４，Ｑ５，Ｑ６はそれぞれ飽和，遮断，飽和し、出
力電位レベルはＬｏｗとなる。このとき、トランジスタ
Ｑ２のベース電流すなわち基準点への流入電流はゼロで
ある。加えて、入力電位が基準点電位より低いとき、ト
ランジスタＱ７は飽和，トランジスタＱ９は遮断し、基
準点からの流出電流もゼロとなり、基準点への流出入電
流はない。
は、トランジスタＱ１のエミッタ電流はＩＳＥＴ，トラ
ンジスタＱ２のエミッタ電流はゼロとなり、トランジス
タＱ４，Ｑ５，Ｑ６はそれぞれ飽和，遮断，飽和し、出
力電位レベルはＬｏｗとなる。このとき、トランジスタ
Ｑ２のベース電流すなわち基準点への流入電流はゼロで
ある。加えて、入力電位が基準点電位より低いとき、ト
ランジスタＱ７は飽和，トランジスタＱ９は遮断し、基
準点からの流出電流もゼロとなり、基準点への流出入電
流はない。
【００２１】例えば、ＶＣＣ＝５Ｖ，Ｒ１＝１００ｋ
Ω，Ｒ２＝１００ｋΩ，ＩＳＥＴ＝１００μＡ，ｈＦＥ
Ｑ２＝１００，ｈＦＥＱ１０＝１００とすると、入力電
位が基準点電位より低いとき、基準点への流出入電流は
ゼロであり、基準点電位は２．５Ｖである。
Ω，Ｒ２＝１００ｋΩ，ＩＳＥＴ＝１００μＡ，ｈＦＥ
Ｑ２＝１００，ｈＦＥＱ１０＝１００とすると、入力電
位が基準点電位より低いとき、基準点への流出入電流は
ゼロであり、基準点電位は２．５Ｖである。
【００２２】入力電位が基準点電位より高いときは、基
準点へ流入するコンパレータ本体の入力バイアス電流と
してＩＳＥＴ／ｈＦＥＱ２＝１μＡが発生するが、基準
点から流出するトランジスタＱ９のコレクタ電流ＩＳＥ
Ｔ／ｈＦＥＱ１０＝１μＡによりトランジスタＱ２のベ
ース電流はトランジスタＱ９のコレクタ電流となり、基
準点電位は２．５Ｖとなる。尚、ｈＦＥＱ２はトランジ
スタＱ２の電流増幅率，ｈＦＥＱ１０はトランジスタＱ
１０の電流増幅率である。
準点へ流入するコンパレータ本体の入力バイアス電流と
してＩＳＥＴ／ｈＦＥＱ２＝１μＡが発生するが、基準
点から流出するトランジスタＱ９のコレクタ電流ＩＳＥ
Ｔ／ｈＦＥＱ１０＝１μＡによりトランジスタＱ２のベ
ース電流はトランジスタＱ９のコレクタ電流となり、基
準点電位は２．５Ｖとなる。尚、ｈＦＥＱ２はトランジ
スタＱ２の電流増幅率，ｈＦＥＱ１０はトランジスタＱ
１０の電流増幅率である。
【００２３】図３において、図１の第２の具体例の回路
は、図２の回路に、抵抗Ｒ３と、ｎｐｎ型トランジスタ
Ｑ１１と、抵抗Ｒ５とが付加されている。
は、図２の回路に、抵抗Ｒ３と、ｎｐｎ型トランジスタ
Ｑ１１と、抵抗Ｒ５とが付加されている。
【００２４】図３は、本実施例によるコンパレータを用
い、基準点電位にヒステリシス幅を設けた実施例であ
り、入力状態に応じてトランジスタＱ１１は飽和／遮断
し、トランジスタＱ２のベース電位すなわち基準点電位
をＬｏｗ／Ｈｉｇｈと切換える構成である。
い、基準点電位にヒステリシス幅を設けた実施例であ
り、入力状態に応じてトランジスタＱ１１は飽和／遮断
し、トランジスタＱ２のベース電位すなわち基準点電位
をＬｏｗ／Ｈｉｇｈと切換える構成である。
【００２５】すなわち、入力端子電位が基準点電位より
高いとき、出力電位はＨｉｇｈレベルとなるとともに、
トランジスタＱ１１は飽和し基準点電位はＬｏｗとな
り、入力端子電位が基準点電位より低いときは、出力電
位はＬｏｗレベルとなるとともに、トランジスタＱ１１
は遮断し、基準点電位はＨｉｇｈとなる様構成されてい
る。
高いとき、出力電位はＨｉｇｈレベルとなるとともに、
トランジスタＱ１１は飽和し基準点電位はＬｏｗとな
り、入力端子電位が基準点電位より低いときは、出力電
位はＬｏｗレベルとなるとともに、トランジスタＱ１１
は遮断し、基準点電位はＨｉｇｈとなる様構成されてい
る。
【００２６】入力端子電位が基準点電位より高いとき、
基準点へ流入するコンパレータ本体の入力バイアス電流
はトランジスタＱ９のコレクタ電流となるために、基準
点電位のＬｏｗ電位は入力バイアス電流によらず、 （ＶＣＣ−ＶＣＥＳＡＴＱ１１）・Ｒ２／（Ｒ１＋Ｒ２）＋ＶＣＥＳＡＴＱ１１ （ここで、ＶＣＥＳＡＴＱ１１はトランジスタＱ１１の
Ｃ−Ｅ間飽和電圧）となる。
基準点へ流入するコンパレータ本体の入力バイアス電流
はトランジスタＱ９のコレクタ電流となるために、基準
点電位のＬｏｗ電位は入力バイアス電流によらず、 （ＶＣＣ−ＶＣＥＳＡＴＱ１１）・Ｒ２／（Ｒ１＋Ｒ２）＋ＶＣＥＳＡＴＱ１１ （ここで、ＶＣＥＳＡＴＱ１１はトランジスタＱ１１の
Ｃ−Ｅ間飽和電圧）となる。
【００２７】入力端子電位が基準点電位より低いとき
は、基準点への流入電流，流出電流は、ともにゼロであ
り、基準点電位のＨｉｇｈレベルは、ＶＣＣ・（Ｒ２＋
Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）となる。
は、基準点への流入電流，流出電流は、ともにゼロであ
り、基準点電位のＨｉｇｈレベルは、ＶＣＣ・（Ｒ２＋
Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）となる。
【００２８】従って、ヒステリシス幅は、ＶＣＣ・（Ｒ
２＋Ｒ３）・（Ｒ１＋Ｒ２＋Ｒ３）から、（ＶＣＣ−Ｖ
ＣＥＳＡＴＱ１１）・Ｒ２／（Ｒ１＋Ｒ２）＋ＶＣＥＳ
ＡＴＱ１１を差しひいた値となり、コンパレータ本体の
入力バイアス電流に無関係に設定できる。
２＋Ｒ３）・（Ｒ１＋Ｒ２＋Ｒ３）から、（ＶＣＣ−Ｖ
ＣＥＳＡＴＱ１１）・Ｒ２／（Ｒ１＋Ｒ２）＋ＶＣＥＳ
ＡＴＱ１１を差しひいた値となり、コンパレータ本体の
入力バイアス電流に無関係に設定できる。
【００２９】すなわち、ヒステリシス幅の決定要因か
ら、コンパレータの入力バイアス電流を削除することが
でき、例えば集積回路による実現時、製造上ばらつき要
因の削減ができる。
ら、コンパレータの入力バイアス電流を削除することが
でき、例えば集積回路による実現時、製造上ばらつき要
因の削減ができる。
【００３０】このように、本発明によれば、コンパレー
タ本体の入力バイアス電流が、コンパレータ本体の入力
端子に接続される外部回路に及ぼす影響をなくすため
に、コンパレータ本体の入力バイアス電流と同量に設定
し、コンパレータ本体の入力端子に接続した定電流回
路、および定電流回路をコンパレータ本体の入力バイア
ス電流が発生したときのみ動作させ、コンパレータ本体
の入力バイアス電流がないときは停止する様に選択する
機能をもつ制御回路が得られる。
タ本体の入力バイアス電流が、コンパレータ本体の入力
端子に接続される外部回路に及ぼす影響をなくすため
に、コンパレータ本体の入力バイアス電流と同量に設定
し、コンパレータ本体の入力端子に接続した定電流回
路、および定電流回路をコンパレータ本体の入力バイア
ス電流が発生したときのみ動作させ、コンパレータ本体
の入力バイアス電流がないときは停止する様に選択する
機能をもつ制御回路が得られる。
【００３１】
【発明の効果】以上説明した様に、本発明は、コンパレ
ータ本体の入力端子に、入力バイアス電流発生時のみ動
作する、入力バイアス電流を基準点に入出力させない回
路を設けることにより、入力バイアス電流がコンパレー
タ本体の入力端子に接続される外部回路出力に及ぼす影
響をなくすことができるという効果がある。
ータ本体の入力端子に、入力バイアス電流発生時のみ動
作する、入力バイアス電流を基準点に入出力させない回
路を設けることにより、入力バイアス電流がコンパレー
タ本体の入力端子に接続される外部回路出力に及ぼす影
響をなくすことができるという効果がある。
【図１】本発明の一実施例のコンパレータを示す回路図
である。
である。
【図２】図１の実施例の第１の具体例を示す回路図であ
る。
る。
【図３】図１の実施例の第２の具体例を示す回路図であ
る。
る。
【図４】従来のＡ−Ｄ変換コンパレータを示す回路図で
ある。
ある。
【図５】図４の第１の具体例を示す回路図である。
【図６】図４の第２の具体例を示す回路図である。
Ｃ，Ｃ１，Ｃ２ コンパレータ本体 Ｒ１，Ｒ２，…，Ｒ９ 抵抗 Ｓ 制御回路 Ｊ，ＩＳＥＴ 定電流回路 Ｑ１〜Ｑ１１ トランジスタ ＯＵＴ コンパレータ本体出力 ＩＮ コンパレータ本体入力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03K 5/08
Claims (3)
- 【請求項１】 非反転入力端子に所定の入力信号が与え
られ、反転入力端子には予め設定された基準電位が与え
られるコンパレート手段の前記反転入力端子および接地
電位間に接続された定電流手段と、前記コンパレート手
段の出力信号に応答して前記定電流手段を電流が流れる
活性状態または電流が流れない非活性状態のいずれかに
する電流制御手段とをさらに有し、前記所定の入力信号
の電圧レベルに応じて、前記基準電位に接続される前記
コンパレート手段の入力側トランジスタに入力バイアス
電流が流れるときのみ前記電流制御手段を前記活性状態
にして前記入力バイアス電流を前記定電流手段に流出さ
せ、前記入力バイアス電流が流れないときは前記電流制
御手段を前記非活性状態にすることにより、前記基準電
位の電位変動を抑制することを特徴とするコンパレー
タ。 - 【請求項２】 前記反転入力端子に第１の基準電位とこ
の第１の基準電位よりも高い第２の基準電位が与えられ
て前記基準電位にヒシテリシス幅を設けるとき、前記所
定の入力信号の電圧レベルに応じて、前記コンパレート
手段の前記出力信号の極性とは逆極性の出力信号により
前記第１の基準電位を前記第２の基準電位に、または前
記第２の基準電位を前記第１の基準電位に、それぞれ変
位させる制御手段をさらに有し、前記入力信号の電圧レ
ベルが、前記基準電位よりも高いときは前記制御手段を
活性化して前記基準電位を前記第１の基準電位に設定
し、前記基準電位よりも低いときは前記制御手段を非活
性化して前記基準電位を前記第２の基準電位に設定する
ことにより、前記入力バイアス電流の影響を受けない前
記ヒシテリシス幅の設定と前記電流制御手段による基準
電位の電位変動の抑制とを併せて行う請求項１記載のコ
ンパレータ。 - 【請求項３】 前記定電流手段に電源電位から電流を供
給する第１の定電流源の電流量と前記コンパレータ手段
の第２の定電流源の電流量とが等しく、かつ前記第１の
定電流源の電流をエミッタに受けてベース電流を前記定
電流手段に供給するトランジスタおよび前記入力側トラ
ンジスタそれぞれの電流増幅率を等しくした請求項１ま
たは２記載のコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05016016A JP3105682B2 (ja) | 1993-02-03 | 1993-02-03 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05016016A JP3105682B2 (ja) | 1993-02-03 | 1993-02-03 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232653A JPH06232653A (ja) | 1994-08-19 |
| JP3105682B2 true JP3105682B2 (ja) | 2000-11-06 |
Family
ID=11904781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05016016A Expired - Fee Related JP3105682B2 (ja) | 1993-02-03 | 1993-02-03 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105682B2 (ja) |
-
1993
- 1993-02-03 JP JP05016016A patent/JP3105682B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232653A (ja) | 1994-08-19 |
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Legal Events
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