JPS63236414A - デイジタル・アナログ変換回路 - Google Patents
デイジタル・アナログ変換回路Info
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- JPS63236414A JPS63236414A JP7061387A JP7061387A JPS63236414A JP S63236414 A JPS63236414 A JP S63236414A JP 7061387 A JP7061387 A JP 7061387A JP 7061387 A JP7061387 A JP 7061387A JP S63236414 A JPS63236414 A JP S63236414A
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- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101001084860 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) 40S ribosomal protein S15 Proteins 0.000 description 1
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- 150000001875 compounds Chemical class 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ８集積回路として使用されるディジタル
・アナログ（Ｄ／Ａ）変換回路に関するものである。
・アナログ（Ｄ／Ａ）変換回路に関するものである。
従来の技術
近年、あらゆる電子機器に利用されるＩＣ及びＬＳＩの
ディジタル化が進んできた。それにともない従来アナロ
グ処理のみであったシステムもディジタル化が進み、入
・出力部を除いて、ディジタル処理するシステムが増え
、その接点である。
ディジタル化が進んできた。それにともない従来アナロ
グ処理のみであったシステムもディジタル化が進み、入
・出力部を除いて、ディジタル処理するシステムが増え
、その接点である。
ディジタル・アナログ変換、及びアナログ・ディジタル
変換の重要性が益々高まって来た。
変換の重要性が益々高まって来た。
以下に従来のマトリックス構造のＤ／Ａ変換回路につい
て説明する。第３図は、従来のマトリックス構造の定電
流源加算方式による６ビツトＤ／Ａ変換回路図である。
て説明する。第３図は、従来のマトリックス構造の定電
流源加算方式による６ビツトＤ／Ａ変換回路図である。
φＣは２相クロツクパルス、Ｄｏ＝Ｄｓは６ビツトデー
タ、３はＸデコーダ、４はＹデコーダ、３０１゜４０７
は３人力ＮＡＮＤゲート、３０２．４０６は２人力ＮＡ
ＮＤゲート、３０３，３０５，４０３゜４０５は複合ゲ
ート、３０４，３０８〜３２１゜４０４．４０８〜４１
４，４１６，４１８，４２０゜４２２．４２４，４２６
，４２８．４３０はインバーク（以下ＩＮＶと記す）、
３０６，４０２゜４１５，４１７，４１９，４２１，４
２３，４２５゜４２７．４２９は２人力ＮＯＲゲート、
３０７゜４０１は３人力ＮＯＲゲートで、３２２〜３２
８゜４３１〜４３７はトランスファーゲート、ＸＯ〜Ｘ
７はＸデコーダの出力、［Ｙｐｏ、Ｙｓｏ］ 〜［ＹＦ
３゜ＹＳ７］はＸデコーダの出力である。（０，Ｏ）〜
（７，７）はマトリックス状に配列された定電流源基本
回路である。２０は抵抗で定電流源基本回路（０，０）
〜（７，７）に接続されている。次に前記定電流基本回
路の回路構成を第４図に示す。３０が定電流源基本回路
ブロックを示し、３１は２人力ＡＮＤゲート、３２は２
人力ＮＯＲゲート、３３はトランスファゲート、３５，
３６゜３７．３８．３９１〜３９６はｎチャネルＭＯＳ
トランジスタである。Ｘｉはｉ番目のＸデコーダの出力
、［Ｙｐ＋ 、 Ｙｓｔ ］はｉ番目のＸデコーダの出
力、φＣは、２相クロツクパルスφＣの逆相クロックパ
ルス、１００丁は出力電流、ＣＶは出力電流１０ＵＴを
コントロールするバイアス電圧、Ｉ ＢＩＡＳは定電流
源の電流値をきめるバイアス電流である。
タ、３はＸデコーダ、４はＹデコーダ、３０１゜４０７
は３人力ＮＡＮＤゲート、３０２．４０６は２人力ＮＡ
ＮＤゲート、３０３，３０５，４０３゜４０５は複合ゲ
ート、３０４，３０８〜３２１゜４０４．４０８〜４１
４，４１６，４１８，４２０゜４２２．４２４，４２６
，４２８．４３０はインバーク（以下ＩＮＶと記す）、
３０６，４０２゜４１５，４１７，４１９，４２１，４
２３，４２５゜４２７．４２９は２人力ＮＯＲゲート、
３０７゜４０１は３人力ＮＯＲゲートで、３２２〜３２
８゜４３１〜４３７はトランスファーゲート、ＸＯ〜Ｘ
７はＸデコーダの出力、［Ｙｐｏ、Ｙｓｏ］ 〜［ＹＦ
３゜ＹＳ７］はＸデコーダの出力である。（０，Ｏ）〜
（７，７）はマトリックス状に配列された定電流源基本
回路である。２０は抵抗で定電流源基本回路（０，０）
〜（７，７）に接続されている。次に前記定電流基本回
路の回路構成を第４図に示す。３０が定電流源基本回路
ブロックを示し、３１は２人力ＡＮＤゲート、３２は２
人力ＮＯＲゲート、３３はトランスファゲート、３５，
３６゜３７．３８．３９１〜３９６はｎチャネルＭＯＳ
トランジスタである。Ｘｉはｉ番目のＸデコーダの出力
、［Ｙｐ＋ 、 Ｙｓｔ ］はｉ番目のＸデコーダの出
力、φＣは、２相クロツクパルスφＣの逆相クロックパ
ルス、１００丁は出力電流、ＣＶは出力電流１０ＵＴを
コントロールするバイアス電圧、Ｉ ＢＩＡＳは定電流
源の電流値をきめるバイアス電流である。
以上のように構成された、Ｄ／Ａ変換回路について、以
下にその動作を説明する。まず、ビットデータＤ ｏ
＝ Ｄ ｓのうち、データＤＯ〜Ｄ２はＸデコーダに入
力され、クロックパルスφＣでラッチされＸデコーダ出
力ｘｏ−Ｘ７を発生する。その関係を、表１に示す。
下にその動作を説明する。まず、ビットデータＤ ｏ
＝ Ｄ ｓのうち、データＤＯ〜Ｄ２はＸデコーダに入
力され、クロックパルスφＣでラッチされＸデコーダ出
力ｘｏ−Ｘ７を発生する。その関係を、表１に示す。
表 １
また、データＤ３〜Ｄ５は、Ｘデコーダに入力され、Ｘ
デコーダ出力［Ｙｐｏ、 Ｙｓｏ］〜［Ｙｐ７． ＹＳ
７］を発生する。その関係を表２に示す。
デコーダ出力［Ｙｐｏ、 Ｙｓｏ］〜［Ｙｐ７． ＹＳ
７］を発生する。その関係を表２に示す。
例えば、データが＜Ｄｓ、 Ｄ４． Ｄｓ、 Ｄ２．
ＤＩＤｏ）＝ （０，Ｏ，Ｏ，Ｏ，０，０）の時は、（
Ｘｏ、 ＸＩ、 Ｘ２１ Ｘ３． Ｘ４．
ｘｓ、 ｘｅ、 Ｘ７） ＝（１，１＋ １
．１．１＋ １．１）、（Ｙｐｏ、Ｙｓｏ。
ＤＩＤｏ）＝ （０，Ｏ，Ｏ，Ｏ，０，０）の時は、（
Ｘｏ、 ＸＩ、 Ｘ２１ Ｘ３． Ｘ４．
ｘｓ、 ｘｅ、 Ｘ７） ＝（１，１＋ １
．１．１＋ １．１）、（Ｙｐｏ、Ｙｓｏ。
ＹｐＨＹＳＩＩ ＹＰ２Ｉ Ｙｓｔ１ ＹＰ３Ｉ ＹＳ
Ｓ１ ＹＰ４１ＹＳ４．ＹＰＳ、ＹＳＳ、ＹＰＳ、ＹＳ
８．ＹＦ３．ＹＳ７）＝（０，１，１，１，１，１，１
，１，１，１，１゜１．１．１，１．１）となる。定電
流源基本回路（０，０）は第４図より、Ｙｐｏ＝ Ｏ、
Ｙｓｏ＝ １ 。
Ｓ１ ＹＰ４１ＹＳ４．ＹＰＳ、ＹＳＳ、ＹＰＳ、ＹＳ
８．ＹＦ３．ＹＳ７）＝（０，１，１，１，１，１，１
，１，１，１，１゜１．１．１，１．１）となる。定電
流源基本回路（０，０）は第４図より、Ｙｐｏ＝ Ｏ、
Ｙｓｏ＝ １ 。
Ｘｏ＝１となり、ＮＯＲゲート３２の出力は低レベル（
以下、“Ｌ”レベルと記す）となり、クロックパルスｔ
ｆｉｃが、高レベル（以下、“Ｈ”レベルと記す）のと
き、トランスファゲート３３が導通し、信号がＩＮＶ３
４を通りトランジスタ３５を導通させる。そして、外部
のトランジスタ３８により、定電流源として働くトラン
ジスタ３６に流れる電流をトランジスタ３５から取る。
以下、“Ｌ”レベルと記す）となり、クロックパルスｔ
ｆｉｃが、高レベル（以下、“Ｈ”レベルと記す）のと
き、トランスファゲート３３が導通し、信号がＩＮＶ３
４を通りトランジスタ３５を導通させる。そして、外部
のトランジスタ３８により、定電流源として働くトラン
ジスタ３６に流れる電流をトランジスタ３５から取る。
なお、トランジスタ３５が非導通の場合はトランジスタ
３７から取る。つまり、この一連の動作でデータＤ ｏ
＝ Ｄ ｓから入ってくるバイナリ−データによリ、
それに対応する個数の定電流源基本回路に出力電流１０
ＵＴが流れ、全ての定電流源基本回路に流れる電流が加
算されて、アナログ電流量に変換される。なお、定電流
源基本回路の出力に電流が流れることを導通すると以後
記す。
３７から取る。つまり、この一連の動作でデータＤ ｏ
＝ Ｄ ｓから入ってくるバイナリ−データによリ、
それに対応する個数の定電流源基本回路に出力電流１０
ＵＴが流れ、全ての定電流源基本回路に流れる電流が加
算されて、アナログ電流量に変換される。なお、定電流
源基本回路の出力に電流が流れることを導通すると以後
記す。
以上の動作のように、データＤ ｏ ＝ Ｄ ｓを１ビ
ツトづつアップカウントしていくと、定電流源基本回路
（ｎ、ｍ）（ｎ、ｍ＝ｏ、＝、７）が、（０゜Ｏ）→（
１，０）→（２，Ｏ）峠・・・（７，０）の順で導通し
て行き、第１列がすべて導通すると、つぎに（０，１）
が導通状態となり、（１，１）→（１，２）→・・・（
７，１）が、導通ずる。こうして、データ（Ｄ５． Ｄ
ｔｌ Ｄ３１ Ｄ２． ＤＩ、 Ｄｏ）＝（１，１，１
，１，１，１）になると、定電流源基本回路（７，７＞
を残して他はすべて導通状態となる。上記のデータの１
ビツトづつのアップカウントにより、定電流源基本回路
が導通してい（順序を第５図に示す。丸の中の番号は導
通していく順番を示している。
ツトづつアップカウントしていくと、定電流源基本回路
（ｎ、ｍ）（ｎ、ｍ＝ｏ、＝、７）が、（０゜Ｏ）→（
１，０）→（２，Ｏ）峠・・・（７，０）の順で導通し
て行き、第１列がすべて導通すると、つぎに（０，１）
が導通状態となり、（１，１）→（１，２）→・・・（
７，１）が、導通ずる。こうして、データ（Ｄ５． Ｄ
ｔｌ Ｄ３１ Ｄ２． ＤＩ、 Ｄｏ）＝（１，１，１
，１，１，１）になると、定電流源基本回路（７，７＞
を残して他はすべて導通状態となる。上記のデータの１
ビツトづつのアップカウントにより、定電流源基本回路
が導通してい（順序を第５図に示す。丸の中の番号は導
通していく順番を示している。
発明が解決しようとする問題点
しかしながら、上記の従来の構成では、データＤ３〜Ｄ
Ｏ＝ （０，１，１，１）からデータＤ３〜Ｄｏ＝（１
，０，Ｏ，Ｏ）の状態に変化する時、またはその逆の時
、Ｘデコード出力ＸＯ〜Ｘ６が同時に“Ｈ”レベルから
“Ｌ”レベルへまたは“Ｌ”レベルから“Ｈ”レベルに
変化するためにＸデコーダの出力信号ラインと容量性結
合のあるアナログ信号ライン（例えば、バイアス電流１
Ｂ１＾Ｓ、バイアス電圧Ｃｖ、出力電流Ｉ ＯＵＴが流
れる信号ライン）にディジタルノイズが上乗し、出力に
パルスノイズ（グリッチ）を発生する問題を有していた
。
Ｏ＝ （０，１，１，１）からデータＤ３〜Ｄｏ＝（１
，０，Ｏ，Ｏ）の状態に変化する時、またはその逆の時
、Ｘデコード出力ＸＯ〜Ｘ６が同時に“Ｈ”レベルから
“Ｌ”レベルへまたは“Ｌ”レベルから“Ｈ”レベルに
変化するためにＸデコーダの出力信号ラインと容量性結
合のあるアナログ信号ライン（例えば、バイアス電流１
Ｂ１＾Ｓ、バイアス電圧Ｃｖ、出力電流Ｉ ＯＵＴが流
れる信号ライン）にディジタルノイズが上乗し、出力に
パルスノイズ（グリッチ）を発生する問題を有していた
。
本発明は、上記従来の問題点を解決するもので、Ｘデコ
ーダ出力Ｘｏ−Ｘ７の変化を最小にして出力のグリッチ
発生をな（すことのできる、マトリックス構成のＤ／Ａ
変換回路を提出することを目的とするものである。
ーダ出力Ｘｏ−Ｘ７の変化を最小にして出力のグリッチ
発生をな（すことのできる、マトリックス構成のＤ／Ａ
変換回路を提出することを目的とするものである。
問題点を解決するための手段
本発明のディジタル・アナログ変換回路は、定電流源基
本回路が、Ｘ軸とＹ軸方向にマトリックス構造に配列さ
れ、前記各定電流源基本回路を選択するＸ軸とＹ軸方向
のデコード回路部であるＸデコーダ回路とＹデコーダ回
路の少な（とも一方の出力から正相および逆相の２出力
が出力され、同正相の出力と逆相の出力を前記定電流源
基本回路の列ごとに交互に入力するとともに、この正相
および逆相の出力をもつデコーダ回路が、下位ビット群
に対応した全入力および上位ビット群の最下位ビット入
力をデコードするものである。
本回路が、Ｘ軸とＹ軸方向にマトリックス構造に配列さ
れ、前記各定電流源基本回路を選択するＸ軸とＹ軸方向
のデコード回路部であるＸデコーダ回路とＹデコーダ回
路の少な（とも一方の出力から正相および逆相の２出力
が出力され、同正相の出力と逆相の出力を前記定電流源
基本回路の列ごとに交互に入力するとともに、この正相
および逆相の出力をもつデコーダ回路が、下位ビット群
に対応した全入力および上位ビット群の最下位ビット入
力をデコードするものである。
作用
この回路構成によって、データが１ビツト変化するすべ
ての場合において、Ｘデコーダの出力信号ラインの変化
が１行だけになり、また同時に、Ｘデコーダの出力信号
ライン上にＸｎとＸｎの正相と逆相の信号を出力するこ
とにより、ディジタル信号の変動を相殺し、ディジタル
信号によるアナログ信号へのノイズを最小限におさえる
ことができる。以上により、この種の原因によるグリッ
チの発生をな（すことができる。
ての場合において、Ｘデコーダの出力信号ラインの変化
が１行だけになり、また同時に、Ｘデコーダの出力信号
ライン上にＸｎとＸｎの正相と逆相の信号を出力するこ
とにより、ディジタル信号の変動を相殺し、ディジタル
信号によるアナログ信号へのノイズを最小限におさえる
ことができる。以上により、この種の原因によるグリッ
チの発生をな（すことができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は、本発明の一実施例におけるマトリ
ックス構成の定電流源加算方式による６ビツトのＤ／Ａ
変換回路図を示すものである。
説明する。第１図は、本発明の一実施例におけるマトリ
ックス構成の定電流源加算方式による６ビツトのＤ／Ａ
変換回路図を示すものである。
第１図において、電源電圧Ｖ ＤＤ 、接地電圧ｖ ｓ
ｓ、 Ｘデコーダ２．データＤｏ−Ｄａ、出力電流１
０Ｕ丁、定電流源基本回路（０，Ｏ）〜（７，７）は、
従来例の構成と同じものである。次に、１はＸデコーダ
、１０１．２０７は３人力ＮＡＮＤゲート、１０２．２
０６は２人力ＮＡＮＤゲート、１０３．２０５，１０５
，２０３は複合ゲート、１０７．２０１は３人力ＮＯＲ
ゲート、１４９゜１５０はＡＮＤゲート、１０４，１０
８〜１１５゜１３２．１３４，１３６，１３８，１４０
，１４２゜１４４．１４６，１４８．２０８〜２１４，
２２３゜２２５．２２７，２２９，２３１，２３３，２
３５゜２３７はＩＮＶ、１３３，１３５，１３７，１３
９゜１４１．１４３，１４５，１４７はバッファ回路、
１０６，２０２，２２２，２２４，２２６゜２２８．２
３０，２３２，２３４，２３６は２人力ＮＯＲゲート、
１１６〜１３１．２１５〜２２１はトランスファゲート
、１０は抵抗である。［Ｘｏ。
ｓ、 Ｘデコーダ２．データＤｏ−Ｄａ、出力電流１
０Ｕ丁、定電流源基本回路（０，Ｏ）〜（７，７）は、
従来例の構成と同じものである。次に、１はＸデコーダ
、１０１．２０７は３人力ＮＡＮＤゲート、１０２．２
０６は２人力ＮＡＮＤゲート、１０３．２０５，１０５
，２０３は複合ゲート、１０７．２０１は３人力ＮＯＲ
ゲート、１４９゜１５０はＡＮＤゲート、１０４，１０
８〜１１５゜１３２．１３４，１３６，１３８，１４０
，１４２゜１４４．１４６，１４８．２０８〜２１４，
２２３゜２２５．２２７，２２９，２３１，２３３，２
３５゜２３７はＩＮＶ、１３３，１３５，１３７，１３
９゜１４１．１４３，１４５，１４７はバッファ回路、
１０６，２０２，２２２，２２４，２２６゜２２８．２
３０，２３２，２３４，２３６は２人力ＮＯＲゲート、
１１６〜１３１．２１５〜２２１はトランスファゲート
、１０は抵抗である。［Ｘｏ。
Ｘｏｌ 、［ＸＩ、Ｘｔｌ・［Ｘ２・Ｘ２］・［Ｘｓ・
Ｘ３］・［Ｘ４１Ｘ４］１ ［ＸＳ、ＸＳ１． ［Ｘａ
、Ｘａｌ、 ［Ｘ７．ＸｔｌはＸデコーダの出力で、Ｘ
ｎとＸｎ（ｎ −０・・・７）は信号極性が逆であるｏ
［Ｙｓｏ、 Ｙｐｏｌ、［ｙｓｌ、 Ｙｐ＋］。
Ｘ３］・［Ｘ４１Ｘ４］１ ［ＸＳ、ＸＳ１． ［Ｘａ
、Ｘａｌ、 ［Ｘ７．ＸｔｌはＸデコーダの出力で、Ｘ
ｎとＸｎ（ｎ −０・・・７）は信号極性が逆であるｏ
［Ｙｓｏ、 Ｙｐｏｌ、［ｙｓｌ、 Ｙｐ＋］。
［ＹＳ２１ ＹＰ２］ 、 ［ＹＳ３． ＹＰ３］ 、
［ＹＳ４． ＹＰ４］ 。
［ＹＳ４． ＹＰ４］ 。
［Ｙｓｓ、 Ｙｐｓｌ 、 ［Ｙｓｅ、 Ｙｐｓｌ 、
［ＹＳ７１ ＹＰ７］はＹデコーダの出力である、マ
トリックス配列の定電流源基本回路（ｘ、ｙ）＝ （０
，０）〜（７，７）のうちｙ＝ｏ、２，４．６は第４図
の定電流源基本回路におけるＸｊの入力として、Ｘデコ
ーダ出力Ｘｎを用い、ｙ＝１．３，５．７はＸｊの入力
としてＸデコーダ出力Ｙｎを用いる。以上の接続関係を
示したのが第２図であり、これはマトリックス構成の定
電流源基本回路、Ｘデコード信号出力［Ｘｎ、Ｘｎ１−
Ｙデコード信号出力［Ｙｐ−、Ｙｓ−］。
［ＹＳ７１ ＹＰ７］はＹデコーダの出力である、マ
トリックス配列の定電流源基本回路（ｘ、ｙ）＝ （０
，０）〜（７，７）のうちｙ＝ｏ、２，４．６は第４図
の定電流源基本回路におけるＸｊの入力として、Ｘデコ
ーダ出力Ｘｎを用い、ｙ＝１．３，５．７はＸｊの入力
としてＸデコーダ出力Ｙｎを用いる。以上の接続関係を
示したのが第２図であり、これはマトリックス構成の定
電流源基本回路、Ｘデコード信号出力［Ｘｎ、Ｘｎ１−
Ｙデコード信号出力［Ｙｐ−、Ｙｓ−］。
バイアス電圧Ｃｖ、バイアス電流ＩＢＩＡＳｐクロック
パルスφＣ２出力電流１０ＬＩＴの接続関係を示した略
図である。
パルスφＣ２出力電流１０ＬＩＴの接続関係を示した略
図である。
以上のように構成された本実施例のマトリックス構成の
Ｄ／Ａ変換回路について、以下にその動作を説明する。
Ｄ／Ａ変換回路について、以下にその動作を説明する。
まず、第１図より６ビツトデータＤｏ−ＤＳのうち、デ
ータＤＯ−Ｄ３はＸデコーダ１に入力される。
ータＤＯ−Ｄ３はＸデコーダ１に入力される。
そのうちデータＤ３は、Ｘデコーダ出力Ｘｎに“Ｈ”レ
ベルを発生させる場合と、′Ｌ”レベルを発生させる場
合の切り替えに利用され、クロックパルスφＣでラッチ
されＸデコーダ出力［Ｘｆｌ、 ＸＩ、］（ｎ＝０〜７
）を発生させる。この関係を表３に示す。
ベルを発生させる場合と、′Ｌ”レベルを発生させる場
合の切り替えに利用され、クロックパルスφＣでラッチ
されＸデコーダ出力［Ｘｆｌ、 ＸＩ、］（ｎ＝０〜７
）を発生させる。この関係を表３に示す。
（以 下 余 白 ）
また、データＤ３〜Ｄ５はＸデコーダ２に入力され、ク
ロックパルスφＣでラッチされＹデコーダの出力［Ｙｓ
ｏ、 Ｙｐｏｌ 〜［ＹＦ７１ ＹＳ７］を発生させる
。この関係を前記表２に示す。この表２及び表３の［Ｘ
ｎ、 Ｘｎｌ 、 ［ＹｓｌＹｐｓｌ （ｎ、 ｍ＝
０〜７）の関係により、定電流源基本回路（０゜Ｏ）〜
（７，７）がクロックパルスｔｌｙｃでラッチされ出力
電流１０ＵＴが流れる。データの１ビツトづつのアップ
カウントにより、定電流源基本回路が導通して行く順序
は、前記従来例と同様に第５図で示したものとなる。
ロックパルスφＣでラッチされＹデコーダの出力［Ｙｓ
ｏ、 Ｙｐｏｌ 〜［ＹＦ７１ ＹＳ７］を発生させる
。この関係を前記表２に示す。この表２及び表３の［Ｘ
ｎ、 Ｘｎｌ 、 ［ＹｓｌＹｐｓｌ （ｎ、 ｍ＝
０〜７）の関係により、定電流源基本回路（０゜Ｏ）〜
（７，７）がクロックパルスｔｌｙｃでラッチされ出力
電流１０ＵＴが流れる。データの１ビツトづつのアップ
カウントにより、定電流源基本回路が導通して行く順序
は、前記従来例と同様に第５図で示したものとなる。
そこで、データＤｓ〜Ｄｏ＝ （０，Ｏ，０，１゜１．
１〉からデータＤｓ〜Ｄｏ＝（０，０，１，０゜０．０
）となる動作を例にして説明すると、データＤｓ〜Ｄｏ
＝ （０，０，０，１，１，１）の状態の時、Ｘデコー
ダ１の出力信号はＸ７＝１でＸＯ〜Ｘ６＝０、その逆相
はＸ７＝Ｏ，Ｘｏ−Ｘｅ＝１で、Ｘデコーダ２の信号は
［Ｙｐｏ＝ Ｏ、Ｙｓｏ＝ １ ］ 。
１〉からデータＤｓ〜Ｄｏ＝（０，０，１，０゜０．０
）となる動作を例にして説明すると、データＤｓ〜Ｄｏ
＝ （０，０，０，１，１，１）の状態の時、Ｘデコー
ダ１の出力信号はＸ７＝１でＸＯ〜Ｘ６＝０、その逆相
はＸ７＝Ｏ，Ｘｏ−Ｘｅ＝１で、Ｘデコーダ２の信号は
［Ｙｐｏ＝ Ｏ、Ｙｓｏ＝ １ ］ 。
［Ｙｐ＋、 Ｙｓ＋］ 〜［ＹＦ３． ＹＳ７］ ＝
１となりクロックパルスφＣでラッチされ、定電流源基
本回路に入力され、定電流源基本回路はクロックパルス
φＣでラッチされ定電流源基本回路（０，Ｏ）〜（６，
０）までが導通し、その他の定電流源基本回路（７，０
）〜（７，７）までが遮断状態となる。つぎに、データ
Ｄ５〜Ｄｏ＝（０，０，１，０゜０．０）と１ビツトデ
ータがアップするとＸデコーダの出力Ｘ０−Ｘ６および
Ｘｏ−ｘｓは変化せず、Ｘｏ＝Ｘｓ＝Ｏ，Ｘｏ−Ｘ５＝
１のままで、Ｘデコーダ出力Ｘ７がＸ７＝１からＸ７＝
０に、その逆に、Ｘデコーダ出力Ｘ７がＸ７＝０からＸ
７＝１に変化する。また、Ｙデコーダの出力ＹＰＯ＝Ｏ
Ｉ ＹＳＩ〜Ｙｓ７＝１は前のままで、Ｙデコーダ出力
ＹＳＯがＹｓｏ＝１からＹｓｏ＝ＯにＹデコーダＹＰＩ
がＹＰＩ ＝１から、ＹＰＩ ＝ Ｏとなる。この結果
、クロックパルスφＣのラッチ動作により、定電流源基
本回路のうち、（７，０）が、遮断状態から導通状態と
なり、従って定電流源基本回路（０，０）〜（７゜Ｏ）
までが導通し、定電流源基本回路（０，１）〜（７，７
）までが遮断となる。
１となりクロックパルスφＣでラッチされ、定電流源基
本回路に入力され、定電流源基本回路はクロックパルス
φＣでラッチされ定電流源基本回路（０，Ｏ）〜（６，
０）までが導通し、その他の定電流源基本回路（７，０
）〜（７，７）までが遮断状態となる。つぎに、データ
Ｄ５〜Ｄｏ＝（０，０，１，０゜０．０）と１ビツトデ
ータがアップするとＸデコーダの出力Ｘ０−Ｘ６および
Ｘｏ−ｘｓは変化せず、Ｘｏ＝Ｘｓ＝Ｏ，Ｘｏ−Ｘ５＝
１のままで、Ｘデコーダ出力Ｘ７がＸ７＝１からＸ７＝
０に、その逆に、Ｘデコーダ出力Ｘ７がＸ７＝０からＸ
７＝１に変化する。また、Ｙデコーダの出力ＹＰＯ＝Ｏ
Ｉ ＹＳＩ〜Ｙｓ７＝１は前のままで、Ｙデコーダ出力
ＹＳＯがＹｓｏ＝１からＹｓｏ＝ＯにＹデコーダＹＰＩ
がＹＰＩ ＝１から、ＹＰＩ ＝ Ｏとなる。この結果
、クロックパルスφＣのラッチ動作により、定電流源基
本回路のうち、（７，０）が、遮断状態から導通状態と
なり、従って定電流源基本回路（０，０）〜（７゜Ｏ）
までが導通し、定電流源基本回路（０，１）〜（７，７
）までが遮断となる。
以上のように、本実施例によれば、Ｘデコーダ１の本デ
コード方式により、Ｘデコーダへのデータの変化が１ビ
ツト変化するすべての場合で、Ｘデコーダの出力Ｘ ｏ
＝ Ｘ ｓ出力信号が同時に“Ｈ”レベルから“Ｌ”
レベルへ、もしくは、“Ｌ″レベルら“Ｈ”レベルに変
化することをなくすことができる。したがって、定電流
源基本回路内にあるアナログ信号が流れるバイアス電流
ＩＢＩ＾Ｓ、バイアス電圧Ｃｖおよび出力電流１０ＵＴ
に乗るディジタルノイズを最小限におさえることができ
、従来例に比べ、ディジタルノイズを約６ｂＢ減少させ
ることができる。このためこの種のアナログ基準信号の
変動によるグリッチの発生を大幅になくすことができる
。
コード方式により、Ｘデコーダへのデータの変化が１ビ
ツト変化するすべての場合で、Ｘデコーダの出力Ｘ ｏ
＝ Ｘ ｓ出力信号が同時に“Ｈ”レベルから“Ｌ”
レベルへ、もしくは、“Ｌ″レベルら“Ｈ”レベルに変
化することをなくすことができる。したがって、定電流
源基本回路内にあるアナログ信号が流れるバイアス電流
ＩＢＩ＾Ｓ、バイアス電圧Ｃｖおよび出力電流１０ＵＴ
に乗るディジタルノイズを最小限におさえることができ
、従来例に比べ、ディジタルノイズを約６ｂＢ減少させ
ることができる。このためこの種のアナログ基準信号の
変動によるグリッチの発生を大幅になくすことができる
。
なお、本実施例では、６ビツトのマトリックス構成のＤ
／Ａ変換回路を例としたが、すべてのマトリックス構造
のＤ／Ａ変換回路についても適用可能である。
／Ａ変換回路を例としたが、すべてのマトリックス構造
のＤ／Ａ変換回路についても適用可能である。
また、入力信号の下位ビット群をデコードするＸデコー
ダ１は、説明を簡単にするため、ゲート回路とトランス
ファゲートスイッチで構成したが、下位ビット群をデコ
ードするデータＤ２からＤｏの３人力と、上位ビット群
の最下位ビットデータＤ３の入力のみでゲート回路を構
成してデコードしてもよい。そして本説明はすべてＮチ
ャネルＭＯＳトランジスタを基本にしたが、回路構成は
、ＰチャネルＭＯ８）ランジスタ回路やＣＭＯ８回路で
もよいことは明らかである。
ダ１は、説明を簡単にするため、ゲート回路とトランス
ファゲートスイッチで構成したが、下位ビット群をデコ
ードするデータＤ２からＤｏの３人力と、上位ビット群
の最下位ビットデータＤ３の入力のみでゲート回路を構
成してデコードしてもよい。そして本説明はすべてＮチ
ャネルＭＯＳトランジスタを基本にしたが、回路構成は
、ＰチャネルＭＯ８）ランジスタ回路やＣＭＯ８回路で
もよいことは明らかである。
発明の効果
本発明は、入力データの内、下位側のデータを使うＸデ
コーダに、Ｙデコーダの上位側のデータの最下位ビット
（ＬＳＢ）入力データを用いて、正相と逆相の２出力の
Ｘデコード信号を発生させ、マトリックス構造の定電流
源基本回路を導通あるいは遮断する際に、データが１ビ
ツト変化するすべての場合で、Ｘデコード出力信号の同
時変化を最小限におさえることのできるデコード回路部
を設けることにより、ディジタルノイズを大幅に減少さ
せ、さらに正相と極性が反転した逆相の２出力のＸデコ
ード出力信号を使うことにより、スイッチングノイズを
相殺する効果を得ることができる優れたＤ／Ａ変換回路
を実現できるものである。
コーダに、Ｙデコーダの上位側のデータの最下位ビット
（ＬＳＢ）入力データを用いて、正相と逆相の２出力の
Ｘデコード信号を発生させ、マトリックス構造の定電流
源基本回路を導通あるいは遮断する際に、データが１ビ
ツト変化するすべての場合で、Ｘデコード出力信号の同
時変化を最小限におさえることのできるデコード回路部
を設けることにより、ディジタルノイズを大幅に減少さ
せ、さらに正相と極性が反転した逆相の２出力のＸデコ
ード出力信号を使うことにより、スイッチングノイズを
相殺する効果を得ることができる優れたＤ／Ａ変換回路
を実現できるものである。
第１図は本発明の実施例におけるマトリック構造の定電
流源加算方式による６ビツトＤ／Ａ変換回路図、第２図
は本発明のＤ／Ａ変換回路の定電流源基本回路とデコー
ド信号、アナログ信号およびラッチクロック信号の接続
関係を示した略図、第３図は従来の６ビツトＤ／Ａ変換
回路図、第４図は定電流源基本回路の回路図、第５図は
６ビツトをＤ／Ａ変換回路の定電流源基本回路がデータ
により完全遮断状態から順に導通して行（順を示した図
である。 １・・・・・・Ｘデコーダ、２・・・・・・Ｙデコーダ
、１０・・・・・・抵抗、１１６〜１３１，２１５〜２
２１・・・・・・トランスファゲート、１０１，２０７
・・・・・・３人力ＮＡＮＤゲート、１０２，２０６・
・・・・・２人力ＮＡＮＤゲート、１０３，１０５，２
０３，２０５・・・・・・複合ゲート、１０４，１０８
〜１１５，１３２゜１３４．１３６，１３８，１４０，
１４２，１４４゜１４６．１４８，２０８〜２１４，２
２３，２２５゜２２７，２２９，２３１，２３３，２３
５，２３７・・・−・Ｉ ＮＶ、１０６，２０２，２２
２，２２４゜２２６．２２８，２３０，２３２，２３４
．２３６・・・・・・２人力ＮＯＲゲート、１０７．２
０１・・・・・・３人力ＮＯＲゲート、１４９，１５０
・・・・・・２人力ＡＮＤゲート、１３３，１３５，１
３７，１３９゜１４１．１４３，１４５，１４７・・・
・・・バッファゲート、Ｄ ｏ −Ｄ ｓ・・・・・・
６ビツトデータ、φＣ・・・・・・クロックパルス、φ
Ｃ・・・・・・φＣの逆相クロックパルス、Ｘ Ｏ””
Ｘ ７・・・・・・デコーダ出力、ｘｏ−Ｘ７・・・
・・・Ｘｏ〜Ｘ７の逆相Ｘデコーダ出力、［Ｙｐｏ、
Ｙｓｏ］ 〜［Ｙｐ７． ＹＳ７ ］・・・・・・Ｙデ
コーダ出力、Ｉ ＯＵＴ・・・・・・出力電流、Ｉ Ｂ
ＩＡＳ・・・・・・バイアス電流、Ｃｖ・・・・・・バ
イアス電圧。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第３図 第４図 手続補正書（睦） 昭和６２年５刀／２０
流源加算方式による６ビツトＤ／Ａ変換回路図、第２図
は本発明のＤ／Ａ変換回路の定電流源基本回路とデコー
ド信号、アナログ信号およびラッチクロック信号の接続
関係を示した略図、第３図は従来の６ビツトＤ／Ａ変換
回路図、第４図は定電流源基本回路の回路図、第５図は
６ビツトをＤ／Ａ変換回路の定電流源基本回路がデータ
により完全遮断状態から順に導通して行（順を示した図
である。 １・・・・・・Ｘデコーダ、２・・・・・・Ｙデコーダ
、１０・・・・・・抵抗、１１６〜１３１，２１５〜２
２１・・・・・・トランスファゲート、１０１，２０７
・・・・・・３人力ＮＡＮＤゲート、１０２，２０６・
・・・・・２人力ＮＡＮＤゲート、１０３，１０５，２
０３，２０５・・・・・・複合ゲート、１０４，１０８
〜１１５，１３２゜１３４．１３６，１３８，１４０，
１４２，１４４゜１４６．１４８，２０８〜２１４，２
２３，２２５゜２２７，２２９，２３１，２３３，２３
５，２３７・・・−・Ｉ ＮＶ、１０６，２０２，２２
２，２２４゜２２６．２２８，２３０，２３２，２３４
．２３６・・・・・・２人力ＮＯＲゲート、１０７．２
０１・・・・・・３人力ＮＯＲゲート、１４９，１５０
・・・・・・２人力ＡＮＤゲート、１３３，１３５，１
３７，１３９゜１４１．１４３，１４５，１４７・・・
・・・バッファゲート、Ｄ ｏ −Ｄ ｓ・・・・・・
６ビツトデータ、φＣ・・・・・・クロックパルス、φ
Ｃ・・・・・・φＣの逆相クロックパルス、Ｘ Ｏ””
Ｘ ７・・・・・・デコーダ出力、ｘｏ−Ｘ７・・・
・・・Ｘｏ〜Ｘ７の逆相Ｘデコーダ出力、［Ｙｐｏ、
Ｙｓｏ］ 〜［Ｙｐ７． ＹＳ７ ］・・・・・・Ｙデ
コーダ出力、Ｉ ＯＵＴ・・・・・・出力電流、Ｉ Ｂ
ＩＡＳ・・・・・・バイアス電流、Ｃｖ・・・・・・バ
イアス電圧。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第３図 第４図 手続補正書（睦） 昭和６２年５刀／２０
Claims (1)
- 定電流源基本回路が、Ｘ軸とＹ軸方向にマトリックス構
造に配列され、前記各定電流源基本回路を選択するＸ軸
とＹ軸方向のデコード回路部であるＸデコーダ回路とＹ
デコーダ回路の少なくとも、一方の出力から、正相およ
び逆相の２出力が出力され、同正相の出力と逆相の出力
を前記定電流源基本回路の列ごとに交互に入力するとと
もに、前記正相および逆相の出力信号を発生するデコー
ド回路が、下位ビット群に対応した全入力および上位ビ
ット群の最下位ビット入力をデコードすることを特徴と
するディジタルアナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070613A JPH0787373B2 (ja) | 1987-03-25 | 1987-03-25 | デイジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070613A JPH0787373B2 (ja) | 1987-03-25 | 1987-03-25 | デイジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63236414A true JPS63236414A (ja) | 1988-10-03 |
| JPH0787373B2 JPH0787373B2 (ja) | 1995-09-20 |
Family
ID=13436622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070613A Expired - Lifetime JPH0787373B2 (ja) | 1987-03-25 | 1987-03-25 | デイジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787373B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306723A (ja) * | 1989-05-22 | 1990-12-20 | Toshiba Corp | ディジタル・アナログ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111430A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 電流スイツチ回路 |
| JPS60102027A (ja) * | 1983-11-09 | 1985-06-06 | Nec Corp | デイジタルアナログ変換器 |
-
1987
- 1987-03-25 JP JP62070613A patent/JPH0787373B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111430A (ja) * | 1981-12-24 | 1983-07-02 | Nec Corp | 電流スイツチ回路 |
| JPS60102027A (ja) * | 1983-11-09 | 1985-06-06 | Nec Corp | デイジタルアナログ変換器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02306723A (ja) * | 1989-05-22 | 1990-12-20 | Toshiba Corp | ディジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787373B2 (ja) | 1995-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070920 Year of fee payment: 12 |